JPH05298887A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05298887A JPH05298887A JP4097953A JP9795392A JPH05298887A JP H05298887 A JPH05298887 A JP H05298887A JP 4097953 A JP4097953 A JP 4097953A JP 9795392 A JP9795392 A JP 9795392A JP H05298887 A JPH05298887 A JP H05298887A
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- 230000005540 biological transmission Effects 0.000 abstract 1
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Abstract
(57)【要約】
【目的】 ワードラインドライバの配置ピッチをワード
ラインピッチの２倍に広げることにより駆動力を向上さ
せ、かつ、配線層増加による工程数増加のなく、信頼性
が高く、センスアンプ動作が高速に行える半導体記憶装
置を提供することを目的とする。 【構成】 図１２に上記２つの目的を満足するＤＲＡＭ
の回路図を示す。このＤＲＡＭでは、ワードラインジャ
ンプ配線を時分割で用いることにより、ワードラインド
ライバの配置を自由にし、隣接ワードラインドライバ間
隔を大きくすることで、ワードラインドライバの駆動力
を大きくしている。ビット線のプリチャージレベルを、
ΔＶC （ＣB ／ＣS ＋１）にすることで、ホールドタイ
ム不良を大巾に改善するとともに、センスアンプのプリ
チャージレベルをＨＶCCに保つことにより、センス速度
の低下がなく、安定動作を可能としている。
ラインピッチの２倍に広げることにより駆動力を向上さ
せ、かつ、配線層増加による工程数増加のなく、信頼性
が高く、センスアンプ動作が高速に行える半導体記憶装
置を提供することを目的とする。 【構成】 図１２に上記２つの目的を満足するＤＲＡＭ
の回路図を示す。このＤＲＡＭでは、ワードラインジャ
ンプ配線を時分割で用いることにより、ワードラインド
ライバの配置を自由にし、隣接ワードラインドライバ間
隔を大きくすることで、ワードラインドライバの駆動力
を大きくしている。ビット線のプリチャージレベルを、
ΔＶC （ＣB ／ＣS ＋１）にすることで、ホールドタイ
ム不良を大巾に改善するとともに、センスアンプのプリ
チャージレベルをＨＶCCに保つことにより、センス速度
の低下がなく、安定動作を可能としている。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置、より具
体的にはダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）にけるワードラインの駆動回路と、ＨＶCC（１／２
ＶCC）によりセンスアンプのプリチャージを行うＤＲＡ
Ｍに関する。
体的にはダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）にけるワードラインの駆動回路と、ＨＶCC（１／２
ＶCC）によりセンスアンプのプリチャージを行うＤＲＡ
Ｍに関する。
【０００２】
【従来の技術】図３は、ＤＲＡＭにおけるワードライン
駆動回路部の従来技術を示したブロック図である。同図
において、ワードラインドライバ３０Ａ，３０Ｂは、ワ
ードラインドライバ電源３２より昇圧された電位を供給
されている。すなわち、これらワードラインドライバ３
０は、ロウデコーダ３４により選択されると、選択され
たワードラインドライバ３０からワードラインジャンプ
配線ＷＬＪ、ワードラインＷＬに対して昇圧された電位
が供給される。
駆動回路部の従来技術を示したブロック図である。同図
において、ワードラインドライバ３０Ａ，３０Ｂは、ワ
ードラインドライバ電源３２より昇圧された電位を供給
されている。すなわち、これらワードラインドライバ３
０は、ロウデコーダ３４により選択されると、選択され
たワードラインドライバ３０からワードラインジャンプ
配線ＷＬＪ、ワードラインＷＬに対して昇圧された電位
が供給される。
【０００３】ワードラインＷＬは通常Ｐｏｌｙ−Ｓｉな
ど高耐熱材料で形成されているが、この材質は抵抗が高
い為、金属によるジャンプ配線ＷＬＪで一定間隔毎にコ
ンタクトをつくり、全体として低抵抗化を行っている。
ジャンプ配線ＷＬＪはワードラインＷＬと同一ピッチで
配線する為、平行した他の配線をジャンプ配線ＷＬＪの
代わりに用いることは出来なかった。
ど高耐熱材料で形成されているが、この材質は抵抗が高
い為、金属によるジャンプ配線ＷＬＪで一定間隔毎にコ
ンタクトをつくり、全体として低抵抗化を行っている。
ジャンプ配線ＷＬＪはワードラインＷＬと同一ピッチで
配線する為、平行した他の配線をジャンプ配線ＷＬＪの
代わりに用いることは出来なかった。
【０００４】また、図９にはＨＶCCプリチャージ方式の
ＤＲＡＭの基本回路の従来技術が示されている。同図に
示すようにＤＲＡＭの基本構成は、ビット線対ＢＬ，−
ＢＬ（以後、図面において符号上に“￣”の記されてい
る符号は、本明細書において符号の前に“−”を付して
示す）の電位差をなくすイコライザ５０、メモリセルア
レイ５２、メモリセルアレイ５２とセンスアンプ６２間
の接続を制御するトランスファゲートＴＧ、ビット線対
ＢＬ／−ＢＬのプリチャージ電位を供給するイコライザ
５４及びセンスアンプ６２より構成されている。
ＤＲＡＭの基本回路の従来技術が示されている。同図に
示すようにＤＲＡＭの基本構成は、ビット線対ＢＬ，−
ＢＬ（以後、図面において符号上に“￣”の記されてい
る符号は、本明細書において符号の前に“−”を付して
示す）の電位差をなくすイコライザ５０、メモリセルア
レイ５２、メモリセルアレイ５２とセンスアンプ６２間
の接続を制御するトランスファゲートＴＧ、ビット線対
ＢＬ／−ＢＬのプリチャージ電位を供給するイコライザ
５４及びセンスアンプ６２より構成されている。
【０００５】従来、ＤＲＡＭにおけるセンスアンプ６２
は、同図に示すようにＣＭＯＳ回路によるフリップフロ
ップで構成される。図１０には、このようなセンスアン
プ６２における“０”読み出しと“１”読み出しのセン
ス時間とイコライズ電位ＶEQとの関係が示されている。
は、同図に示すようにＣＭＯＳ回路によるフリップフロ
ップで構成される。図１０には、このようなセンスアン
プ６２における“０”読み出しと“１”読み出しのセン
ス時間とイコライズ電位ＶEQとの関係が示されている。
【０００６】図１０に示すように、“０”読み出しと
“１”読み出しのグラフが交差する点は、イコライズ電
位ＶEQがＨＶCCのときであり、このときのセンス速度が
最速となる。したがって、プリチャージ電位をＨＶCCと
することでセンス速度の高速化を行っていた。
“１”読み出しのグラフが交差する点は、イコライズ電
位ＶEQがＨＶCCのときであり、このときのセンス速度が
最速となる。したがって、プリチャージ電位をＨＶCCと
することでセンス速度の高速化を行っていた。
【０００７】
【発明が解決しようとする課題】図３を用いて説明した
ワードライン駆動部の従来技術に戻って、この場合に
は、ワードラインＷＬ，ワードラインジャンプ配線ＷＬ
Ｊにおける配線層の工程数の削減等により、ワードライ
ンドライバ３０がメモリセルアレイ部１４−１，１４−
２に対して片側に配設されている。このようにドライバ
３０が片側にのみ配設されると、高集積化の際に必然的
にワードラインピッチが狭くなる為、十分な駆動力を持
つワードラインドライバ３０を設計することが難しい。
ワードライン駆動部の従来技術に戻って、この場合に
は、ワードラインＷＬ，ワードラインジャンプ配線ＷＬ
Ｊにおける配線層の工程数の削減等により、ワードライ
ンドライバ３０がメモリセルアレイ部１４−１，１４−
２に対して片側に配設されている。このようにドライバ
３０が片側にのみ配設されると、高集積化の際に必然的
にワードラインピッチが狭くなる為、十分な駆動力を持
つワードラインドライバ３０を設計することが難しい。
【０００８】これを回避する為、ロウデコーダ３４から
メモリセル１４の反対側に配線することができれば、ワ
ードラインドライバ３０をメモリセル１４の両側に配置
することができる。例えば特開平３−２０３８９２及び
特開平３−２０３０８５には、このような点を考慮しワ
ードラインドライバ３０をメモリセル１４の両側に配置
することで、ワードラインドライバ３０の配置ピッチを
ワードラインピッチの２倍に広げる従来技術が開示され
ている。
メモリセル１４の反対側に配線することができれば、ワ
ードラインドライバ３０をメモリセル１４の両側に配置
することができる。例えば特開平３−２０３８９２及び
特開平３−２０３０８５には、このような点を考慮しワ
ードラインドライバ３０をメモリセル１４の両側に配置
することで、ワードラインドライバ３０の配置ピッチを
ワードラインピッチの２倍に広げる従来技術が開示され
ている。
【０００９】しかしながら、これら従来技術ではワード
ラインジャンプ配線ＷＬＪについては特に記載されてい
ないが、たとえば図３に示したようなワードラインジャ
ンプ配線ＷＬＪを用いる場合には配線層を追加する必要
があり、工程数の増加を招くという欠点があった。これ
は、単にメモリセル１４の両側にワードラインドライバ
３０を配設すると、ロウデコーダ３４からワードライン
ドライバ３０への出力を伝える信号線として、ワードラ
インＷＬ、ワードラインジャンプ配線ＷＬＪのどちらの
配線層も用いることができないためである。
ラインジャンプ配線ＷＬＪについては特に記載されてい
ないが、たとえば図３に示したようなワードラインジャ
ンプ配線ＷＬＪを用いる場合には配線層を追加する必要
があり、工程数の増加を招くという欠点があった。これ
は、単にメモリセル１４の両側にワードラインドライバ
３０を配設すると、ロウデコーダ３４からワードライン
ドライバ３０への出力を伝える信号線として、ワードラ
インＷＬ、ワードラインジャンプ配線ＷＬＪのどちらの
配線層も用いることができないためである。
【００１０】また、図９を用いて説明したＨＶCCプリチ
ャージ方式の従来のＤＲＡＭでは、メモリセルにＮチャ
ネルトランジスタを用いている。したがって、図１１に
示すようにＨｉｇｈ側信号“１”は接合リークにより急
激なカーブを描き電位を失いやすく、Ｌｏｗ側信号
“０”は緩いカーブのため電位を失い難いという特性を
持っている。このように、メモリセルに記憶されている
信号の電位は、書き込みから読み出しの間の時間によっ
て、ＨＶCCのプリチャージレベルに対して非対称となっ
てしまうという問題が生じる。
ャージ方式の従来のＤＲＡＭでは、メモリセルにＮチャ
ネルトランジスタを用いている。したがって、図１１に
示すようにＨｉｇｈ側信号“１”は接合リークにより急
激なカーブを描き電位を失いやすく、Ｌｏｗ側信号
“０”は緩いカーブのため電位を失い難いという特性を
持っている。このように、メモリセルに記憶されている
信号の電位は、書き込みから読み出しの間の時間によっ
て、ＨＶCCのプリチャージレベルに対して非対称となっ
てしまうという問題が生じる。
【００１１】また、この従来技術では、書き込みから読
み出しまでの時間が長くなると“１”の記憶電位Ｖm が
低下し、この記憶電位Ｖm がセンスアンプ動作可能電位
ＨＶCC＋ΔＶm より低下すると、読み出しエラーが起き
る。この不良をホールドタイム不良という。
み出しまでの時間が長くなると“１”の記憶電位Ｖm が
低下し、この記憶電位Ｖm がセンスアンプ動作可能電位
ＨＶCC＋ΔＶm より低下すると、読み出しエラーが起き
る。この不良をホールドタイム不良という。
【００１２】ホールドタイム不良の発生を抑制する為に
は、“１”読み出しのセンス時間を少なくすれば良いた
め、図１０に示すようにプリチャージレベルＶEQをＨＶ
CCより低い電位とすればかなりの効果がある。しかし、
このようにＨＶCCをグランドレベルに近づけた場合に
は、“０”読み出し時のセンス時間が長くなるため、
“０”読み出し時の読み出しエラーが起きやすくなると
いう欠点が生じる。
は、“１”読み出しのセンス時間を少なくすれば良いた
め、図１０に示すようにプリチャージレベルＶEQをＨＶ
CCより低い電位とすればかなりの効果がある。しかし、
このようにＨＶCCをグランドレベルに近づけた場合に
は、“０”読み出し時のセンス時間が長くなるため、
“０”読み出し時の読み出しエラーが起きやすくなると
いう欠点が生じる。
【００１３】さらに従来技術では、ビット線対ＢＬ／−
ＢＬが直接センスアンプ６２に接続されているので、ビ
ット線容量は、センスアンプ容量をふくむ大きなものと
なり読み出し出力の減少をまねいていた。
ＢＬが直接センスアンプ６２に接続されているので、ビ
ット線容量は、センスアンプ容量をふくむ大きなものと
なり読み出し出力の減少をまねいていた。
【００１４】本発明はこれら半導体記憶装置の従来技術
の欠点を解消し、ワードラインドライバの配置ピッチを
ワードラインピッチの２倍に広げることにより駆動力を
向上させ、かつ、配線層増加による工程数増加のない半
導体記憶装置の提供と、ＨＶCCプリチャージ方式を用い
た半導体記憶装置において信頼性が高く、センスアンプ
動作速度が高速に行える半導体記憶装置を提供すること
を目的とする。
の欠点を解消し、ワードラインドライバの配置ピッチを
ワードラインピッチの２倍に広げることにより駆動力を
向上させ、かつ、配線層増加による工程数増加のない半
導体記憶装置の提供と、ＨＶCCプリチャージ方式を用い
た半導体記憶装置において信頼性が高く、センスアンプ
動作速度が高速に行える半導体記憶装置を提供すること
を目的とする。
【００１５】
【課題を解決するための手段】本発明は上述の課題を解
決するために、ワードラインドライバ電源により昇圧さ
れた電位をロウデコーダにより選択されたワードライン
に供給するワードラインドライバを有し、このドライバ
より入力したアドレス信号に該当するメモリセルを選択
する半導体記憶装置は、ワードラインドライバとロウデ
コーダはワードラインジャンプ配線を介して接続され、
ワードラインジャンプ配線は、アドレス信号におけるカ
ラム側の情報により制御されるスイッチを介してワード
ラインに接続され、ロウデコーダからの選択出力をワー
ドラインドライバに通知するとともに、このワードライ
ンドライバ出力を前記スイッチを介してワードラインに
伝達する。ロウデコーダはメモリセルの一方の側に配置
され、ワードラインドライバはメモリセルに対して両側
に実質的に配置されるようロウデコーダ側とこれとその
反対側に配置され、ロウデコーダの反対側に配置された
ワードラインドライバは前記ワードラインジャンプ配線
によりロウデコーダと接続される。
決するために、ワードラインドライバ電源により昇圧さ
れた電位をロウデコーダにより選択されたワードライン
に供給するワードラインドライバを有し、このドライバ
より入力したアドレス信号に該当するメモリセルを選択
する半導体記憶装置は、ワードラインドライバとロウデ
コーダはワードラインジャンプ配線を介して接続され、
ワードラインジャンプ配線は、アドレス信号におけるカ
ラム側の情報により制御されるスイッチを介してワード
ラインに接続され、ロウデコーダからの選択出力をワー
ドラインドライバに通知するとともに、このワードライ
ンドライバ出力を前記スイッチを介してワードラインに
伝達する。ロウデコーダはメモリセルの一方の側に配置
され、ワードラインドライバはメモリセルに対して両側
に実質的に配置されるようロウデコーダ側とこれとその
反対側に配置され、ロウデコーダの反対側に配置された
ワードラインドライバは前記ワードラインジャンプ配線
によりロウデコーダと接続される。
【００１６】また、本発明によれば、ＨＶCCをセンスア
ンプにプリチャージする半導体記憶装置は、ビット線側
のプリチャージレベルをＨＶCCより低いプリチャージレ
ベルＶEQでプリチャージする第１のイコライズ手段と、
センスアンプのプリチャージレベルをＨＶCCにする第２
のイコライズ手段とを有し、第１および第２のプリチャ
ージ手段によりビット線側のプリチャージとセンスアン
プのプリチャージを行う。
ンプにプリチャージする半導体記憶装置は、ビット線側
のプリチャージレベルをＨＶCCより低いプリチャージレ
ベルＶEQでプリチャージする第１のイコライズ手段と、
センスアンプのプリチャージレベルをＨＶCCにする第２
のイコライズ手段とを有し、第１および第２のプリチャ
ージ手段によりビット線側のプリチャージとセンスアン
プのプリチャージを行う。
【００１７】さらに、本発明によれば、ＨＶCCをセンス
アンプにプリチャージする半導体記憶装置は、ＨＶCCプ
リチャージレベルと、このＨＶCCプリチャージレベルよ
り低いプリチャージレベルＶEQを入力し、選択信号に従
ってこれらプリチャージレベルの何れかを出力するプリ
チャージ電位出力手段と、プリチャージ電位出力手段よ
り出力されたプリチャージ電位を入力し、イコライズ信
号に従ってビット線のプリチャージを行うイコライズ手
段と、第１のトランスファゲートと第２のトランスファ
ゲートとを有し、プリチャージ電位出力手段、イコライ
ズ手段、第１のトランスファゲートおよび第２のトラン
スファーゲートにより、ビット線側はプリチャージレベ
ルＶEQによりプリチャージされ、センスアンプはＶCCに
よりプリチャージされる。
アンプにプリチャージする半導体記憶装置は、ＨＶCCプ
リチャージレベルと、このＨＶCCプリチャージレベルよ
り低いプリチャージレベルＶEQを入力し、選択信号に従
ってこれらプリチャージレベルの何れかを出力するプリ
チャージ電位出力手段と、プリチャージ電位出力手段よ
り出力されたプリチャージ電位を入力し、イコライズ信
号に従ってビット線のプリチャージを行うイコライズ手
段と、第１のトランスファゲートと第２のトランスファ
ゲートとを有し、プリチャージ電位出力手段、イコライ
ズ手段、第１のトランスファゲートおよび第２のトラン
スファーゲートにより、ビット線側はプリチャージレベ
ルＶEQによりプリチャージされ、センスアンプはＶCCに
よりプリチャージされる。
【００１８】また、本発明によれば、ワードラインドラ
イバ電源より昇圧された電位をロウデコーダにより選択
されたワードラインに供給するワードラインドライバを
有し、このドライバにより入力したアドレス信号に該当
するメモリセルを選択するＨＶCCをセンスアンプにプリ
チャージする半導体記憶装置は、ワードラインドライバ
と前記ロウデコーダはワードラインジャンプ配線を介し
て接続される。このワードラインジャンプ配線は、アド
レス信号におけるカラム側の情報により制御されるスイ
ッチを介してワードラインに接続され、ロウデコーダか
らの選択出力をワードラインドライバに通知するととも
に、このワードラインドライバ出力をスイッチを介して
前記ワードラインに伝達し、ロウデコーダはメモリセル
の一方の側に配置され、ワードラインドライバは実質的
にメモリセルに対して両側に配置されるようロウデコー
ダ側とその反対側に配置され、ロウデコーダの反対側に
配置されたワードラインドライバはワードラインジャン
プ配線により接続される。また、この発明ではビット線
側のプリチャージレベルをＨＶCCより低いプリチャージ
レベルＶEQでプリチャージするとともに、センスアンプ
のプリチャージレベルをＨＶCCにプリチャージする。
イバ電源より昇圧された電位をロウデコーダにより選択
されたワードラインに供給するワードラインドライバを
有し、このドライバにより入力したアドレス信号に該当
するメモリセルを選択するＨＶCCをセンスアンプにプリ
チャージする半導体記憶装置は、ワードラインドライバ
と前記ロウデコーダはワードラインジャンプ配線を介し
て接続される。このワードラインジャンプ配線は、アド
レス信号におけるカラム側の情報により制御されるスイ
ッチを介してワードラインに接続され、ロウデコーダか
らの選択出力をワードラインドライバに通知するととも
に、このワードラインドライバ出力をスイッチを介して
前記ワードラインに伝達し、ロウデコーダはメモリセル
の一方の側に配置され、ワードラインドライバは実質的
にメモリセルに対して両側に配置されるようロウデコー
ダ側とその反対側に配置され、ロウデコーダの反対側に
配置されたワードラインドライバはワードラインジャン
プ配線により接続される。また、この発明ではビット線
側のプリチャージレベルをＨＶCCより低いプリチャージ
レベルＶEQでプリチャージするとともに、センスアンプ
のプリチャージレベルをＨＶCCにプリチャージする。
【００１９】
【作用】本発明によれば、カラム側の情報により制御さ
れるスイッチがオフのとき、ロウデコーダからの出力は
ワードラインジャンプ配線を介してワードラインドライ
バに伝達される。次に、ワードラインドライバ電源から
の信号がワードラインドライバに入力され、そのワード
ラインドライバが選択されていると、当該ワードライン
ドライバはラッチ状態に入ってワードラインを駆動する
電位までワードラインジャンプ配線を昇圧する。ワード
ラインドライバがラッチ状態になり、カラム側の情報に
よりスイッチがオンになると、昇圧されたワードライン
ジャンプ配線とワードラインとが接続され、このワード
ラインに接続されているメモリセルが動作を開始する。
れるスイッチがオフのとき、ロウデコーダからの出力は
ワードラインジャンプ配線を介してワードラインドライ
バに伝達される。次に、ワードラインドライバ電源から
の信号がワードラインドライバに入力され、そのワード
ラインドライバが選択されていると、当該ワードライン
ドライバはラッチ状態に入ってワードラインを駆動する
電位までワードラインジャンプ配線を昇圧する。ワード
ラインドライバがラッチ状態になり、カラム側の情報に
よりスイッチがオンになると、昇圧されたワードライン
ジャンプ配線とワードラインとが接続され、このワード
ラインに接続されているメモリセルが動作を開始する。
【００２０】また、本発明によれば、トランスファゲー
トよりセンスアンプ側に位置する第２のイコライズ手段
によりセンスアンプのイコライズが行われ、またトラン
スファゲートよりメモリセル側に配置された第１のイコ
ライズ手段によりビット線側のプリチャージを行なう。
トよりセンスアンプ側に位置する第２のイコライズ手段
によりセンスアンプのイコライズが行われ、またトラン
スファゲートよりメモリセル側に配置された第１のイコ
ライズ手段によりビット線側のプリチャージを行なう。
【００２１】さらに本発明によれば、プリチャージ電位
出力手段は、選択信号に従ってセンスアンプのイコライ
ズ期間にはＨＶCCプリチャージレベルを、ビット線のイ
コライズ期間にはこのＨＶCCプリチャージレベルより低
いプリチャージレベルＶEQをイコライズ手段に出力す
る。また、センスアンプのイコライズ期間には第１のト
ランスファゲートがオン状態になり、センスアンプはＨ
ＶCCプリチャージレベルにプリチャージされる。さら
に、ビット線のイコライズ期間には第２のトランスファ
ゲートがオン状態になりビット線はプリチャージレベル
ＶEQにプリチャージされる。
出力手段は、選択信号に従ってセンスアンプのイコライ
ズ期間にはＨＶCCプリチャージレベルを、ビット線のイ
コライズ期間にはこのＨＶCCプリチャージレベルより低
いプリチャージレベルＶEQをイコライズ手段に出力す
る。また、センスアンプのイコライズ期間には第１のト
ランスファゲートがオン状態になり、センスアンプはＨ
ＶCCプリチャージレベルにプリチャージされる。さら
に、ビット線のイコライズ期間には第２のトランスファ
ゲートがオン状態になりビット線はプリチャージレベル
ＶEQにプリチャージされる。
【００２２】
【実施例】次に添付図面を参照して本発明による半導体
記憶装置の実施例を詳細に説明する。
記憶装置の実施例を詳細に説明する。
【００２３】初めに、図１〜図５を用いて本発明による
半導体記憶装置の実施例を説明する。図１は、ワードラ
イン駆動回路に特徴のある半導体記憶装置として、ＤＲ
ＡＭにおけるワードライン駆動回路の実施例を示す機能
ブロック図である。
半導体記憶装置の実施例を説明する。図１は、ワードラ
イン駆動回路に特徴のある半導体記憶装置として、ＤＲ
ＡＭにおけるワードライン駆動回路の実施例を示す機能
ブロック図である。
【００２４】同図では、入力したアドレス信号に対応し
たワードラインジャンプ配線ＷＬＪおよびワードライン
ＷＬのワードライン駆動部として、ワードラインドライ
バ１０Ａ，１０Ｂ、ワードラインドライバ電源１２Ａ，
１２Ｂ、メモリセル１４−１，１４−２、イコライザ１
６、センスアンプ１８、カラムデコーダ２０、カラムブ
ロックデコーダ２２、ロウデコーダ２４およびロウプリ
デコーダ２６が示されている。なお、本実施例では本発
明の理解を容易にするため、本発明に関する半導体記憶
装置の一部が示されている。すなわち、例えばメモリセ
ル１４はビット線対ＢＬ／−ＢＬとワードラインＷＬの
交点に２次元に複数配設されてメモリセルアレイを構成
している。
たワードラインジャンプ配線ＷＬＪおよびワードライン
ＷＬのワードライン駆動部として、ワードラインドライ
バ１０Ａ，１０Ｂ、ワードラインドライバ電源１２Ａ，
１２Ｂ、メモリセル１４−１，１４−２、イコライザ１
６、センスアンプ１８、カラムデコーダ２０、カラムブ
ロックデコーダ２２、ロウデコーダ２４およびロウプリ
デコーダ２６が示されている。なお、本実施例では本発
明の理解を容易にするため、本発明に関する半導体記憶
装置の一部が示されている。すなわち、例えばメモリセ
ル１４はビット線対ＢＬ／−ＢＬとワードラインＷＬの
交点に２次元に複数配設されてメモリセルアレイを構成
している。
【００２５】本実施例のワードライン駆動部では、ワー
ドラインドライバ１０Ａ，１０Ｂは、メモリセル１４−
１，１４−２の両側に配設され、ロウデコーダ２４に接
続されるとともに、それぞれ対応する参照符号のワード
ラインドライバ電源１２Ａ，１２Ｂを介してロウプリデ
コーダ２６に接続されている。本実施例ではまた、アド
レス信号を入力するカラムブロックデコーダ２２が配設
され、このデコーダ２２はワードラインＷＬとワードラ
インジャンプ配線ＷＬＪとを接続するトランジスタ２８
−１および２８−２のゲートに接続されている。
ドラインドライバ１０Ａ，１０Ｂは、メモリセル１４−
１，１４−２の両側に配設され、ロウデコーダ２４に接
続されるとともに、それぞれ対応する参照符号のワード
ラインドライバ電源１２Ａ，１２Ｂを介してロウプリデ
コーダ２６に接続されている。本実施例ではまた、アド
レス信号を入力するカラムブロックデコーダ２２が配設
され、このデコーダ２２はワードラインＷＬとワードラ
インジャンプ配線ＷＬＪとを接続するトランジスタ２８
−１および２８−２のゲートに接続されている。
【００２６】本実施例では、ワードラインジャンプ配線
ＷＬＪを、ロウデコーダ２４の出力の伝達とワードライ
ンドライバ１０の出力の伝達とを時分割で交互に行うよ
うにすることで、図１に示すように配線層増加を伴うこ
と無く、メモリセル１４の両側にワードラインドライバ
１０を配置可能とした。
ＷＬＪを、ロウデコーダ２４の出力の伝達とワードライ
ンドライバ１０の出力の伝達とを時分割で交互に行うよ
うにすることで、図１に示すように配線層増加を伴うこ
と無く、メモリセル１４の両側にワードラインドライバ
１０を配置可能とした。
【００２７】本実施例において、ロウデコーダ２４から
の出力は直接ワードラインジャンプ配線ＷＬＪに対して
行なわれるが、この時点ではカラムブロックデコーダ２
２からの出力ＣＢＳによって制御されるトランジスタ２
８によりワードラインＷＬとの接続は断たれている。し
たがって、ワードラインジャンプ配線ＷＬＪはロウデコ
ーダ出力の伝達のみを行う。
の出力は直接ワードラインジャンプ配線ＷＬＪに対して
行なわれるが、この時点ではカラムブロックデコーダ２
２からの出力ＣＢＳによって制御されるトランジスタ２
８によりワードラインＷＬとの接続は断たれている。し
たがって、ワードラインジャンプ配線ＷＬＪはロウデコ
ーダ出力の伝達のみを行う。
【００２８】次に、ワードラインドライバ電源１２から
の信号が、ワードラインドライバ１０に入力され、かつ
そのワードラインドライバ１０が、ロウデコーダ２４に
より選択されたものである場合、ワードラインドライバ
１０はラッチ状態に入り、ワードラインＷＬを駆動する
電位までワードラインジャンプ配線ＷＬＪを昇圧する。
の信号が、ワードラインドライバ１０に入力され、かつ
そのワードラインドライバ１０が、ロウデコーダ２４に
より選択されたものである場合、ワードラインドライバ
１０はラッチ状態に入り、ワードラインＷＬを駆動する
電位までワードラインジャンプ配線ＷＬＪを昇圧する。
【００２９】ワードラインドライバ１０がラッチ状態に
なると、ロウデコーダ２４は昇圧電位の影響をうけない
ように休止状態となり、カラムブロックデコーダ出力Ｃ
ＢＳが出力され、ワードラインジャンプ配線ＷＬＪとワ
ードラインＷＬが接続されメモリセル１４の動作が開始
する。
なると、ロウデコーダ２４は昇圧電位の影響をうけない
ように休止状態となり、カラムブロックデコーダ出力Ｃ
ＢＳが出力され、ワードラインジャンプ配線ＷＬＪとワ
ードラインＷＬが接続されメモリセル１４の動作が開始
する。
【００３０】ワードラインドライバ１０は、ロウデコー
ダ出力とワードラインドライバ電源出力が同時期に入力
された時に動作状態に入り、ワードラインドライバ電源
出力が休止状態になる迄動作を続ける回路である。図２
には、図１に示した機能ブロックの一部回路例が示され
ており、同図に示すようにワードラインドライバ１０は
それぞれ、ＣＭＯＳフリップフロップで構成することが
できる。
ダ出力とワードラインドライバ電源出力が同時期に入力
された時に動作状態に入り、ワードラインドライバ電源
出力が休止状態になる迄動作を続ける回路である。図２
には、図１に示した機能ブロックの一部回路例が示され
ており、同図に示すようにワードラインドライバ１０は
それぞれ、ＣＭＯＳフリップフロップで構成することが
できる。
【００３１】本実施例の動作波形を図４に、図３に示し
た従来技術の動作波形を図５に示す。なお、同図におい
て、“Ｈ”はハイレベルを、“Ｌ”はロウレベルを、
“Ｂ”はブーストレベルをそれぞれ示している。従来例
ではワードラインＷＬがメモリセル駆動電位にある期間
はロウデコーダ３４からの出力によって決定されている
が、本実施例では開始点はカラムブロックデコーダ出力
ＣＢＳによって、終了はワードラインドライバ電源出力
ＰＷによって決定される。
た従来技術の動作波形を図５に示す。なお、同図におい
て、“Ｈ”はハイレベルを、“Ｌ”はロウレベルを、
“Ｂ”はブーストレベルをそれぞれ示している。従来例
ではワードラインＷＬがメモリセル駆動電位にある期間
はロウデコーダ３４からの出力によって決定されている
が、本実施例では開始点はカラムブロックデコーダ出力
ＣＢＳによって、終了はワードラインドライバ電源出力
ＰＷによって決定される。
【００３２】ワードラインジャンプ配線ＷＬＪをロウデ
コーダ出力の伝達に用いる期間Ｔ1は、ワードラインジ
ャンプ配線ＷＬＪがワードラインＷＬに接続されていな
いため、負荷容量が小さい。したがって、高速での信号
伝達が可能であるので、信号伝達時間を非常に短くする
ことができ、半導体記憶装置のアクセス速度への影響は
小さい。
コーダ出力の伝達に用いる期間Ｔ1は、ワードラインジ
ャンプ配線ＷＬＪがワードラインＷＬに接続されていな
いため、負荷容量が小さい。したがって、高速での信号
伝達が可能であるので、信号伝達時間を非常に短くする
ことができ、半導体記憶装置のアクセス速度への影響は
小さい。
【００３３】本実施例ではカラムブロックデコーダ２２
により制御されるワードラインジャンプ配線ＷＬＪとワ
ードラインＷＬを接続するトランジスタ２８を必要とす
る。このため、ワードラインジャンプ配線ＷＬＪと接続
するワードラインＷＬを分割して接続することが出来る
ので、動作するメモリセル数を減少させることにより消
費電力の低減が可能である。
により制御されるワードラインジャンプ配線ＷＬＪとワ
ードラインＷＬを接続するトランジスタ２８を必要とす
る。このため、ワードラインジャンプ配線ＷＬＪと接続
するワードラインＷＬを分割して接続することが出来る
ので、動作するメモリセル数を減少させることにより消
費電力の低減が可能である。
【００３４】また本実施例ではメモリセルアレイの両側
だけでなく、メモリセルアレイ内にもワードラインドラ
イバを配置可能であるので、ワードラインジャンプ配線
ＷＬＪに接続するワードラインドライバ数を増すことに
より駆動能力を向上させ、アクセス速度の短縮も可能と
なる。
だけでなく、メモリセルアレイ内にもワードラインドラ
イバを配置可能であるので、ワードラインジャンプ配線
ＷＬＪに接続するワードラインドライバ数を増すことに
より駆動能力を向上させ、アクセス速度の短縮も可能と
なる。
【００３５】なお、本実施例で用いた図ではワードライ
ンジャンプ配線ＷＬＪに１つのワードラインドライバ１
０が接続されているが、たとえばワードラインジャンプ
配線ＷＬＪに複数のワードラインドライバ１０が接続さ
れ、ロウデコーダ２４と複数のワードラインドライバ１
０がワードラインジャンプ配線ＷＬＪにより接続されて
も良い。
ンジャンプ配線ＷＬＪに１つのワードラインドライバ１
０が接続されているが、たとえばワードラインジャンプ
配線ＷＬＪに複数のワードラインドライバ１０が接続さ
れ、ロウデコーダ２４と複数のワードラインドライバ１
０がワードラインジャンプ配線ＷＬＪにより接続されて
も良い。
【００３６】次に、図６〜図１１を用いてＨＶCCプリチ
ャージ方式を用いた半導体記憶装置の実施例を説明す
る。
ャージ方式を用いた半導体記憶装置の実施例を説明す
る。
【００３７】図６にはＨＶCCプリチャージによりセンス
アンプをプリチャージする半導体記憶装置の実施例を示
す回路図が示されている。なお同図では、ビット線対Ｂ
Ｌ，−ＢＬに接続される本実施例に直接関係のあるＤＲ
ＡＭのセンスアンプ周辺回路の一部が示されており、実
際には同図に示された回路が複数配列される。
アンプをプリチャージする半導体記憶装置の実施例を示
す回路図が示されている。なお同図では、ビット線対Ｂ
Ｌ，−ＢＬに接続される本実施例に直接関係のあるＤＲ
ＡＭのセンスアンプ周辺回路の一部が示されており、実
際には同図に示された回路が複数配列される。
【００３８】本実施例における半導体記憶装置は、イコ
ライザ５０、メモリセルアレイ５２、イコライザ５４、
センスアンプ５６およびイコライザ５８が、同図に示す
ようにビット線対ＢＬ，−ＢＬに接続されている。本実
施例では、図９に示した従来技術と比較し、センスアン
プ５６内にトランスファゲートが含まれ、イコライザ３
がデータ線側に配設されている。
ライザ５０、メモリセルアレイ５２、イコライザ５４、
センスアンプ５６およびイコライザ５８が、同図に示す
ようにビット線対ＢＬ，−ＢＬに接続されている。本実
施例では、図９に示した従来技術と比較し、センスアン
プ５６内にトランスファゲートが含まれ、イコライザ３
がデータ線側に配設されている。
【００３９】すなわち、センスアンプ５６は、従来のセ
ンスアンプ６２に対し、対向するビットラインＢＬ，−
ＢＬの電位により制御されるＰチャネルトランジスタＰ
1 ,Ｐ2 が信号線ＳＡＰとセンスアンプ５６のノードＮ
／−Ｎ間を接続する。ノードＮ／−Ｎには信号線ＳＡＰ
がＨｉｇｈでメモリセルアレイ５２のメモリセル出力が
あった場合、トランジスタＰ1 Ｐ2 の駆動力差によりセ
ンスすべき電位差があらわれる。
ンスアンプ６２に対し、対向するビットラインＢＬ，−
ＢＬの電位により制御されるＰチャネルトランジスタＰ
1 ,Ｐ2 が信号線ＳＡＰとセンスアンプ５６のノードＮ
／−Ｎ間を接続する。ノードＮ／−Ｎには信号線ＳＡＰ
がＨｉｇｈでメモリセルアレイ５２のメモリセル出力が
あった場合、トランジスタＰ1 Ｐ2 の駆動力差によりセ
ンスすべき電位差があらわれる。
【００４０】ビット線ＢＬ／−ＢＬとノードＮ／−Ｎは
２つのトランジスタＮ1 Ｎ2 によりセンス終了以前では
切断されている為、プリチャージレベルはＢＬ／−ＢＬ
とＮ／−Ｎ間で別個に設定が可能である。センス終了
後、トランスファゲート信号ＴＧをＨｉｇｈにすること
によりメモリセルアレイ５２内のメモリセルの再書き込
みを行う。
２つのトランジスタＮ1 Ｎ2 によりセンス終了以前では
切断されている為、プリチャージレベルはＢＬ／−ＢＬ
とＮ／−Ｎ間で別個に設定が可能である。センス終了
後、トランスファゲート信号ＴＧをＨｉｇｈにすること
によりメモリセルアレイ５２内のメモリセルの再書き込
みを行う。
【００４１】トランスファゲートＴＧよりセンスアンプ
側にはＨＶCCを給電するイコライザ５８があり、このゲ
ートＴＧよりメモリセル側にはＨＶCCよりも低い電位Ｖ
EQを給電するイコライザ５４がある。
側にはＨＶCCを給電するイコライザ５８があり、このゲ
ートＴＧよりメモリセル側にはＨＶCCよりも低い電位Ｖ
EQを給電するイコライザ５４がある。
【００４２】ＶEQは以下に示す数式「数１」により表す
と、
と、
【００４３】
【数１】
【００４４】このとき左辺はＨｉｇｈ側読み出し限度
で、右辺がＬｏｗ側の読み出し限度である。Ｈｉｇｈ側
読み出しは実際にはキャパシタの自然放電により経時的
に低下するものであまり意味がない。ＶEQをＬｏｗ側下
限にすることで、Ｈｉｇｈ側読み出しに自然放電に対す
る余裕ができる。図７には縦軸をメモリセルの出力に、
横軸を時間としたときのＶEQのグラフが示されており、
同図実線はＶEQ＝ＨＶCCを、点線はＶEQ＝ΔＶC （ＣB
／ＣS ＋１）を、それぞれ示している。
で、右辺がＬｏｗ側の読み出し限度である。Ｈｉｇｈ側
読み出しは実際にはキャパシタの自然放電により経時的
に低下するものであまり意味がない。ＶEQをＬｏｗ側下
限にすることで、Ｈｉｇｈ側読み出しに自然放電に対す
る余裕ができる。図７には縦軸をメモリセルの出力に、
横軸を時間としたときのＶEQのグラフが示されており、
同図実線はＶEQ＝ＨＶCCを、点線はＶEQ＝ΔＶC （ＣB
／ＣS ＋１）を、それぞれ示している。
【００４５】これは、自然放電による消失電荷をＱL と
すると、ＶEQ＝ＨＶCCのとき、ＱL＜ＶCCＣS ／２−Δ
ＶC （ＣS ＋ＣB ）であるのに対し、ＶEQ＝ΔＶC （Ｃ
B ／ＣS ＋１）のとき、ＱL ＜ＶCCＣS −２ΔＶC （Ｃ
S ＋ＣB ）であり、後者の場合約２倍の自然放電まで許
容できることがわかる。
すると、ＶEQ＝ＨＶCCのとき、ＱL＜ＶCCＣS ／２−Δ
ＶC （ＣS ＋ＣB ）であるのに対し、ＶEQ＝ΔＶC （Ｃ
B ／ＣS ＋１）のとき、ＱL ＜ＶCCＣS −２ΔＶC （Ｃ
S ＋ＣB ）であり、後者の場合約２倍の自然放電まで許
容できることがわかる。
【００４６】このようにビット線側のプリチャージレベ
ルをＨＶCCより低くしても、本実施例ではセンスアンプ
５６のプリチャージレベルをＨＶCCとすることができる
ので、センス動作に問題はない。
ルをＨＶCCより低くしても、本実施例ではセンスアンプ
５６のプリチャージレベルをＨＶCCとすることができる
ので、センス動作に問題はない。
【００４７】さらに、図９の従来例ではビット線ＢＬ，
−ＢＬとセンスアンプ６２が、直接接続されていたの
で、実際のセル出力は、センスアンプ容量分だけ減少し
ていたが、本実施例ではセンスアンプ５６とビット線Ｂ
Ｌ，−ＢＬはトランジスタＰ1, Ｐ2 を介して接続され
ている為センスアンプ容量は無視できる。
−ＢＬとセンスアンプ６２が、直接接続されていたの
で、実際のセル出力は、センスアンプ容量分だけ減少し
ていたが、本実施例ではセンスアンプ５６とビット線Ｂ
Ｌ，−ＢＬはトランジスタＰ1, Ｐ2 を介して接続され
ている為センスアンプ容量は無視できる。
【００４８】ＶEQの値については他にノイズの問題があ
る為、ΔＶC （ＣB ／ＣS ＋１）よりも２０％ほど大き
くしておく方が望ましく、また実際には回路バラツキが
ある為、ΔＶC （ＣB ／ＣS ＋１）＜ＶEQ＜ΔＶC （Ｃ
B ／ＣS ＋１）×１．４の範囲が実用的な値と考えられ
る。
る為、ΔＶC （ＣB ／ＣS ＋１）よりも２０％ほど大き
くしておく方が望ましく、また実際には回路バラツキが
ある為、ΔＶC （ＣB ／ＣS ＋１）＜ＶEQ＜ΔＶC （Ｃ
B ／ＣS ＋１）×１．４の範囲が実用的な値と考えられ
る。
【００４９】図８にはＨＶCCプリチャージによりセンス
アンプをプリチャージする半導体記憶装置の他の実施例
が示されている。この実施例では図６で示した実施例に
比べ回路の省略化を行っている。すなわち、図６に示し
た実施例ではＨＶCC用とＶEQ用のイコライザが別個にあ
ったものを、図８ではトランスファゲートを２個ＴＧ1
ＴＧ2 とすることで１個にまとめている。
アンプをプリチャージする半導体記憶装置の他の実施例
が示されている。この実施例では図６で示した実施例に
比べ回路の省略化を行っている。すなわち、図６に示し
た実施例ではＨＶCC用とＶEQ用のイコライザが別個にあ
ったものを、図８ではトランスファゲートを２個ＴＧ1
ＴＧ2 とすることで１個にまとめている。
【００５０】すなわち本実施例では、イコライザ５０、
メモリセルアレイ５２の他に、ゲート信号ＴＧ1 を入力
するトランスファゲート７０、選択出力ＳＥＱによりＨ
ＶCCまたはＶEQの何れかをイコライズ７２に供給するイ
コライズ電位供給回路７６、センスアンプ７４により構
成される。
メモリセルアレイ５２の他に、ゲート信号ＴＧ1 を入力
するトランスファゲート７０、選択出力ＳＥＱによりＨ
ＶCCまたはＶEQの何れかをイコライズ７２に供給するイ
コライズ電位供給回路７６、センスアンプ７４により構
成される。
【００５１】これにより、ビット線ＢＬ，−ＢＬのイコ
ライズ期間はＴＧ1 がＨｉｇｈ、ＴＧ2 がＬｏｗ、ＳＥ
ＱがＬｏｗ、ＥＱ2 がＨｉｇｈのときに行われる。ま
た、センスアンプ７４のイコライズ期間はＴＧ1 がＬｏ
ｗ、ＴＧ2 がＨｉｇｈ、ＳＥＱがＨｉｇｈ、ＥＱ2 がＨ
ｉｇｈとなる。このように本実施例でも、異なる電位の
プリチャージが可能である。
ライズ期間はＴＧ1 がＨｉｇｈ、ＴＧ2 がＬｏｗ、ＳＥ
ＱがＬｏｗ、ＥＱ2 がＨｉｇｈのときに行われる。ま
た、センスアンプ７４のイコライズ期間はＴＧ1 がＬｏ
ｗ、ＴＧ2 がＨｉｇｈ、ＳＥＱがＨｉｇｈ、ＥＱ2 がＨ
ｉｇｈとなる。このように本実施例でも、異なる電位の
プリチャージが可能である。
【００５２】なお、本実施例では、センスアンプ７４も
センスアンプ５６（図６）と比較しＰチャネルトランジ
スタを２個省略してあるが、センス動作時の貫通電流の
増加を除けば、ほぼ同等の動作を行うことができる。
センスアンプ５６（図６）と比較しＰチャネルトランジ
スタを２個省略してあるが、センス動作時の貫通電流の
増加を除けば、ほぼ同等の動作を行うことができる。
【００５３】図１２には、図２に示した実施例と図６に
示した実施例を組み合わせることにより、これら実施例
で示した両方の利点を有する半導体記憶装置が示されて
いる。同図における説明は、既に行った説明と重複する
ので省略するが、この様に組み合わせることにより、半
導体記憶装置の高集積化を行った場合でも信頼性の高い
半導体記憶装置を提供することが可能となる。なお、図
１２には図２と図６とを組み合わせた例を示したが、勿
論図２と図８とを組み合わせることも出来る。
示した実施例を組み合わせることにより、これら実施例
で示した両方の利点を有する半導体記憶装置が示されて
いる。同図における説明は、既に行った説明と重複する
ので省略するが、この様に組み合わせることにより、半
導体記憶装置の高集積化を行った場合でも信頼性の高い
半導体記憶装置を提供することが可能となる。なお、図
１２には図２と図６とを組み合わせた例を示したが、勿
論図２と図８とを組み合わせることも出来る。
【００５４】
【発明の効果】このようにワードライン駆動部に特徴を
有する本発明の半導体記憶装置によれば、ワードライン
ジャンプ配線を時分割で用いることにより、ワードライ
ンドライバの配置が自由になり、隣接ワードラインドラ
イバ間隔を大きくできるため、ワードラインドライバの
駆動力を大きくすることができる。また、ワードライン
１本に対し複数のワードラインドライバを接続すること
も可能となり、ワードライン駆動力をさらに大きくする
ことができる。
有する本発明の半導体記憶装置によれば、ワードライン
ジャンプ配線を時分割で用いることにより、ワードライ
ンドライバの配置が自由になり、隣接ワードラインドラ
イバ間隔を大きくできるため、ワードラインドライバの
駆動力を大きくすることができる。また、ワードライン
１本に対し複数のワードラインドライバを接続すること
も可能となり、ワードライン駆動力をさらに大きくする
ことができる。
【００５５】また、ＨＶCCプリチャージを行う本発明の
半導体記憶装置によれば、ビット線のプリチャージレベ
ルを、ΔＶC （ＣB ／ＣS ＋１）にすることで、ホール
ドタイム不良を大巾に改善できるとともに、センスアン
プのプリチャージレベルをＨＶCCに保つことができる。
したがって、センス速度の低下がなく、ビット線容量と
センスアンプ容量が完全に切りはなされる為、実効的な
ビット線容量が軽減されメモリセル出力が大きくなるの
で、より安定動作が可能な半導体記憶装置を得ることが
できる。
半導体記憶装置によれば、ビット線のプリチャージレベ
ルを、ΔＶC （ＣB ／ＣS ＋１）にすることで、ホール
ドタイム不良を大巾に改善できるとともに、センスアン
プのプリチャージレベルをＨＶCCに保つことができる。
したがって、センス速度の低下がなく、ビット線容量と
センスアンプ容量が完全に切りはなされる為、実効的な
ビット線容量が軽減されメモリセル出力が大きくなるの
で、より安定動作が可能な半導体記憶装置を得ることが
できる。
【図１】本発明によるワードライン駆動部に特徴を有す
る半導体記憶装置の実施例を示す機能ブロック図、
る半導体記憶装置の実施例を示す機能ブロック図、
【図２】図１に示す半導体記憶装置の詳細内容を示した
回路図、
回路図、
【図３】ワードライン駆動部に特徴を有する半導体記憶
装置の従来技術を示したブロック図、
装置の従来技術を示したブロック図、
【図４】図１の実施例における動作の一例を示した動作
波形図、
波形図、
【図５】図３に示した従来技術の動作波形図、
【図６】本発明によるＨＶCCプリチャージ方式の半導体
記憶装置の実施例を示す回路図、
記憶装置の実施例を示す回路図、
【図７】図６の実施例におけるメモリセル出力と自然放
電の関係を示した説明図、
電の関係を示した説明図、
【図８】本発明によるＨＶCCプリチャージ方式を行う半
導体記憶装置の他の実施例を示す回路図、
導体記憶装置の他の実施例を示す回路図、
【図９】従来技術におけるＨＶCCプリチャージ方式を行
う半導体記憶装置の回路図、
う半導体記憶装置の回路図、
【図１０】“０”また“１”の読み出しにおけるセンス
時間とイコライザ電圧ＶEQの関係を示す説明図、
時間とイコライザ電圧ＶEQの関係を示す説明図、
【図１１】記憶電位Ｖm とこれが失われる時間の関係を
示した説明図、
示した説明図、
【図１２】図２に示した実施例と図６に示した実施例と
を組み合わせた本発明による半導体記憶装置の実施例で
ある。
を組み合わせた本発明による半導体記憶装置の実施例で
ある。
１０Ａ，１０Ｂ ワードラインドライバ １２Ａ，１２Ｂ ワードラインドライバ電源 １４−１，１４−２ メモリセル １６ イコライザ １８ センスアンプ ２０ カラムデコーダ ２２ カラムブロックデコーダ ＷＬ ワードライン ＷＬＪ ワードラインジャンプ配線 ５０，５４，５８，７２ イコライザ ５２ メモリセルアレイ ５６，７４ センスアンプ ６０，７０ トランスファゲート ７６ イコライズ電位供給回路
Claims (5)
- 【請求項１】 ワードラインドライバ電源により昇圧さ
れた電位をロウデコーダにより選択されたワードライン
に供給するワードラインドライバを有し、このドライバ
より入力したアドレス信号に該当するメモリセルを選択
する半導体記憶装置において、 前記ワードラインドライバと前記ロウデコーダはワード
ラインジャンプ配線を介して接続され、 前記ワードラインジャンプ配線は、前記アドレス信号に
おけるカラム側の情報により制御されるスイッチを介し
て前記ワードラインに接続され、前記ロウデコーダから
の選択出力を前記ワードラインドライバに通知するとと
もに、このワードラインドライバ出力を前記スイッチを
介して前記ワードラインに伝達し、 前記ロウデコーダは前記メモリセルの一方の側に配置さ
れ、前記ワードラインドライバは前記メモリセルに対し
て実質的に両側に配置されるよう前記ロウデコーダ側と
その反対側に配置され、前記ロウデコーダの反対側に配
置された前記ワードラインドライバは前記ワードライン
ジャンプ配線により前記ロウデコーダと接続されること
を特徴とする半導体記憶装置。 - 【請求項２】 ＨＶCCをセンスアンプにプリチャージす
る半導体記憶装置において、 ビット線側のプリチャージレベルをＨＶCCより低いプリ
チャージレベルＶEQでプリチャージする第１のイコライ
ズ手段と、 前記センスアンプのプリチャージレベルをＨＶCCにする
第２のイコライズ手段とを有し、 前記第１および第２のプリチャージ手段により前記ビッ
ト線側のプリチャージとセンスアンプのプリチャージを
行うことを特徴とする半導体記憶装置。 - 【請求項３】 ＨＶCCをセンスアンプにプリチャージす
る半導体記憶装置において、 ＨＶCCプリチャージレベルと、このＨＶCCプリチャージ
レベルより低いプリチャージレベルＶEQを入力し、選択
信号に従ってこれらプリチャージレベルの何れかを出力
するプリチャージ電位出力手段と、 前記プリチャージ電位出力手段より出力されたプリチャ
ージ電位を入力し、イコライズ信号に従ってビット線の
プリチャージを行うイコライズ手段と、 第１のトランスファゲートと第２のトランスファゲート
とを有し、 前記プリチャージ電位出力手段、イコライズ手段、第１
のトランスファゲートおよび第２のトランスファーゲー
トにより、前記ビット線側はプリチャージレベルＶEQに
よりプリチャージされ、前記センスアンプはＨＶCCによ
りプリチャージされることを特徴とする半導体記憶装
置。 - 【請求項４】 請求項２および３に記載の半導体記憶装
置において、センスアンプ感度ΔＶC 、ビットライン容
量ＣB 、メモリセル容量ＣS のとき、前記プリチャージ
レベルＶEQは、ΔＶC （ＣB ／ＣS ＋１）より大きく、
ΔＶC （ＣB／ＣS ＋１）×１．４より小さい値である
ことを特徴とする半導体記憶装置。 - 【請求項５】 ワードラインドライバ電源より昇圧され
た電位をロウデコーダにより選択されたワードラインに
供給するワードラインドライバを有し、このドライバに
より入力したアドレス信号に該当するメモリセルを選択
するＨＶCCをセンスアンプにプリチャージする半導体記
憶装置において、 前記ワードラインドライバと前記ロウデコーダはワード
ラインジャンプ配線を介して接続され、 前記ワードラインジャンプ配線は、前記アドレス信号に
おけるカラム側の情報により制御されるスイッチを介し
て前記ワードラインに接続され、前記ロウデコーダから
の選択出力を前記ワードラインドライバに通知するとと
もに、このワードラインドライバ出力を前記スイッチを
介して前記ワードラインに伝達し、 前記ロウデコーダは前記メモリセルの一方の側に配置さ
れ、前記ワードラインドライバは実質的に前記メモリセ
ルに対して両側に配置されるよう前記ロウデコーダ側と
その反対側に配置され、前記ロウデコーダの反対側に配
置された前記ワードラインドライバは前記ワードライン
ジャンプ配線により接続され、 ビット線側のプリチャージレベルをＨＶCCより低いプリ
チャージレベルＶEQでプリチャージするとともに、前記
センスアンプのプリチャージレベルをＨＶCCにプリチャ
ージすることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4097953A JPH05298887A (ja) | 1992-04-17 | 1992-04-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4097953A JPH05298887A (ja) | 1992-04-17 | 1992-04-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05298887A true JPH05298887A (ja) | 1993-11-12 |
Family
ID=14206041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4097953A Pending JPH05298887A (ja) | 1992-04-17 | 1992-04-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05298887A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5854562A (en) * | 1996-04-17 | 1998-12-29 | Hitachi, Ltd | Sense amplifier circuit |
-
1992
- 1992-04-17 JP JP4097953A patent/JPH05298887A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5854562A (en) * | 1996-04-17 | 1998-12-29 | Hitachi, Ltd | Sense amplifier circuit |
| US6046609A (en) * | 1996-04-17 | 2000-04-04 | Hitachi, Ltd. | Sense amplifier circuit |
| US6271687B1 (en) | 1996-04-17 | 2001-08-07 | Hitachi, Ltd. | Sense amplifier circuit |
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