JPH0529933B2

JPH0529933B2 -

Info

Publication number: JPH0529933B2
Application number: JP60246099A
Authority: JP
Inventors: Eichi Moraa Ore
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1984-11-01
Filing date: 1985-10-31
Publication date: 1993-05-06
Also published as: DE3586195D1; EP0180476B1; EP0180476A3; ATE77159T1; JPS61110239A; US4719565A; DE3586195T2; EP0180476A2

Description

【発明の詳細な説明】関連出願についての相互参照この発明に特別に関係のある関連の係属出願
は、オレ・モーラとサンジエイ・イヤのために
1984年５月８日に出願され本出願の譲受人に譲渡
されている「割込可能に構成されたマイクロプロ
グラム16ビツトアドレス・シーケンス・コントロ
ーラ」と題する米国出願第608319号である。

この発明は一般にはマイクロプログラムメモリ
に記憶されているマイクロインストラクシヨンの
実行シーケンスを制御するワンチツプの割込およ
びトラツプ可能なマイクロプログラム・シーケン
ス・コントローラに関するものであり、より特定
的には割込モードまたはトラツプモードのいずれ
かでコントローラの使用者選択操作を与えるチツ
プ上の回路を持つたマイクロプログラム・シーケ
ンス・コントローラに関する。発明の背景典型的にマイクロプログラムシステムは建築物
における建造ブロツクのように使用される様々な
超大規模集積回路（VLSI）チツプから構成され、
それは２つのサブセクシヨンに分けることができ
る。それは実行されるべきインストラクシヨンの
順序や解読を管理する制御セクシヨンと、データ
上の命令によつて要求される動作を遂行するデー
タ処理セクシヨンである。制御セクシヨンはマイ
クロプログラムアドレスを発行するマイクロプロ
グラム・シーケンス・コントローラと、マイクロ
インストラクシヨンを保有するマイクロプログラ
ムメモリとを含んでいるのが普通である。

各マイクロインストラクシヨンはデータ処理セ
クシヨン内の素子を制御するための複数のビツト
を含んでいる。さらに、マイクロインストラクシ
ヨンは情報処理機能を持つ周辺装置へ伝送される
複数ビツトからなる周辺制御部分を有している。
その結果、ホスト・マイクロプログラムシステム
からデータを受取るかまたは送るように要求され
る場合、その要求はホスト・マイクロコンピユー
タによる最小の時間とコントロールを要求する。
周辺のコントローラの動作において、マイクロコ
ンピユータは、しばしば電源異常、機械の誤動
作、制御パネルのサービス要求、外部タイマ信
号、および入力／出力デバイスのサービス要求と
いつた非同期式の事象への十分な同期と応答につ
いての要求に直面する。これらの非同期式事象を
ハンドリングすることは、要求される応答時間、
システムの処理能力比、ハードウエアのコスト、
およびメモリスペースの事項において、システム
遂行の真のものさしである。

非同期式事象をハンドリングする１つのアプロ
ーチは各可能な非同期式事象に共同する状態表示
器を設けることである。そうすればマイクロコン
ピユータはシーケンスに各表示器をテストし、事
実上サービスが必要か否かを問合せする。これは
典型的にはポリング法といわれており、しばしば
マイクロプログラムのソフトウエアで実現され
る。しかしながら、このポリング法は時間とマイ
クロプログラムメモリのスペースを消費する。シ
ステムの処理能力比が低下し、応答時間が増大
し、こういう場合でなければ付加的な目的に使用
できるであろうマイクロプログラムスペースがこ
れらの非同期式事実に対する応答のハンドリング
専用とされる。

非同期式事象は「割込」と名付けられる技法を
通して統制することもでき、その場合には事象が
要求信号を発生する。要求信号の受信時にマイク
ロコンピユータシステムは、それが現在実行して
いるプログラムを中止して事象サービスルーチン
を実行し、その後その中止されたプログラムの実
行を再び行なうことができる。この方法は回路の
付加的費用をかけて、特に高性能動作システムに
好ましい。マイクロコンピユータがすべてのステ
ータス信号を登録しなければならないことによつ
て重荷を負わされることはない。むしろサービス
ルーチンは要求されたときだけ実行される。この
ようにして、応答時間が早いので一層有効であ
る。そして今日の高性能なデータ処理システムに
よつて求められるのはこの低い応答時間である。

しかし、今日得られるバイポーラマイクロコン
ピユータシステムで割込技法を使うことには、ま
た多少の問題と不利益が存在する。現在、付加的
な回路が必要であり、またシーケンサは割込要求
回路自身をサービスする時間を持つようにプログ
ラムされなければならない。さらに割込技法は現
在実行しているプログラムを中止する前に、割込
要求信号が受信されたときに実行されていたイン
ストラクシヨンが完遂されるのを許容するように
通常行なわれる。その結果すべてのレジスタとプ
ログラムカウンタの新しい内容、および或る他の
量が貯蔵され、それから制御が適当な割込事象サ
ービスルーチンへ移送される。

しかしながら、かなりの非同期式事象は現在実
行されているマイクロインストラクシヨンの完遂
が取消せないエラーを引起こすという性質を持つ
ている。たとえば、現在のマイクロインストラク
シヨンが単一サイクルでワードの境界を横切つて
メモリへワードの書込を要求している場合であ
る。そのようなエラーを避けるために、現在のマ
イクロプログラム・シーケンス・コントローラは
トラツプと名付けられるものを履行する、実質的
な量の外部論理回路を特別に装備されなければな
らない。そのような回路には、チツプ数の増加、
チツプコスト、ピンの相互接続、スペースの必要
性、およびチツプ間の信号伝播遅延が伴なう。

発明の要約本発明は現在実行しているインストラクシヨン
の流れの割込とトラツプのどちらをも許すチツプ
上の回路を有するマイクロプログラム・シーケン
ス・コントローラに向けられている。どのような
所与の適用においても、非同期式事象をハンドリ
ングする特別な方法は外部の信号の特別なセツト
をコントローラのターミナルピンへ与えることに
よつて使用者に簡単に選ばれる。全体的なコント
ローラの構造はそれが単一の集積回路として作成
できるように構成される。

本発明によれば、マイクロプログラムメモリに
記憶されているマイクロインストラクシヨンの実
行シーケンスを制御するように意図されたアドレ
スシーケンサとして使用されるマイクロプログラ
ムコントローラは非同期式事象ハンドリング要求
（以下「トラツプ」という）に応答して、コント
ローラが現在実行しているマイクロインストラク
シヨンの実行を打切つて所定のサブルーチンへブ
ランチするのを自動的に許す回路が設けられる。
そのコントローラはシーケンシヤルなセツトのマ
イクロインストラクシヨンをアクセスするために
マイクロプログラムメモリへ与えられるシーケン
シヤルなアドレスを発生する回路、発生されたア
ドレスを保持するプログラムアドレスレジスタ、
ランダムアクセスメモリ（RAM）、ラストイン、
フアーストアウトスタツクおよび割込／トラツプ
ハンドリング論理回路を含んでいる。

非同期式事象ハンドリング要求が受信される
と、割込／トラツプハンドリング論理は要求をサ
ービスするためにどのモードが採用されるべきか
を決定する。すなわち、その要求は現在実行して
いるマイクロインストラクシヨンの実行の次に現
在のインストラクシヨンの流れに割込をかけるこ
とによつて、または現在実行しているマイクロイ
ンストラクシヨンの流れをトラツプするとともに
現在実行しているマイクロインストラクシヨンを
打切ることによつてサービスされる。論理回路は
コントローラに現在残存している情報を記憶す
る。それによつて、その情報は現在実行している
流れの適当な点に戻る。すなわち、割込されたマ
イクロインストラクシヨンの次に続くマイクロイ
ンストラクシヨン、またはトラツプされたとき実
行していたマイクロインストラクシヨンのいずれ
かに非同期式事象をサービスするサブルーチンが
完遂した後で戻る。

本発明の割込／トラツプハンドリング論理は割
込／トラツプのどんな収容レベルをも統制でき
る。本発明の特徴と利益の十分な理解のために添
付図面に関係してなされる後に続く詳細な説明を
参照されたい。

好ましい実施例の説明Ａ一般今日多くのデイジタルデバイスはマイクロプロ
グラミングを利用している。そのようなデバイス
では、デバイスコントロールの大部分がゲートや
フリツプフロツプの大きなアレイよりもむしろ、
リード・オンリ・メモリ（ROM）を利用して遂
行される。この方法はしばしばデイジタルデバイ
スにおけるパツケージ数を減少させるとともに、
ランダムロジツクの使用では存在しない高配列の
構造を提供する。さらに、マイクロプログラミン
グはデバイスのインストラクシヨン変更を非常に
簡単にセツトしてデバイスの生産後の技術コスト
を実質的に引下げる。

第１図はプログラマブル・デイジタルデバイス
で使用される典型的なマイクロプロセツサシステ
ムの構成を示しており、２つの異なるセクシヨ
ン、すなわち左側のインストラクシヨン取得およ
び処理のセクシヨンＡと右側のデータ取得および
処理取扱いのセクシヨンＢとに分けることができ
る。セクシヨンＡは、その心臓部として、一般に
参照番号１０で表わされる、本発明のマイクロプ
ログラム・シーケンス・コントローラを有してい
る。データ取得および取扱いセクシヨンＢは一般
に１２として表示されるデータ処理回路を有して
おり、そのデータ処理回路はワーキングレジスタ
１４、演算論理装置（ALU）１６およびステー
タスレジスタ１８を含んでいる。データ処理回路
は、プログラムカウンタ２２によつてアドレスさ
れメモリアドレスレジスタ２４を通してアクセス
されるメモリ２０から獲得したデータを一般に２
１として表わされるデータ取得回路によつて指定
された機械命令によつて要求されるどんな動作で
もそれを実行することによつて処理する。各機械
命令はマイクロプログラム・シーケンス・コント
ローラ１０により選択されたマイクロインストラ
クシヨンのシーケンスによつてマイクロプロセツ
サ上で履行される。

議論の目的のために第１図に示される或るブロ
ツクは指定のラインによつてはつきりと相互接続
されて示されているが、図示されたブロツク間の
データ伝送が双方向データバス２６に沿つて行な
われるということは理解されるべきである。同様
にアドレスはアドレスバス２８によつて図示のブ
ロツク間を伝送される。

マイクロプログラム・シーケンス・コントロー
ラ１０は最終的にマイクロプログラムメモリ３０
から発生するマイクロインストラクシヨンのシー
ケンスを決定するアドレスを発生する。マイクロ
プログラム・シーケンス・コントローラ１０によ
つて発生されたアドレスはコントローラ１０のデ
ータOUTターミナルからＹアドレスバス３２に
よつてマイクロプログラムメモリ３０のアドレス
回路（図示せず）へ伝送される。そのようなマイ
クロインストラクシヨンアドレスの供給を受け
て、マイクロプログラムメモリ３０はマイクロイ
ンストラクシヨンバス３４に通常３２もしくはそ
れ以上のビツトオーダのワード長からなるマイク
ロインストラクシヨンを発生する。

マイクロインストラクシヨンバス３４はパイプ
ラインレジスタ３６のデータ入力にマイクロイン
ストラクシヨンを伝送する。そのパイプラインレ
ジスタはマイクロインストラクシヨンを受信し一
時的に保持する。マイクロインストラクシヨンが
パイプラインレジスタ３６に入つている間、その
レジスタの出力ラインは種々のシステム素子へい
く。そのマイクロインストラクシヨンの一部は実
行されるべき次のマイクロコンピユータのアドレ
スを決定するためにシーケンス・コントローラへ
戻される。次のアドレスはマイクロプログラム・
シーケンス・コントローラ１０によつて計算さ
れ、Ｙアドレスバス３２を通してマイクロプログ
ラムメモリ３０へ伝送される。そして次のマイク
ロインストラクシヨンがパイプラインレジスタ３
６の入力へ着席する。

マイクロプログラム・シーケンス・コントロー
ラ１０へ戻るマイクロインストラクシヨンのそれ
らの部分はコントローラ・インストラクシヨンバ
ス３８によつて伝送される６ビツトのコントロー
ラ・インストラクシヨンワードと、コントロー
ラ・データバス４０によつてシーケンス・コント
ローラ１０のデータバス入力へ伝送されるマルチ
ビツトのデータワードとを含んでいる。

マイクロインストラクシヨンの他の部分はプロ
セツサ・インストラクシヨンバス４２に沿つてデ
ータ処理回路１２へ伝達されるコントロール信号
である。メモリ２０からワーキングレジスタ１４
へ移送されて演算論理装置で処理され、その結果
がメモリ２０へ移送されるデータをこれらの信号
は生じさせる。データ処理の間、プロセツサは或
るビツトをステータスレジスタ１８へセツトす
る。プロセツサデバイスはこの情報をマイクロプ
ログラム・シーケンス・コントローラ１０へ伝送
することができる。たとえば、ステータスレジス
タ１８の信号はデータ処理回路の条件テスト
（CT）出力へもたらされ得る。データ処理回路は
CT出力へ複数の条件テスト信号をマルチプレク
スできる回路を含む。ここで記述する機能を与え
るデータ処理回路の詳細な説明はジヨンミツク
とジムブリツクによる「ビツトスライス・マイ
クロプロセツサの設計」、Mc Graw−Hill，1980
ISBN ０−07−041781−４に記載されている。

データ処理回路１２のCT出力に現われるテス
ト信号はステータス信号ライン４４を通してマイ
クロプログラム・コントローラ１０のテスト入力
へ供給され、そこで選択入力S0−S3の制御のも
とで、それらはマイクロプログラムメモリ３０に
与えられるアドレスを条件的に修正するために使
用される。

マイクロインストラクシヨン・ブランチアドレ
スは５つのソースのいずれか１つから得ることが
できる：第１はマイクロプログラム・シーケン
ス・コントローラのデータイン入力へ通じるコン
トローラ・データバス４０からのものである。な
お、マイクロプログラム・シーケンス・コントロ
ーラでは、それがマイクロプログラム・アドレス
に使用される。マイクロインストラクシヨン・ア
ドレスの第２の可能なソースはマイクロインスト
ラクシヨン・レジスタ５１を通してマイクロプロ
グラム・シーケンス・コントローラ１０のAUX
−データイン入力へ接続されるマツピング・リー
ド・オンリ・メモリ（ROM）からである。これ
らのアドレスはデータイン入力上のアドレスに対
し二者択一的なものとして或るマイクロインスト
ラクシヨンによつて利用される。マツピング
ROMは典型的に始動マイクロルーチン・ブラン
チアドレスを含んでおり、それ自身インストラク
シヨンレジスタ５２の出力によつてアドレスされ
る。インストラクシヨンレジスタ５２にはプログ
ラムカウンタ２２の指令のもとにメモリ２０から
機械命令が与えられる。機械命令は（マイクロプ
ログラムメモリ３０に記憶されている）いくつか
のマイクロインストラクシヨンをシーケンスに遂
行することによつて実行される。

マイクロプログラム・シーケンス・コントロー
ラ１０へのいわゆる４ビツトマルチウエイ入力
M0，M1，M2およびM3が第３のマイクロインス
トラクシヨン・ブランスチアドレス・ソースであ
り、それによつて或るマイクロインストラクシヨ
ンはデータイン入力の２つの最下位ビツト値に依
存してそのデータイン入力の最下位４ビツトの代
わりにM0，M1，M2またはM3に現われる４ビツ
トパターンの１つを置換えるのを許容する。

第４および第５のマイクロインストラクシヨ
ン・ブランチアドレス・ソースはコントローラ１
０の内部レジスタからのものである；たとえばス
タツクレジスタのトツプからの戻りアドレスもし
くはループアドレスまたはマイクロプログラム・
カウンタレジスタからの次のシーケンスアドレス
である。

マイクロプログラム・シーケンス・コントロー
ラ１０は内部マルチプレクサを有している。その
マルチプレクサはマイクロインストラクシヨンの
指令に基づいて５つのブランチアドレス・ソース
の特定の１つを選択するのをコントロールする。

マイクロプログラム・シーケンス・コントロー
ラの典型的な適用では、非同期式事象ハンドリン
グ要求をサービスする回路５４が含まれる。たと
えば第１図に示されるように割込／トラツプコン
トローラ５０と割込／トラツプベクトルPROM
（IVP）５８である。割込／トラツプコントロー
ラ５６はその入力（₁，₂，…ｎ）において
ある種のサービス（すなわち、データ移送、読出
切換等）を要求する周辺装置から対応する信号ラ
イン６０を通して割込もしくはトラツプ信号を受
取る。割込もしくはトラツプ信号がその₁−
ｎ入力の１つで受信されると、割込／トラツプコ
ントローラ５６は、その割込／トラツプ
（INT／TRAP）出力から割込もしくはトラツプ
要求信号を発生する。その信号は信号ライン６１
を通してマイクロプログラムコントローラ１０の
１組の割込／トラツプ（INTR／TRP）入力へ
伝送される。わかるように、マイクロプログラム
コントローラ１０により、そのINTR／TRP入
力に受信された信号によつてそのコントローラは
コントローラ１０の種々のレジスタに現在含まれ
ている情報を記憶するように記憶ルーチンを始動
させる。これは適当な場所で現在のマイクロイン
ストラクシヨン・シーケンスに戻るのを可能にす
るためである。

受諾した非同期事象ハンドリング要求を受信し
てから、コントローラ１０は出力に承認割
込／トラツプ信号を発生する。その信号はライン
６２を通してIVP５８と割込／トラツプコントロ
ーラ５６へ送られる。その割込／トラツプコント
ローラはサービスを要求する特定の装置を識別す
るマルチビツトワードを作り出す。その作り出さ
れたワードは信号ライン６４によつてIVP５８へ
伝送される。IVP５８の各記憶場所は個々の要求
をサービスするのに必要なマイクロプログラムメ
モリ３０に含まれている各マイクロプログラム・
シーケンスのアドレスを含んでいる。したがつ
て、割込／トラツプコントローラ５６によつて発
生され信号ライン６４により伝送されるコード化
ワードはIVP５８のアドレス回路へ供給される。
今度はIVPが、必要となつた非同期式事象ハンド
リング・サブルーチンの第１マイクロインストラ
クシヨン・アドレスをベクトルアドレスバス６６
を通してマイクロプログラムメモリ３０へ伝送す
る。そのベクトルアドレスバスは３状態のバツフ
アを通してＹアドレスバス３２に相互接続してい
る。

IVP５８から伝送されるベクトルアドレスがマ
イクロプログラムメモリ３０へ供給されると、非
同期式事象要求サービスを扱うのに必要なサブル
ーチンのためのマイクロインストラクシヨンがパ
イプラインレジスタ３６へロードされる。すべて
のマイクロインストラクシヨンの場合と同様に、
パイプラインレジスタ３６に含まれているマイク
ロインストラクシヨン部分はマイクロプログラ
ム・シーケンス・コントローラ１０に非同期式事
象サブルーチンのマイクロインストラクシヨン・
シーケンスを制御させるためにコントローラ・イ
ンストラクシヨンバス３８を通してマイクロプロ
グラム・シーケンス・コントローラ１０へ戻され
る。さらに、これらのマイクロインストラクシヨ
ン部分はバス３８を通して割込／トラツプコント
ローラ５６へ送られる。そこではマイクロインス
トラクシヨン部分を内部制御信号を発生させるた
めに使用する。非同期式事象がサービスされてい
るとき、最後のマイクロインストラクシヨンによ
つてマイクロプログラム・シーケンス・コントロ
ーラはそれがジヤンプしたアドレス発生のプログ
ラムシーケンスに戻る。

マイクロプログラム・シーケンス・コントロー
ラ１０のINTR／TRP入力ターミナルへ供給さ
れる、割込駆動（INTEN）信号、トラツプ要求
信号（INTR）、強制継続（FC）信号、およびア
ドレス増分器への補数キヤリーイン（−）
信号のごとき或る外部信号の状態に依存して、前
記戻りは、割込の場合には非同期式事象要求が受
信されたとき遂行されていたマイクロインストラ
クシヨンの次に続くマイクロインストラクシヨン
に対してであり、またトラツプの場合には非同期
式事象要求が受信されたとき挫折した同じマイク
ロインストラクシヨンの再遂行のためである。

機械命令と呼ばれるものがインストラクシヨン
レジスタ５２へロードされる。インストラクシヨ
ンレジスタ５２の内容はマツピングROM５０へ
供給され、そのROMは（インストラクシヨンレ
ジスタ５２により保持された命令によつて特定さ
れる）要求された機能を実行するために遂行され
なければならないマイクロプログラムメモリ３０
の第１のマイクロインストラクシヨンのアドレス
を発生する。このアドレスへのブランチがマイク
ロプログラム・シーケンス・コントローラ１０を
通して起こる。機械命令は遂行されるべきいくつ
かのマイクロインストラクシヨンを要求する。た
とえばメモリ２０からのデータの取出、ALU１
６内での演算または論理動作の実行、オーバーフ
ローもしくは他のステータスの表示テスト、およ
びそれに従つてステータスレジスタ１８のセツト
などである。機械命令によつて要求されるマイク
ロインストラクシヨンの完了に従つて、コントロ
ーラ１０は通常インストラクシヨン取出サイクル
を始動する。しかしながら、この点で、マイクロ
コードの他の部分にブランチがあるかもしれな
い。たとえば、マイクロプロセツサはIVP５８か
ら割込サービスルーチンアドレスを得るために割
込コントローラ入力６０の１つに割込を受信する
かもしれない。

第１図のマイクロプロセツサの同期動作を行な
うためにシステムクロツク６８が設けられる。こ
のシステムクロツクは第１図のマイクロプロセツ
サの各素子にクロツクライン７０により伝送され
るクロツクパルスを発生する。

マイクロプログラム・シーケンス・コントロー
ラ１０は内部と外部状態の故障が検出できるよう
に他のシーケンスコントローラとマスタ／スレイ
ブ構成で動作できる。２つのコントローラは並列
に動作し、１つのシーケンサはマスタとして指定
され通常上述したように動作する。第２のコント
ローラはスレイブ入力にハイ信号を与えるととも
にエラー出力以外のすべての出力をマスタコント
ローラの対応出力に接続することによつてスレイ
ブモードに設定される。マスタコントローラのエ
ラー出力のハイ信号は誤動作しているドライバも
しくはバスのごとき外部デバイスの競合を示す。
スレイブコントローラのエラー出力のハイ信号は
いずれかのコントローラでのエラーを示す。

Ｂ割込／トラツプハンドリング・マイクロプロ
グラム・コントローラ本発明の割込／トラツプハンドリング回路は第
２図に示される特殊な内部構成を持つたマイクロ
プログラム・シーケンス・コントローラ１０に関
して説明されるが、その内部構造、内部素子のタ
イプ、それによつて処理されるビツトの数などは
本発明の種々の利益を与える限り必要に応じて変
えてもよい。

第２図に示されているコントローラ１０は下で
述べる点を除きすべての点で関連の継続中の米国
出願第608，319号の第２図に示されるコントロー
ラと同一である。その関連の出願はオレ・モーラ
とサンジエイ・イヤのために1984年５月８日に出
願され本出願の譲受人に譲渡されており、そして
ここに本件出願のリフアレンスとして盛込まれて
いる「割込可能に構成されたマイクロプログラム
16ビツトアドレス・シーケンス・コントローラ」
と題する出願である。本発明のコントローラの割
込／トラツプハンドリングの点について述べる限
りのものを除き、本発明のコントローラの詳細な
説明は前記関連する係属中の出願に掲載されてい
る。本件コントローラによつて支持されるマイク
ロインストラクシヨンセツトはすべての関係する
点において前記係属中の関連出願に述べられてい
るインストラクシヨンセツトと同一である。

本出願の第２Ａ図はすべての点で係属中の関連
出願の第２Ａ図と同一であり、その関連出願の中
の詳細な説明はすべての点で本出願の第２Ａ図に
あてはまる。異なる点は、コントローラ１０への
強制継続（FC）入力と割込駆動（INTEN）入力
と割込要求（INTR）入力および第２Ａ図では割
込／トラツプ論理回路１７６と改名されている割
込論理回路１７６へ接続された割込承認
（）出力とを含む本出願の第１図に一括し
てINTR／TRPとして表わされた入力ターミナ
ルセツトの用意、マイクロプログラムカウンタ
（MPC）レジスタ１５４と増分器１５８の相対的
な位置、および割込／トラツプ論理回路１７６か
らの信号をコントロール１００の割込禁止
（DIS）入力と増分器１５８の保持Ｚ（ホールド
Ｚ）入力へ伝送する信号ラインの存在、そしてコ
ントローラ１０の補数キヤリーイン（−）
入力ターミナルからの信号を増分器１５８へ伝送
する信号ラインの存在である。−ターミナ
ルは第１図のINTR／TRPと表示されている入
力ターミナルセツトの一部である（本出願の第２
Ｂ図と係属中の関連出願の第２Ｂ図はすべての点
で同一であり、その関連出願の記載はすべての点
で本出願の第２Ｂ図にあてはまる）。

もし、コントローラが割込を受信するように駆
動されているか、またはトラツプを受信するよう
に適合されており、かつリセツトされていないま
たは保持されている、すなわちハイがコントロー
ラ１０の割込駆動（INTEN）と割込要求
（INTR）ターミナルに供給され、ローがリセツ
トおよびホールドターミナルへ供給されているな
らば、本発明のマイクロプログラム・シーケン
ス・コントローラ１０は非同期式の事象を扱うこ
とができる。もしハイが強制継続（FC）ターミ
ナルと、増分器への補数キヤリーイン（−）
ターミナルとに与えられるならばトラツプが受信
できる。

本出願第２Ａ図に関して、割込／トラツプ論理
回路１７６はコントローラ１０の割込要求
（INTR）ターミナルで受信された信号を入力I₁
で受取る。割込／トラツプ論理回路１７６ALU
は１組の入力I₂，I₃，I₄，I₅およびI₆へ上記コント
ローラ１０の他の５つの入力ターミナルで受信さ
れた信号を伝送する。それらの信号は入力I₂へ通
じる割込駆動（INTEN）入力ターミナルの信
号、入力I₃へ通じるリセツト（RESET）入力タ
ーミナルの信号、入力I₄へ通じるHOLD入力ター
ミナルの信号、入力I₅に通じるスレイブ
（SLAVE）入力ターミナルの信号および入力I₆に
通じる強制継続（FC）ターミナルの信号である。
コントローラ１０の割込承認（）出力ター
ミナルは割込／トラツプ論理回路１７６の出力
（Ｏ）に接続されている。

コントローラ１０のFCもしくはHOLDターミ
ナルでハイの発生を表わす信号もまた、組合わせ
論理回路（コントロール）１００の割込禁止
（DIS）入力へ伝送される。その信号は第３図に
関連して後で述べるように、もしハイであればコ
ントロール１００がコントロール１００のINST
入力I_0-5で受信されるインストラクシヨンワード
を拒絶する信号を発生するように仕向ける。

割込禁止（DIS）入力へ伝送される信号に加え
てコントロール１００は割込／トラツプ論理回路
１７６から強制継続または保持（FCH−Ｚ）入
力と割込処理（INT−Ｚ）入力へ伝送される信
号を受信する。コントロール１００はまたコント
ローラ１０のFCターミナルの信号も受信する。
これらの信号の完全な説明は後で第３Ａ図、第３
Ｂ図および第３Ｃ図の説明に関連して行なう。

コントローラ１０のRESET，SLAVE，
HOLDおよびターミナルの信号の機能と意
味は係属中の関連出願に記載されている。

マイクロプログラム・シーケンス・コントロー
ラ１０についての前記係属中の関連出願における
記載と違つて、本発明のマイクロプログラムカウ
ンタ（MPC）は現在実行されているマイクロイ
ンストラクシヨンのアドレスを含んでおり、また
増分器１５８は現在実行されているマイクロイン
ストラクシヨンプラス１のアドレスを含んでい
て、もしブランチが行なわれなければ実行される
次のマイクロインストラクシヨンを指定するよう
に使用される。MPCレジスタ１５４は信号ライ
ン１７４を通して割込マルチプレクサ（INT
MUX）１７２の出力のアドレスを受信する。
MPCレジスタ１５４は各クロツクサイクルでク
ロツクパルスCLKも受信する。結果の内容は信
号ライン１５６に沿つてMPCレジスタ１５４か
ら増分器１５８へ伝送される。その増分器は信号
ライン１５２を通してADDR MUX １１６と
STACK MUX１３２へ現在のアドレスプラス１
を与える。増分器１５８はまたコントローラ１０
の補数キヤリーイン（−）ターミナルへ供
給される信号も受信する。もし、増分器へのキヤ
リーイン−がハイであれば、増分器１５８
は禁止され、信号ライン１５６のMPCレジスタ
１５４から与えられるアドレスは不変のまま信号
ライン１５２へ導かれ、もし−がローであ
れば増分器１５８はMPCレジスタから受信され
たアドレスにそれが信号ライン１５２にもたらさ
れる前に１を付加える。

再び本出願の第２Ａ図を参照して、ADDR
MUX１１６の出力を編成する16個の信号ライン
１６２は１組（16個の）３状態出力ドライバ１６
４に連絡されている。そのドライバ１６４はマイ
クロプログラム・シーケンス・コントローラ１０
によつて決定された16ビツトのブランチアドレス
を３状態の双方向Ｙバス１６６へもたらす。その
双方向Ｙバスはデータ信号を受信し、導き、コン
トローラ１０のデータOUTターミナルへ送るた
めに設けられたものである。３状態出力ドライバ
１６４は信号ライン１６８に受信されるハイによ
つて駆動される。信号ライン１６８はマイクロプ
ログラム・シーケンス・コントローラ１０の
SLAVE入力、HOLD入力ターミナルで受信され
る信号、および割込論理回路１７６によつて発生
される信号（INT）により制御されるNORゲー
ト１７０の出力である。これらの３つの信号がロ
ーのとき、NORゲート１７０はライン１６８を
ハイにセツトする。そして３状態ドライバ１６４
の出力は使用可能となる。それでライン１６２の
アドレス信号はＹバス１６６に供給され、コント
ローラ１０のデータOUTターミナルへ与えられ
る。

３状態の出力ドライバ１６４に通じるライン１
６８上の信号がローのとき、その３状態出力ドラ
イバの出力はハイインピーダンス状態になり、後
で説明するように次のマイクロインストラクシヨ
ンを選択するために次のアドレス信号がIVP５８
（第１図）によつてＹアドレスバス３２（第１図）
に供給される。

アドレス信号ライン１６２は割込マルチプレク
サ（INT MUX）１７２へも結合されている。
その割込マルチプレクサはＹバス１６６に現われ
るブランチアドレスをMPCレジスタ１５４とコ
ンパレータ１２９へ信号ライン１７４を通して伝
送する。さらに、データOUTターミナルは、後
で述べるように割込アドレスを受信し、それをＹ
バス１６６に沿つて割込マルチプレクサ（INT
MUX）１７２へ伝送する。割込またはトラツプ
要求がマイクロプログラム・シーケンス・コント
ローラ１０によつて受信されたとき、割込まれた
またはトラツプされたマイクロプログラムの戻り
アドレスを一時的に保持するために割込戻りアド
レスレジスタ（INT RET ADDR REG）１７
５が使用される。

Ｃ割込ハンドリング係属中の関連出願が割込のハンドリングについ
て述べているごとく、すべての点で本出願の第２
Ａ図に示されているマイクロプログラム・シーケ
ンス・コントローラ１０の構造と動作はその関連
出願の第２Ａ図に示されているマイクロプログラ
ム・シーケンス・コントローラ１０の構造と動作
に本質的に同一である。簡単に繰返して言うと、
シーケンスコントローラ１０へ供給される割込ま
たはトラツプ要求がなく、それがスレイブモード
で動作しておらずかつ保持されていないとき、ブ
ランチアドレスがADDR MUX出力ライン１６
２からデータOUTターミナルへＹバス１６６お
よび３状態出力ドライバ１６４を通して伝送され
る。さらに、これらの条件のもとで割込／トラツ
プ論理回路１７６が受信入力をコード化しライン
１７８によつてINT MUX１７２へ伝送される
割込信号（INT）を発生する。その結果、INT
MUX１７２のブランチアドレス入力がライン１
７４に沿つてMPCレジスタ１５４とコンパレー
タ１２９へ渡される。

割込がマイクロプログラム・シーケンス・コン
トローラ１０によつて処理されるようになつてい
るとき、現在のマイクロインストラクシヨンは実
行を完遂するのを安全に許される。しかしなが
ら、次のコントローラのクロツクサイクルの開始
でINTENがハイ、RESETとHOLDがローとな
り割込／トラツプ論理回路１７６によつて割込
（INT）信号がローからハイへ変化する。そし
て、このハイ信号はライン１７８を通してINT
MUX１７２へ伝送される。このINT MUX１７
２はADDR MUX１１６からＹバス１６６と信
号ライン１７４を通してMPCレジスタ１５４と
コンパレータ１２９へ通じるアドレス伝送路を不
能になす。さらに、Ｙバス３状態出力ドライバ１
６４がNORゲート１７０によつて不能にされる。
このときNORゲート１７０は割込／トラツプ論
理回路１７６によつて発生されたハイのINT信
号に応答してライン１６８に沿つてドライバ１６
４へロー信号を送る。３状態出力ドライバ１６４
の出力をデータOUTターミナルへ伝送すること
に加えて、Ｙバス１６６はINT MUX１７２へ
も接続されている。このINT MUXは先に述べ
たように、信号ライン１７４を通してMPCレジ
スタ１５４へ、そしてそこから信号ライン１５６
を通して増分器１５８へ接続された出力を有して
いる。なお、増分器１５８はIVP５８によつて供
給されたアドレスを増分するものである。

したがつて、ライン１７８上のハイINT信号
の存在によつてINT MUX１７２はコントロー
ラ１０のデータOUTターミナルからの双方向Ｙ
バス１６６の信号を受信した入力、すなわち割込
アドレスを選択する。この割込アドレスはそれか
らINT MUX１７２の出力信号ライン１７４を
通してMPCレジスタ１５４とコンパレータ１２
９へ伝送される。ADDR MUX１１６からのア
ドレスはそれを割込復帰アドレスレジスタ１７５
へ記憶することによつて貯蔵され、そして次のク
ロツクサイクルの間にLIFOスタツク１３０へ押
し進められる。割込ルーチンによつて或るレジス
タの内容はLIFOスタツク１３０へ記憶される。
それは後で検索できる。記憶された情報はマイク
ロプログラム・シーケンス・コントローラ１０が
割込要求を受けたときのマイクロインストラクシ
ヨン・シーケンスへのアドレス連係戻りを与え
る。この戻りアドレスがLIFOスタツク１３０に
貯蔵されるので、収容された割込は本発明の教示
に従つて構成されるマイクロプログラム・シーケ
ンス・コントローラ１０によつて取扱うことがで
きる。

割込されたシーケンスへの連係戻りを確立する
のに必要なすべての情報がブランチの起こつた割
込サブルーチンのブランチングおよび実行ととも
に続くのを保証するためにすべての情報は１クロ
ツク期間に記憶される。したがつて、或る情報は
INT RET ADDR REG１７５に一時的に記憶
され、その後スタツクMUX１３２へ伝送され
る。INT RET ADD REG１７５はCP入力ター
ミナルに与えられそこから伝送されたクロツク
（CLK）をそのクロツク（CL）入力で受取る。
情報は各クロツク（インストラクシヨン）サイク
ルごとに割込戻りアドレスレジスタ１７５に記憶
されるが、その記憶された情報は割込信号が受信
されたときのみ使用される。

Ｄトラツプハンドリングトラツプされる事象の発生時にトラツプを検出
するようにプログラム・シーケンス・コントロー
ラが駆動された場合、現在のマイクロプログラ
ム・インストラクシヨンは現在のコントローラの
クロツクサイクルの終わりまでに打切られて、ト
ラツプルーチンの実行の後に再実行されなければ
ならない。トラツプルーチンは入込み矯正手段を
講じるように設計される。コントローラ１０が、
トラツプされるべき事象の発生を示すこれらの入
力を受信すると、すなわちINTEN，INTR，FC
および−がハイになるや否や、割込／トラ
ツプ論理回路１７６はすぐに割込（INT）信号
をローからハイへ変化させる。そして、このハイ
信号はライン１７８を通してINT MUX１７２
へ伝送される。このINT MUX１７２は割込の
場合と同じようにADDR MUX１１６からＹバ
ス１６６と信号ライン１７４を通してMPCレジ
スタ１５４とコンパレータ１２９へ至るアドレス
伝送路を不能になす。さらにＹバス３状態出力ド
ライバ１６４はNORゲート１７０によつて不能
にされる。このとき、NORゲートは割込／トラ
ツプ論理回路によつて発生されたハイのINT信
号に応答してドライバ１６４にライン１６８に沿
つてロー信号を送る。

したがつてライン１７８のハイINT信号の存
在によつてINT MUX１７２はコントローラ１
０のデータOUTターミナルから双方向Ｙバス１
６６の信号を受信した入力、すなわちトラツプル
ーチンのアドレスを選択する。このトラツプアド
レスはそれからINT MUX１７２の出力信号ラ
イン１７４を通してMPCレジスタ１５４（およ
びコンパレータ１２９）へ伝送される。

コントローラ１０内の増分器１５８とMPCレ
ジスタ１５４の相対的な位置によつて、上述のご
とくトラツプアドレスがMPCレジスタ１５４に
記憶されるときに、トラツプ戻りアドレス、すな
わち打切られたマイクロインストラクシヨンのア
ドレスである、増幅器１５８の出力に現われるア
ドレスが得られ、このアドレスは信号ライン１５
２を通してADDR MUX１１６へ伝送され、そ
れをINT RET ADDR REG１７５に記憶する
ことによつて貯蔵され（そして次のクロツクサイ
クル中に）LIFOスタツク３０へ押し進められる。

増分器１５８で受信された−信号がハイ
であるので、信号ライン１５６を通して増分器に
よつて受信されるトラツプアドレスは不変のまま
信号ライン１５２を通してADDR MUX１１６
へ伝送される。マイクロプログラム・シーケン
ス・コントローラ１０へのFC信号入力がハイで
あることに基づき、割込／トラツプ論理回路１７
６によつてハイ信号が発生されコントロール１０
０のDIS入力へ伝送される。それによつてコント
ロール１００はADDR MUX１１６のCOND入
力に伝送される信号を発生する。その信号によつ
てADDR MUX１１６はトラツプ戻りアドレス
をその出力ライン１６２へ導く。それゆえ、現在
実行されているマイクロインストラクシヨンのア
ドレスはトラツプルーチンの最初のマイクロイン
ストラクシヨンのアドレスに取替えられる。現在
実行されているマイクロインストラクシヨンはハ
イのFC信号によつて実行が完遂しておらず、マ
イクロプログラム・シーケンサ１０内のレジスタ
の内容は最新のものでなかつたので、トラツプル
ーチンからの戻りによりインストラクシヨンはさ
らに行動することなしに再実行できる。それゆ
え、マイクロプログラム・シーケンス・コントロ
ーラ１０によるトラツプのハンドリングは割込の
場合に上述したように、この点を越えて進行でき
る。

Ｅ割込／トラツプ検出回路マイクロプログラム・シーケンス・コントロー
ラ１０によつてその割込要求（INTR）ターミナ
ルおよび割込駆動（INTEN）ターミナルはそれ
ぞれ、そのI₁，I₂入力で割込／トラツプ論理回路
１７６へ導かれる。これらの信号は第３Ａ図に示
される割込／トラツプ検出回路２００によつてラ
ツチされる。示されているように、１対のフリツ
プフロツプ２０２，２０４が、それらのクロツク
（Ｃ）入力でCLK信号を受信する。フリツプフロ
ツプ２０２はそのデータ（Ｄ）入力にNORゲー
ト２０６で発生された割込信号（INT）を受信
する。そのNORゲート２０６はインバータ２０
８と２１０を介してINTR，INTENターミナル
から伝送された信号と、コントローラのHOLD
およびRESETターミナルから伝送された信号
を、それぞれゲート２０６の補数入力で受信す
る。したがつて、フリツプフロツプ２０２の真数
（Ｑ）出力は、もしマイクロプログラム・シーケ
ンス・コントローラ１０が保持またはリセツトさ
れていなければ、先行するクロツクサイクルから
INTRターミナルの信号とINTENターミナルの
信号との論理的ANDである。このＱ出力信号
（INT−Ｚ）はANDゲート２１６の補数入力で
受信される。

同様にして、フリツプフロツプ２０４のデータ
（Ｄ）入力はコントローラ１０のHOLDターミナ
ルからの信号を導く信号ライン上の信号を受信す
る。フリツプフロツプ２０４の第１の真数（Ｑ）
出力の信号は出力結合ORゲート２１８の入力で
受信される。フリツプフロツプ２０４の第２の真
数（Ｑ）出力の信号は割込／トラツプ検出回路２
００のHOLD−Ｚ信号出力を形成する。ゲート
２１８はまたその第２入力でコントローラ１０の
強制継続（FC）ターミナルから伝送された信号
を受信する。HOLDターミナルの信号はフリツ
プフロツプ２０４でラツチされるので出力結合
ORゲート２１８の出力、強制継続保持（FCH−
Ｚ）はマイクロプログラム・シーケンス・コント
ローラ１００が保持されていない場合、どんなク
ロツクサイクルの期間でもFCターミナルの現在
状態に従う。したがつて、出力信号FCH−Ｚは
コントロール１００の不能（DIS）入力へ与えら
れ、コントロール１００は現在与えられているマ
イクロインストラクシヨンのビツトI_0-5を無視
し、かつコントロール１００によつて発生される
すべての出力信号を不作動とし、ただデータIN，
TOS，AUXデータINソースからそれぞれライン
１１０，１４０または１５０によつてCMUX１
１８の入力を無効にするCMUXCTLが発生され
るようになすとともに、ADDR MUX１１６を
してライン１５２によつて増分器１５８から
ADDR MUX１１６の出力にもたらされかつ信
号ライン１６２を介してINT RET ADDR
REG１７５へ伝送されるべき入力を選択させる
COND信号を発生するようになす。

NORゲート２０６の出力に発生される信号
INTは信号ライン１７８を通してNORゲート１
７０の入力へ伝送され、そのNORゲート１７０
は１組16個の３状態出力ドライバ１６４に高イン
ピーダンス状態を実現するようにさせる信号をラ
イン１６８に発生する。これはＹバス１６６を
ADDR MUX出力ライン１６２から切離す。
INT信号はまたINT MUX１７２へも伝送され、
そこではその信号によつてIVP５８によりＹバス
１６６にもたらされた割込／トラツプアドレスが
信号ライン１７４を通してMPCレジスタ１５４
へ伝送される。

割込／トラツプ検出回路２００はNORゲート
２２２を含んでおり、このNORゲートは入力に
それぞれインバータ２２４と２１２を通してコン
トローラ１０のSLAVEおよびHOLDターミナル
の信号を受信する。NORゲート２２２の出力は
３状態バツフア２２６のインバーテイング駆動入
力に接続される。NORゲート２０６の出力であ
るINT信号はIVP５８（第１図）を（そのOE入
力を介して）駆動する信号となるように反
転バツフア２２６を通過する。

したがつて、もし現在実行しているマイクロイ
ンストラクシヨンがトラツプされると、現在実行
しているマイクロインストラクシヨンのアドレス
が次のようにINT RET ADDR REG１７５に
貯蔵される：すなわちトラツプの間、増分器１５
８はコントローラの−ターミナルからのハ
イ信号を受信する。その信号は第３Ｂ図に示され
ているようにインバータ２５０を介して出力結合
ORゲート２５２の入力へ伝送される。フリツプ
フロツプ２０４によつて発生されたHOLD−Ｚ
信号がその出力結合ORゲート２５２の第２入力
へ伝送される。コントローラ１０が想定によつて
保持されていないので、HOLD−Ｚ信号はロー
であり、出力結合ORゲート２５２のどちらの入
力もローとなる。そして結果としてのロー出力が
増分回路２５４によつて受信され、それによつて
増幅器１５８は信号ライン１５６によつて受信さ
れた現在実行しているマイクロインストラクシヨ
ンのアドレスを増分しないままパスする。すなわ
ちトラツプ戻りアドレスを信号ライン１５２にパ
スする。そこでは、そのアドレスがADDR
MUX１１６によつてINT RET ADDR REG１
７５にパスされるように選択される。

同時にINT MUX１７２はトラツプルーチン
の最初のインストラクシヨンのアドレスを受信
し、それをライン１７４を通してMPCレジスタ
１５４の入力へパスする。次のクロツクサイクル
で、このアドレスは信号ライン１５６により増分
器１５８に受信される。そして、今、ローのキヤ
リーイン−信号が増分器１５８に受信され
ていないので、トラツプルーチンの最初のインス
トラクシヨンの次に続くインストラクシヨンのア
ドレスがバス１５２を通してADDR MUX１１
６へ与えられる。トラツプ戻りアドレスがINT
RET ADDR REG１７５の出力に存在するの
で、それはトラツプルーチンの最初のインストラ
クシヨンによつてLIFOスタツク１３０へ押し進
められる。したがつて、この最初のインストラク
シヨンはLIFOスタツク１３０を使用しない。ト
ラツプルーチンの最後のインストラクシヨンがこ
のトラツプアドレスをLIFOスタツク１３０から
ポツプするであろう。そして、述べたように、そ
のアドレスはスタツクへ押し進められる前に増分
されなかつたので、マイクロプログラム・シーケ
ンス・コントローラ１０はトラツプルーチンから
戻つたときにデータOUTターミナル１６６へ戻
りアドレスを発生する。したがつて、トラツプさ
れたマイクロインストラクシヨンがトラツプルー
チン実行後に再発行される。上述したようにトラ
ツプ戻りアドレスがLIFOスタツク１３０へ押し
進められるので、トラツプは収容される。

上述したように、コントローラ１０のFCター
ミナルはトラツプの間、ハイであるので、コント
ロール１００の出力は前述したCMUXCTL信号
とCOND信号以外は不作動であり、現在実行し
ているマイクロインストラクシヨンビツトI_0-5は
現在のコントローラのクロツクサイクルの期間無
視される。このようにして、INT RET ADDR
REG１７５のトラツプ戻りアドレスの記憶と
MPCレジスタ１５４のトラツプルーチンのアド
レスの記憶についてちょうど述べたアクシヨン以
外にはトラツプされたインストラクシヨンが打切
られる。

あるいは、もし現在実行しているマイクロイン
ストラクシヨンが割込まれると、すなわちコント
ローラ１０のFCターミナルがローであれば、出
力結合ORゲート２１８からのFCH−Ｚ信号出力
がコントローラの現在のクロツクサイクルの残り
の間ロであるので、現在実行しているマイクロイ
ンストラクシヨンは実行を完遂するであろう。そ
れゆえ、コントロール１００は通常のごとくすべ
ての信号を発生するのを続けるであろう。しかし
ながら、現在のクロツクサイクルの間に、NOR
ゲート２０６は割込が生じたときにコントローラ
１０のINTRターミナルからの信号をパスし、そ
の結果の信号INTが信号ライン１７８により
NORゲート１７０へ導かれ、その信号によつて
３状態出力ドライバ１６４がＹバス１６６と
ADDR MUX１１６の出力ライン１６２を遮断
し、上述したようにINT MUX１７２によつて
割込アドレスがMPC１５４へ伝送される。

したがつて、現在実行しているマイクロインス
トラクシヨンのアドレスは割込の間−ター
ミナルがハイであるのでINT RET ADDR
REGに蓄えられる。しかして増分器１５８は信
号ライン１５６により受信された現在実行中のマ
イクロインストラクシヨンのアドレスを信号ライ
ン１５２へパスする。そこでそれはADDR
MUX１１６によつてINT RET ADDR REG１
７５へパスされるように選択される。同時に
INT MUX１７２は割込ルーチンの最初のイン
ストラクシヨンのアドレスを受信し、それをライ
ン１７４を通してMPCレジスタ１５４の入力へ
パスする。次のクロツクサイクルで、このアドレ
スは増分器１５８によつて受信され上述したよう
にコントローラ１０によるトラツプハンドリング
に関連して増分される。同様に割込ルーチンの最
後のインストラクシヨンはこの割込戻りアドレス
をLIFOスタツク１３０からポツプする。プログ
ラム・シーケンス・コントローラ１０は割込ルー
チンからの戻り時に割込戻りアドレスをデータ
OUTターミナル１６６に発生する。したがつて、
割込まれたマイクロインストラクシヨンに続く次
のマイクロインストラクシヨンが割込ルーチンの
完遂に続いて実行される。上述したように、割込
戻りアドレスがLIFOスタツク１３０へ押し進め
られるので割込が収容される。

【図面の簡単な説明】

第１図はマイクロプロセツサにおける本発明の
トラツプハンドリング・マイクロプログラム・シ
ーケンス・コントローラの典型的な適用を示す図
である。第２Ａ図および第２Ｂ図は本発明のトラ
ツプハンドリング・マイクロプログラム・シーケ
ンス・コントローラの機能ブロツク図である。第
３Ａ図は第２Ａ図および第２Ｂ図の発明の割込／
トラツプ論理回路に使用される割込／トラツプ検
出回路の図である。第３Ｂ図は第２Ａ図および第
２Ｂ図の発明の増分器で使用される増分器回路の
キヤリーインについての図である。図において、１０はマイクロプログラム・シー
ケンス・コントローラ、１００はコントロール、
１１６はADDRマルチプレクサ、１５４はマイ
クロプログラム（MPC）カウンタレジスタ、１
５８は増分器、１６４は３状態出力ドライバ、１
７２は割込マルチプロクサ、１７５は戻りアドレ
スレジスタ、１７６は割込／トラツプ論理回路、
そして２００は割込／トラツプ検出回路である。

Claims

【特許請求の範囲】１双方向出力データバスに命令アドレスを発生
するマイクロプログラムシーケンスコントローラ
の動作方法であつて、前記マイクロプログラムシ
ーケンスコントローラは割込モード動作またはト
ラツプモード動作を示す信号に応答して動作しか
つ複数の制御信号を発生するための命令デコード
手段と、前記命令デコード手段に結合されかつ前
記制御信号に応答して複数の命令アドレスを受け
て記憶する後入れ先出し型メモリ手段と、前記割
込モード動作または前記トラツプモード動作指示
信号に応答して、命令アドレスを受けて選択的に
増分して格納しかつ該格納した命令アドレスを出
力する命令アドレスカウント手段と、前記命令デ
コード手段および前記命令アドレスカウント手段
に結合されて前記割込モード動作および前記トラ
ツプモード動作指示信号および命令アドレスを受
けかつ割込モード信号およびトラツプモード信号
を発生する割込／トラツプ手段とを含み、前記割込／トラツプ手段が前記割込モード指示
信号を受けたとき、 (a) 前記アドレスカウント手段が受けた命令アド
レスを増分するステツプと、 (b) 前記命令アドレスカウント手段の前記命令ア
ドレスの前記双方向出力データバス上への出力
を禁止するステツプと、 (c) 前記出力が禁止された命令アドレスを前記後
入れ先出し型メモリ手段へ割込リターンアドレ
スとして格納するステツプと、 (d) 前記双方向出力データバス上で割込サブルー
チンの最初の命令のアドレスを割込アドレスと
して受けるステツプと、 (e) 前記割込アドレスを前記命令アドレスカウン
ト手段に格納するステツプとを含み、前記割込／トラツプ手段が前記トラツプモー
ド動作指示信号を受けたとき、 (f) 前記命令アドレスカウント手段による前記命
令アドレスの増分を禁止するステツプと、 (g) 前記命令アドレスカウント手段の前記命令ア
ドレスの前記双方向出力データバス上への出力
を禁止するステツプと、 (h) 前記出力が禁止された命令アドレスをトラツ
プリターンアドレスとして前記後入れ先出し型
メモリ手段へ格納するステツプと、 (i) 前記双方向出力データバス上でトラツプサブ
ルーチンの最小の命令のアドレスをトラツプア
ドレスとして受けるステツプと、 (j) 前記トラツプアドレスを前記アドレスカウン
ト手段に格納するステツプとを含む、マイクロ
プログラムシーケンスコントローラの動作方
法。２割込信号とトラツプ信号とに応動するととも
に、禁止信号に応答して割込／トラツプメモリ素
子からマイクロ命令アドレス信号を受けて複数の
マイクロ命令を格納するプログラムメモリへのア
クセスのために用いられるマイクロ命令アドレス
信号を出力する３状態双方向出力手段を有し、か
つ前記プログラムメモリに結合されて前記マイク
ロ命令アドレスに従つて前記プログラムメモリか
らアクセスされたマイクロ命令を受けて一時的に
保持する第１のレジスタ手段にバス手段を介して
結合されるマイクロプログラムシーケンスコント
ローラであつて、前記バス手段は前記第１のレジ
スタに保持されたマイクロ命令を前記マイクロプ
ログラムシーケンスコントローラへ伝達し、前記バス手段に結合され、命令ワードおよびデ
ータワードを受けるための入力手段と、前記入力手段に結合され、前記命令ワードを受
けてデコードして複数の制御信号を発生するデコ
ード手段と、相互接続された第２のレジスタ手段および増分
手段を含み、イネーブル信号に応答して順次増分
されたアドレス信号を発生するための第１のアド
レス発生手段と、前記制御信号とゲート信号とに応答して選択的
にアドレス信号を格納するための後入れ先出し型
記憶手段と、前記３状態双方向出力手段に結合されかつ前記
マイクロ命令アドレス信号が与えられる出力端子
とを有し、かつさらに前記制御信号に応答して前
記入力手段、前記第１のアドレス発生手段および
前記後入れ先出し型記憶手段を前記出力端子に選
択的に結合する第１のマルチプレクサ手段とを備
え、前記第１のアドレス発生手段および前記後入
れ先出し型記憶手段は前記制御信号に応答して前
記出力端子から信号を受け、さらに前記割込信号を受けて前記増分手段をイネーブ
ルするイネーブル信号を発生しかつ前記第１のマ
ルチプレクサ手段が出力するアドレス信号の前記
３状態双方向出力手段への伝達を禁止する禁止信
号を発生させるゲート信号と前記伝達が禁止され
たアドレス信号を前記後入れ先出し型記憶手段へ
格納させるためのゲート信号を発生する割込／ト
ラツプ手段を含み、前記割込／トラツプ手段はさらに、前記トラツ
プ信号を受けて前記増分手段をイネーブルする前
記イネーブル信号の発生を禁止するゲート信号
と、前記第１のアドレス発生手段が発生して前記
出力手段へ与えるべきアドレス信号の伝達を禁止
する禁止信号を発生するゲート信号と、かつ前記
後入れ先出し型記憶手段へ前記伝達が禁止された
アドレス信号を格納するためのゲート信号を発生
する手段と、前記３状態双方向出力手段に対し、
前記割込信号および前記トラツプ信号それぞれに
応答して割込アドレス信号およびトラツプアドレ
ス信号を与えかつ前記割込アドレス信号およびト
ラツプアドレス信号を前記プログラムメモリへ伝
達するための手段とを含む、マイクロプログラム
シーケンスコントローラ。３前記第１のアドレス発生手段は、前記ゲート
信号に応動しかつ前記第１のマルチプレクサ手段
の前記出力端子および前記３状態双方向出力手段
に接続される第２のマルチプレクサ手段を含み、
前記第２のマルチプレクサ手段は前記ゲート信号
に応答して前記第１のマルチプレクサ手段の前記
出力端子または前記３状態双方向出力手段を前記
後入れ先出し型記憶手段および前記第１のアドレ
ス発生手段へ結合し、かつ前記マイクロプログラムシーケンスコントロー
ラはさらに、前記３状態双方向出力手段と前記後
入れ先出し型記憶手段との間に接続され、前記割
込信号に応答して伝達が禁止されたアドレス信号
を前記後入れ先出し型記憶手段へ与えるラツチ手
段を含む、特許請求の範囲第２項記載のマイクロ
プログラムシーケンスコントローラ。４前記マイクロプログラムシーケンスコントロ
ーラはさらに、クロツク信号とキヤリーイン信号
とに応動し、前記第２のレジスタ手段はさらに、前記クロツ
ク信号を受ける手段と、前記クロツク信号に応答
して、与えられたアドレス信号を１クロツクサイ
クル保持する手段とを含み、かつさらに、前記増分手段は、前記割込／トラツプ手段に結
合されかつさらに前記キヤリーイン信号に応答し
て次の１クロツクサイクル間アドレス信号の前記
３状態双方向出力手段への伝達を禁止する手段
と、前記割込／トラツプ手段の前記割込信号およ
び前記トラツプ信号の受信それぞれに応答してア
ドレス信号をそれぞれ増分および維持する手段
と、前記第２のレジスタ手段へ与えられたアドレ
ス信号を格納するための手段とを含む、特許請求
の範囲第３項記載のマイクロプログラムシーケン
スコントローラ。