JPH05299584A - 薄膜容量素子及び半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 整流特性を有する薄膜コンデンサを提供する
ことを目的とする。 【構成】 ぺロブスカイト型結晶構造を有する高誘電率
薄膜を誘電体とする薄膜コンデンサにおいて、高誘電率
薄膜の一部を半導体化し、誘電体薄膜の上部と下部の電
極に特定の異なる金属を使用して構成する。 【効果】 ＩＣの電源端子間で用いたとき、ＩＣの電源
端子の電圧変動を抑えるとともに、逆電圧を印加した際
の保護素子としても機能する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は薄膜容量素子及びこの薄
膜容量素子を用いた半導体記憶装置に関する。

【０００２】

【従来の技術】近年、半導体メモリに代表される集積回
路（ＩＣ）が高速化、高集積化するに連れて、ＩＣの周
辺に使用される受動部品についても同様に小型化、広帯
域化が求められている。特にＩＣへの直流電源供給ライ
ンと接地ラインの間に挿入して、電源電圧の変動を抑え
るために使用されているバイパスコンデンサにおいて
は、ＩＣ内のトランジスタのスイッチング時間が短く高
速化するに連れ、直流電源電圧に重畳する高周波の電圧
変動（ノイズ）を除去できるような、広帯域のものが求
められている。

【０００３】さらに、このようなバイパスコンデンサと
しては、ＩＣの集積度があがり消費電流が大きくなれば
大きくなるほど、電源電圧の変動を防ぐために、帯域が
広くしかも大容量のコンデンサが必要となってくること
が予想されている。

【０００４】このような用途に対して、昨今では、高誘
電率薄膜からなる誘電体を用いたコンデンサを、従来使
用されている積層セラミックコンデンサの代わりに使用
することが検討されている。これは高い誘電率を示す、
ペロブスカイト型結晶構造を有する誘電体の薄膜を使用
することにより、小型で容量の大きなコンデンサを作製
しようとするものである。しかも、このようなコンデン
サは、薄膜プロセスを駆使して、ＩＣパッケージの一部
などにも形成することができるため、ＩＣチップの近く
に実装することが可能であり、コンデンサとＩＣ端子の
間のリード線を短くして、インダクタンスを小さくする
ことができる。この結果、直流電源電圧の安定化、ひい
てはＩＣの高速動作の安定化に大きく寄与する。

【０００５】また、ＩＣはその直流電源供給端子に決め
られた定格電圧以上の逆方向電圧を印加すると、素子内
部のｐｎ接合に順方向の過大な電流が流れ、ＩＣの破壊
を招くことがある。これを防ぐ方法としては、ＩＣの直
流電源端子間に逆方向の電圧が印加された場合にこれを
強制的に短絡し得る整流素子（ダイオード）を、端子間
に接続する方法が考案されている。そして、このような
整流素子は、結果的に上述のコンデンサとは電気的には
並列に接続されることになる。

【０００６】したがってこのような場合には、ＩＣの電
源端子間に、電圧平滑化のためのコンデンサと逆電圧保
護のためのダイオードとの二つの受動素子を接続しなけ
ればならず、素子数の増加、実装面積の増加、ひいては
コストの増加をもたらすという問題があった。

【０００７】

【発明が解決しようとする課題】このように、従来にお
いては、ＩＣの電源端子間にコンデンサ及びダイオード
を接続する必要があり、何とかこれらの素子を一体化し
たいという要望が高まりつつあった。

【０００８】そこで、例えば、一般的に使用されている
Ｓｉ半導体のｐｎ接合を用いた整流素子を、コンデンサ
として機能させる方法が考えられるが、Ｓｉの誘電率は
小さいため、逆方向電圧を印加した場合の静電容量は小
さく、容量素子として実用的には機能しない。

【０００９】また、反対に、電圧平滑化のために使用す
るアルミニウム電解コンデンサ等を、ダイオードとして
機能させる方法も考えられる。しかしながら、アルミニ
ウム電解コンデンサは、極性をもち、順方向に電圧を印
加した場合には、非常に大きな容量を有するものの、そ
の周波数特性は悪く、かつ逆方向に電圧を印加した場合
には絶縁破壊を生じるため、整流素子としての使用はで
きなかった。また、アルミニウム電解コンデンサにおい
ては、電解質を使用するため、素子の微細化、集積化は
できないという欠点があった。

【００１０】この発明はこのような従来の課題を解決す
るためになされたもので、その目的とするところは、例
えばＩＣの電源端子間で電圧を平滑化するとともに、逆
電圧印加時にＩＣを保護することができ、かつ高周波に
おいても良好に動作する高集積化に適した薄膜容量素子
及びこの薄膜容量素子を用いた半導体記憶装置を提供す
ることにある。

【００１１】

【課題を解決するための手段及び作用】上記目的を達成
するためになされた本願第１の発明は、整流特性を有す
る薄膜容量素子であり、より具体的にはまず第１に高誘
電率薄膜の一部を半導体化し、この上部と下部に電極を
配して構成する。第２には高誘電率薄膜を誘電体とする
薄膜容量素子において、上部電極形成前にアルカリ性の
薬品等で処理を施す。第３には高誘電率薄膜を誘電体と
する薄膜容量素子において、高誘電率薄膜の上部と下部
の電極に特定の異なる導体を使用する。さらに第４には
上部電極形成時の条件を下部電極形成時と異なる条件と
するか、あるいは上部電極形成後に熱処理等の処理を施
す。

【００１２】即ち、本発明者らが実験的に得た知見によ
れば、ペロブスカイト型結晶構造を有する高誘電率薄膜
の上部電極、及び下部電極として、特定の異なる金属を
使用することにより整流特性を得ることができる。この
際、好ましくは前記高誘電率薄膜の全部、より好ましく
は一部を半導体化すれば大容量で、さらに整流特性の優
れたコンデンサが得られる。この場合材料の組み合わせ
としては、上部電極及び下部電極に極端に仕事関数の異
なる導体を用いればよく、例えば高誘電率薄膜にチタン
酸ストロンチウム、下部電極として白金、上部電極とし
てクロム、あるいは高誘電率薄膜にチタン酸ストロンチ
ウム、下部電極としてパラジウム、上部電極としてチタ
ンを用いれば、整流特性を有する薄膜コンデンサとし
て、特に優れた電気的特性を有する。

【００１３】また本発明では、上部電極形成前にアルカ
リ性の薬品処理などを施すか、または上部電極を下部電
極と異なる条件で形成するか、あるいは上部電極形成後
に熱処理等の処理を施すことにより、上部電極と高誘電
率薄膜との界面でオーミック接触を形成して同様の整流
特性を得ることができる。しかも、このような処理は、
逆方向電圧の印加時の誘電特性を損なわない。このよう
な知見は、これまで知られておらず、本発明者らが初め
て確認したものである。

【００１４】さらに、本発明においては高誘電率薄膜の
一部を半導体化することによっても所望の整流特性が得
られ、上述したような各電極への異なる金属の使用、上
部電極形成前の薬品処理などをこれと組み合わせること
によって、極めて優れた整流特性を有するコンデンサを
実現することができる。

【００１５】なお、本発明では、上述したような材料の
組み合わせにおいて、基板の酸化マグネシウム−白金、
及び白金−チタン酸ストロンチウム間にヘテロエピタキ
シャル成膜技術を適用することにより、一段と大きな容
量を得ることができる。

【００１６】さらに本願第２の発明は、上述したような
整流特性を有する薄膜容量素子からなるメモリセル・キ
ャパシタを具備した半導体記憶装置であり、前述薄膜容
量素子を半導体記憶装置のメモリセル・キャパシタに適
用したものである。即ち、本発明者らがさらに研究を進
めたところ、前述したような薄膜容量素子では整流特性
を付与したことに伴い、逆方向に電圧を印加したときの
リーク電流が整流特性を有していない通常の薄膜容量素
子と比較して低減されていることを見出した。したがっ
てこの薄膜容量素子は、常に逆方向の電圧が印加される
ような回路設計を適宜行うことにより、電源端子間での
電圧平滑化以外にもメモリセルでの電荷蓄積の用途に好
適に供することができる。この場合、前記薄膜容量素子
においては、リーク電流が非常に少ないことに基づき誘
電体の薄膜化に適しており、さらに前述した通り整流特
性を付与したことによる誘電特性の低下もなく、半導体
記憶装置のメモリセル・キャパシタの大容量化を達成す
ることが可能である。

【００１７】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。本実施例では、高誘電率薄膜として、例え
ばチタン酸ストロンチウム（ＳｒＴｉＯ₃ ）やチタン酸
バリウム（ＢａＴｉＯ₃ ）、チタン酸ジルコン酸鉛（Ｐ
ｂ（Ｚｒ_x Ｔｉ_1-x ）Ｏ₃）などのペロブスカイト型結
晶構造を有するものを使用する。ペロブスカイト型結晶
構造を有する誘電体は、非晶質の誘電体やほかの結晶構
造を有する誘電体と比較して、大きな誘電率を有し、し
かも化学的に安定であることが知られている。このため
このような誘電体を薄膜化することにより、小型で大容
量のコンデンサを形成することができる。

【００１８】このような高誘電率薄膜は通常絶縁体であ
るが、本発明においては、この全体より好ましくは一部
を半導体化する。特に高誘電率薄膜の一部を半導体化し
て、一方の電極に接する面を半導体、他方の電極に接す
る面を誘電体とすれば、一方の電極のみの電子放出が容
易となり、これによって整流特性を持たせることができ
る。なお、半導体化の方法については、０．１−０．２
ａｔｍ％程度のＬａやＮｂの微量添加や還元雰囲気中ま
たは真空中での熱処理による酸素欠陥導入などがあげら
れる。

【００１９】図１は、本実施例の薄膜容量素子（薄膜コ
ンデンサ）の一例を示す図であり、基板１、下部電極
２、全体が半導体化された高誘電率薄膜３、上部電極４
から構成される。下部電極２を構成する金属と上部電極
４を構成する金属には、異なる材料が使用される。これ
は、上部電極４と下部電極２で異なる金属を使用するこ
とで、各電極の仕事関数が異なり、例えば上部電極４は
電子が放出され易く、下部電極２は電子が放出されにく
くなるからであり、これによって整流特性が得られる。

【００２０】さらに図２に、本実施例の薄膜コンデンサ
の他の例を示す。ここでは図２に示すように、下部電極
２に近い部分３−１を半導体化せずに、上部電極４に近
い部分３−２のみを半導体化する。そして、上部電極４
に近い部分３−２のみを半導体化するには、高誘電率薄
膜３の成膜後、表面に近い部分のみにイオンを打ち込む
などの方法があげられる。

【００２１】本実施例の薄膜コンデンサにおいては、下
部電極２として白金が用いられ、上部電極４としてクロ
ムが用いられた。したがって、高誘電率薄膜３としてペ
ロブスカイト型結晶構造を有するチタン酸ストロンチウ
ムを用いた場合には、基板１上に白金の薄膜を成膜し、
この上にチタン酸ストロンチウムの薄膜を成膜し、さら
に、クロムの薄膜を成膜することにより、整流特性、誘
電特性がともに優れた薄膜コンデンサが得られる。

【００２２】このとき、基板１としては、例えば酸化マ
グネシウム（ＭｇＯ）、酸化アルミニウム（Ａｌ
₂ Ｏ₃ ）、シリコン（Ｓｉ）、酸化シリコニウム（Ｓｉ
Ｏ_x ）などの単結晶や多結晶、非晶質などをあげること
ができる。そして、下部電極２である白金の薄膜の成膜
方法としては、スパッタリング法、電子ビーム蒸着法な
どが一般的であり、チタン酸ストロンチウムの薄膜の成
膜方法としては、スパッタリング法、ゾルゲル法、ＭＯ
ＣＶＤ法などがある。また、上部電極４であるクロムの
薄膜の成膜方法としては、蒸着法、スパッタリング法な
どをあげることができる。なお上部電極４の表面にはク
ロムの酸化を防ぎ、電気的な接触をよくするため金や白
金などを被覆することが望ましい。次に、図３〜図９を
参照して本実施例における薄膜コンデンサの製造工程に
ついて説明する。

【００２３】まず図３に示すように、酸化マグネシウム
単結晶からなる基板１の（１００）面の上に、厚さ５０
ｎｍの白金の薄膜をスパッタリングにより成膜する。こ
のとき基板温度を５００℃に加熱しておき、スパッタリ
ングガスとしてＡｒを使用し、ガスの全圧力を０．５Ｐ
ａとする。また、水冷された４インチ径の白金ターゲッ
トに約３００Ｗの高周波電力を投入し、ターゲットと基
板の距離を約１４０ｍｍ程度にする。このような方法に
より、基板１面である酸化マグネシウム単結晶の（１０
０）面に対して、ヘテロ・エピタキシャルに成長した、
白金の薄膜からなる下部電極２を得ることができる。

【００２４】次に図４に示すように、このようにして構
成した下部電極２の上に、厚さ１００ｎｍのチタン酸ス
トロンチウムからなる高誘電率薄膜３をｒｆマグネトロ
ン・スパッタリングにより成膜する。このとき、基板温
度を約４００℃に加熱しておき、スパッタリングガスと
してＡｒとＯ₂ の混合ガス（全圧約１．５Ｐａ）を使用
し、ＡｒとＯ₂ の流量比を４対１とする。また、水冷さ
れた４インチ径の焼結体チタン酸ストロンチウム・ター
ゲットに約４００Ｗの高周波電力を投入し、ターゲット
と基板の距離を１４０ｎｍ程度に保つ。このような方法
により、白金の薄膜に対して、ヘテロ・エピタキシャル
に成長した、チタン酸ストロンチウムからなる高誘電率
薄膜３を得ることができる。

【００２５】さらにチタン酸ストロンチウムを成膜した
後、基板を４００℃から室温まで冷却するまで、基板の
周囲の雰囲気を真空中に保つことにより、チタン酸スト
ロンチウムに酸素欠陥が生じチタン酸ストロンチウムか
らなる高誘電率薄膜３が半導体化される。さらに、チタ
ン酸ストロンチウムからなる高誘電率薄膜３の薄膜の表
面を、アルカリ溶液中で１〜２分表面処理することが望
ましい。

【００２６】次にチタン酸ストロンチウムからなる高誘
電率薄膜３の上に、厚さ約１００ｎｍのクロムの薄膜を
熱蒸着により成膜する。このとき基板温度を１００℃程
度に加熱しておくことにより、チタン酸ストロンチウム
に対して密着性のよいクロムの薄膜を形成することがで
きる。更にクロムの薄膜の上には、クロムの酸化を防
ぎ、電気的な接触抵抗を抑えるために、厚さ約２００ｎ
ｍの金を同じく熱蒸着で成膜する。

【００２７】次に図５に示すように、このようにして成
膜された各金属の薄膜をフォトリソグラフィによりパタ
ーニングして、上部電極４を形成する。さらに、図６に
示すように、前記上部電極４を含む高誘電率薄膜３の上
に、例えばプラズマＣＶＤ法により非晶質の二酸化珪素
（ＳｉＯ₂ ）からなる絶縁層５を成膜する。

【００２８】続いて全面にレジスト膜を被覆し、フォト
リソグラフィにより前記レジスト膜に、矩形状の孔を開
口したあと、前記レジスト膜をマスクとして前記上部電
極４上に位置する絶縁層５部分、及び前記下部電極２上
に位置する前記絶縁層５及び高誘電率薄膜３部分を、例
えば反応性イオン・エッチングにより選択的に除去す
る。これにより図６に示すように電極端子取り出し用の
矩形状孔６，７がそれぞれ開口される。

【００２９】次に図７（Ｂ）にその断面図を示すよう
に、電極端子８，９を形成する。本実施例においては、
まずクロムを蒸着し、次にニッケルを蒸着し、次に金を
蒸着し、三層の金属膜を形成した後、フォトリソグラフ
ィ技術を用いて不要な部分を除去し電極端子取り出し用
の矩形状孔６，７（図６参照）、及びその周囲の部分の
みを残し、これを電極端子８，９とする（図７（Ａ）
（Ｂ））。このようにして下部電極２と電極端子８が電
気的に接続され、上部電極４と電極端子９が電気的に接
続される。

【００３０】なお本実施例では電極端子８，９におい
て、クロムが密着性を向上するため、ニッケルがバリア
層として拡散を防ぐため、金が表面酸化を防ぎまた半田
との濡れ性をよくするために使用され、以上の金属の三
層構造が採用されているが、本発明はこれに限定される
ものではなく、たとえば密着性を向上する金属としては
チタン、バリア層としては銅などをこれらの金属のかわ
りに用いることができる。次に、このようにして作製さ
れた本実施例の薄膜コンデンサを、回路基板の上に実装
する方法を図８，９を用いて説明する。

【００３１】まず、それぞれの電極端子８，９の上に、
鉛及び錫を蒸着し、不活性ガス中で熱処理を施すことに
より半田バンプ１０，１１を形成する。図８は半田バン
プ１０，１１を形成した後の薄膜コンデンサの断面図を
示すものである。なお、半田の組成としては、錫５ｗｔ
％、鉛９５ｗｔ％程度の比率のものが信頼性を確保する
上で望ましい。

【００３２】そして、半田バンプ１０，１１を形成した
後、形成したバンプ１０，１１が下向きになるようにし
て、例えば図９に示したような配線１２が印刷されたセ
ラミック回路基板１３の上などに置き、不活性ガス中な
どで熱処理を行うことにより、セラミック回路基板１３
上の配線１２に薄膜コンデンサの電極端子８，９が接続
される。なお、セラミック回路基板１３上の配線１２に
おいて、薄膜コンデンサの電極端子８，９が接続される
部分には、予め半田濡れ性がよくなるような処理を施す
ことが望ましい。このような処理を施すことにより、薄
膜コンデンサの位置が熱処理で接続されるときにセルフ
・アライメントされ、位置合わせが良好となる。

【００３３】また、本実施例の薄膜コンデンサは極性を
もつため、電極端子８，９が同一形状の場合には極性を
認識することはできない。そこで、本実施例では図７
（Ａ）に示すように、下部電極２に接続する電極端子８
の幅ｗ₁ と、上部電極４に接続する電極端子９の幅ｗ₂
が異なるように構成される。これによって電極端子８，
９の極性を容易に識別することができるようになる。ま
た、その他の識別方法として、次の図１０乃至図１３に
示す如くの電極形状も使用可能である。

【００３４】図１０では、電極端子８と電極端子９の形
状は同じであるが、その中心からの位置がそれぞれ
ｃ₁ ，ｃ₂ と異なるため、これらの電極端子８，９を外
観から識別することができる。また図１１においては、
電極端子８と電極端子９の形状は同じであるが、その配
置が互いに９０度異なるため、これらの電極端子８，９
を外観から識別することができる。図１２は、電極端子
８，９の形状が、一方が矩形であるのに対し、他方が円
形であり形状が異なるため、これらの電極端子８，９を
外観から識別することができる。図１３は、電極端子８
と電極端子９の形状は同じであるが、一方が端子の数が
１であるのに対し、他方は２であり端子の数が異なるた
め、これらの電極端子８，９を外観から識別することが
できる。なお、この図で電極端子９−１，９−２は、等
しく上部電極４に接続されているため、電気的には等電
位である。

【００３５】なお、上述の実施例においては、一つの基
板上に一つの薄膜容量素子を作製する方法について説明
したが、同一のプロセスで図１４に示すように同一基板
の上に、複数の素子を作製することができる。この場合
についても、電極端子８，９を外観から識別するため、
電極端子８，９の寸法ｗ1 とｗ2 が異なることが望まし
いのはいうまでもない。

【００３６】次に、このようにして作製した薄膜コンデ
ンサの電気的性質について説明する。図１５は、本発明
の実施例に従って作製した薄膜コンデンサの、容量とバ
イアス電圧の関係を示したもので、容量は１００Ｈｚ、
０．１Ｖの電圧で測定したものである。このように、本
実施例ではチタン酸ストロンチウムの結晶からなる高誘
電率薄膜を使用しており、しかもこの高誘電率薄膜が下
部電極に対してヘテロ・エピタキシャル成長しているた
め、最大で２μＦ／ｃｍ² の静電容量が得られている。
これは、電子部品を小型化する上で本発明が大きく貢献
することを示している。なお図１６は、同じ方法で測定
された、誘電損失ｔａｎδのバイアス電圧依存性であ
る。

【００３７】さらに、本実施例の薄膜コンデンサについ
ての電圧・電流特性を図１７に示す。この図から明らか
なように、本実施例により作製された薄膜コンデンサ
は、上部電極にプラスの電圧を印加した場合と、上部電
極にマイナスの電圧を印加した場合で最大６桁の電流差
を有する。即ちこの薄膜コンデンサは優れた整流特性を
有することを示している。なお、図１８は本実施例によ
る薄膜コンデンサの等価回路である。

【００３８】図１９は、本実施例による薄膜コンデンサ
の使用例を示す。ＩＣ１４の電源端子ＶｄｄとＶｓｓ
に、直流電源１５から安定した電圧を供給するために、
本発明による薄膜コンデンサ１６を挿入する。高誘電率
薄膜を使用しているため単位面積あたりの容量は大き
く、誘電体の周波数特性に優れしかもＩＣのすぐ近くに
実装できるため、ＩＣの高速スイッチングに対しても、
電圧変動を最小に抑えることができる。しかも整流特性
を有するため、誤って逆方向電圧を印加した場合のＩＣ
に対する保護素子としても機能する。

【００３９】次に、本実施例の薄膜コンデンサの電気的
性質を、整流特性を有していない薄膜コンデンサの電気
的性質と比較した実験例を以下に示す。まず本実施例の
薄膜コンデンサとして、下部電極となる白金の薄膜の成
膜時における基板温度を４００℃とし、チタン酸ストロ
ンチウムからなる高誘電率薄膜を９０ｎｍの膜厚で成膜
した以外は全く同様にして、酸化マグネシウム単結晶基
板上に下部電極、高誘電率薄膜を順次形成した。続い
て、前記高誘電率薄膜上に厚さ約１００ｎｍのクロムの
薄膜を蒸着法により成膜し、この後塩酸を用いたエッチ
ング処理により０．２×０．２ｍｍの正方形状にパター
ニングして上部電極を形成した。一方比較例として、酸
化マグネシウム単結晶基板上に同様に形成された下部電
極、高誘電率薄膜上に、厚さ約１００ｎｍのニッケルの
薄膜をｒｆマグネトロンスパッタリング法により成膜
し、この後塩化第二鉄溶液を用いたエッチング処理によ
り同様の形状にパターニングして上部電極を形成した。

【００４０】このようにして得られた薄膜コンデンサに
ついての電圧・電流特性を図２０に示す。図中の実線で
示されるように、上部電極がクロムからなる薄膜コンデ
ンサは、上部電極にプラスの電圧を印加した場合と、上
部にマイナスの電圧を印加した場合で最大６桁の電流差
を有しており、優れた整流特性が得られている。これに
対し、上部電極がニッケルからなる薄膜コンデンサは、
図中の破線で示されるように、上部電極にプラスの電圧
を印加してもマイナスの電圧を印加しても、電流密度の
大きさはほとんど変わらず、所望の整流特性を有してい
ないことがわかる。而してこれらの薄膜コンデンサにお
いて、上部電極にプラスの電圧を印加した時の電圧・電
流特性を比較すると、整流特性を有する本実施例の薄膜
コンデンサの方が極めて電流密度が小さく、リーク電流
が著しく低減されている。

【００４１】次いで、上記薄膜コンデンサの容量とバイ
アス電圧との関係を図２１に示す。ただし測定は、１０
０ｋＨｚ，０．１Ｖｒｍｓの電圧を印加して行い、図中
実線が整流特性を有する薄膜コンデンサの容量のバイア
ス電圧依存性を示し、破線が整流特性を有していない薄
膜コンデンサの容量のバイアス電圧依存性を示す。この
図から明らかなように、整流特性を有していない薄膜コ
ンデンサが最大で約３．０μＦ／ｃｍ² の静電容量を有
しているのに対し、整流特性を有する本実施例の薄膜コ
ンデンサでは最大で約３．６μＦ／ｃｍ² の静電容量が
得られており、この薄膜コンデンサがＤＲＡＭのメモリ
セル・キャパシタとしても好適であることが確認され
た。

【００４２】さらに別の実験例として、酸化マグネシウ
ム単結晶基板上に全く同様に下部電極、高誘電率薄膜を
順次形成した後、ステンレス・マスクを介して厚さ約１
００ｎｍの白金の薄膜をスパッタリング法により成膜
し、所望のパターン形状を有する上部電極を形成した。
なおこのとき、白金の薄膜を成膜する際に高誘電率薄膜
を−５０℃に冷却することにより、高誘電率薄膜と上部
電極との界面がオーミック接触となるように制御した。

【００４３】次いで、このようにして得られた薄膜コン
デンサ及び上部電極形成後に４００℃のアニールを施し
た以外は全く同様の薄膜コンデンサについて、電圧・電
流特性を測定した結果を図２２に示す。図中の実線で示
されるように、４００℃のアニールを施さなかった薄膜
コンデンサは、上部電極にプラスの電圧を印加した場合
と、上部電極にマイナスの電圧を印加した場合で最大４
桁の電流差を有しており、優れた整流特性が得られてい
る。これに対し、４００℃のアニールを施した薄膜コン
デンサは、図中の破線で示されるように、上部電極にプ
ラスの電圧を印加したときとマイナスの電圧を印加した
ときの電流差が１桁以内にすぎず、所望の整流特性を有
していないことがわかる。而してこれらの薄膜コンデン
サにおいて、上部電極にプラスの電圧を印加した時の電
圧・電流特性を比較すると、整流特性を有する薄膜コン
デンサの方が極めて電流密度が小さく、リーク電流が著
しく低減されている。

【００４４】次いで、上記薄膜コンデンサの容量とバイ
アス電圧との関係を図２３に示す。図中、実線が整流特
性を有する薄膜コンデンサの容量のバイアス電圧依存性
であり、破線が整流特性を有していない薄膜コンデンサ
の容量のバイアス電圧依存性である。この図から明らか
なように、これらの薄膜コンデンサはともに最大で２．
７μＦ／ｃｍ² の静電容量を有しており、整流特性を有
するコンデンサが整流特性を有していない通常の薄膜コ
ンデンサとほぼ同様の誘電特性を備え、ＤＲＡＭのメモ
リセル・キャパシタとしても好適に使用できることが確
認された。

【００４５】次に、上述したような薄膜コンデンサを使
用して具体的にＤＲＡＭを構成した例について示す。図
２４は、このようなＤＲＡＭの縦断面図であり、図示さ
れるようにＳｉ基板１７上にソース、ドレイン領域１
９，２０、ゲート絶縁膜２１、ワード線を兼ねるゲート
電極２２からなるスイッチングトランジスタ及び第１電
極２５、高誘電率薄膜２６、第２電極２７からなるキャ
パシタが形成され、前記キャパシタの一方の電極が前記
スイッチングトランジスタのソース、ドレイン領域１
９，２０の一方と接続されている。而してこのＤＲＡＭ
においては、上記キャパシタに本発明の整流特性を有す
る薄膜コンデンサが用いられ、前記第２電極２７は全て
のキャパシタについて共通となっており、プレート電極
を兼ねている。なお図中、１８は前記キャパシタ及びス
イッチングトランジスタから構成される各メモリセルを
分離する素子分離領域、２３は各メモリセル・キャパシ
タに蓄積された電荷を取り出し読み出しを行うためのビ
ット線、２４は例えばＳｉＯ₂からなる層間絶縁膜であ
る。

【００４６】さらに、上記ＤＲＡＭのメモリアルアレイ
の等価回路図を図２５に示す。図２５に示されたよう
に、上記ＤＲＡＭではビット線２３とワード線２８が垂
直に配置され、２本のビット線２３が１つのセンスアン
プ３０に接続される。なお、図中のキャパシタは、整流
特性を有することを明確にするため、コンデンサとダイ
オードの記号を並列に接続して表現されている。而して
このＤＲＡＭを動作させる場合には、例えばプレート電
極２９の電位を常にＶｃｃ（５Ｖ）に保持し、ビット線
の電位をＶｃｃ（５Ｖ），Ｖｓｓ（０Ｖ）のいずれかに
選択することによって情報の“１”，“０”に対応させ
る。また、キャパシタが図２５に示した等価回路図と反
対方向の整流特性を有する場合、例えばプレート電極の
電位を常にＶｓｓ（０Ｖ）に保持し、ビット線の電位を
Ｖｓｓ（０Ｖ），Ｖｃｃ（５Ｖ）のいずれかに選択する
ことによって情報の“１”，“０”に対応させる。本実
施例のＤＲＡＭでは、このような動作を行うことによっ
て、整流特性を有する薄膜コンデンサからなるメモリセ
ル・キャパシタに逆方向の電圧のみを印加することが可
能となり、リーク電流が少なく大容量のメモリセル・キ
ャパシタを備えたＤＲＡＭを実現することができる。

【００４７】

【発明の効果】以上説明したように、本発明では、ＩＣ
周辺の受動部品として、コンデンサとダイオードが並列
接続されたような等価回路を有する素子を一つの素子で
実現できる。これは、ＣＭＯＳＩＣなどの電源端子の電
圧変動を抑えるとともに、誤って逆電圧を印加した際の
保護素子としても機能する。しかもこのコンデンサは高
誘電率薄膜を使用しているため、非常に大きな単位面積
当りの容量を有し、部品の小型化に大きく寄与する。

【００４８】そして、本発明によれば、このような複合
機能性素子を薄膜プロセスにより形成することができる
ため、ＩＣのすぐ近くに実装することができ、電源供給
にとって非常に有害な寄生インダクタンスを抑える効果
を有する。即ち、電子回路が高集積化、高速化した場合
の動作を安定化に大きく寄与することができ、その工業
的価値は大きい。

【００４９】さらに本発明の薄膜容量素子は、逆方向に
電圧を印加した時のリーク電流が非常に少なく、このよ
うな電圧の印加が常になされるような回路設計を行うこ
とにより、ＤＲＡＭ等の半導体記憶装置のメモリセル・
キャパシタに好適に使用することができる。しかも係る
本発明の半導体記憶装置においては、メモリセル・キャ
パシタに用いられた薄膜容量素子が大容量を有してお
り、さらには前記薄膜容量素子のリーク電流が少ないこ
とから、薄膜容量素子の誘電体の薄膜化に適している。
したがって、半導体記憶装置におけるメモリセルの高集
積化、ひいてはこのような半導体記憶装置を使用した各
種電子機器の小型化、高機能化を実現することが可能に
なる。

【図面の簡単な説明】

【図１】 本発明が適用された薄膜コンデンサの一実施
例を示す縦断面図である。

【図２】 高誘電率薄膜の一部を半導体化した際の例を
示す縦断面図である。

【図３】 基板上に下部電極を形成した状態を示す縦断
面図である。

【図４】 下部電極上に高誘電率薄膜を形成した状態を
示す縦断面図である。

【図５】 高誘電率薄膜の上に上部電極を形成した状態
を示す縦断面図である。

【図６】 上部電極上に絶縁膜を形成し、イオンエッチ
ングにより電極端子取り出し用の矩形状孔を開口した状
態を示す縦断面図である。

【図７】 電極端子取り出し用の矩形状孔に電極端子を
形成した状態を示す縦断面図である。

【図８】 電極端子上に半田バンプを形成した状態を示
す縦断面図である。

【図９】 本実施例による薄膜コンデンサを実際にセラ
ミック回路基板上に実装した例を示す縦断面図である。

【図１０】 電極端子の形状の変形例を示す平面図であ
る。

【図１１】 電極端子の形状の変形例を示す平面図であ
る。

【図１２】 電極端子の形状の変形例を示す平面図であ
る。

【図１３】 電極端子の形状の変形例を示す平面図であ
る。

【図１４】 本実施例による薄膜コンデンサを同一基板
上に複数個作製した状態を示す縦断面図である。

【図１５】 本実施例による薄膜コンデンサにおける容
量のバイアス電圧依存性を示す特性図である。

【図１６】 本実施例による薄膜コンデンサにおける誘
電損失のバイアス電圧依存性を示す特性図である。

【図１７】 本実施例による薄膜コンデンサにおける電
圧・電流特性の極性依存性を示す特性図である。

【図１８】 本実施例による薄膜コンデンサの等価回路
を示す図である。

【図１９】 本実施例による薄膜コンデンサの応用例を
示す図である。

【図２０】 本実施例及び比較例の薄膜コンデンサにお
ける電圧・電流特性の極性依存性を示す特性図である。

【図２１】 本実施例及び比較例の薄膜コンデンサにお
ける容量のバイアス電圧依存性を示す特性図である。

【図２２】 本実施例及び比較例の薄膜コンデンサにお
ける電圧・電流特性の極性依存性を示す特性図である。

【図２３】 本実施例及び比較例の薄膜コンデンサにお
ける容量のバイアス電圧依存性を示す特性図である。

【図２４】 本実施例のＤＲＡＭの構成例を示す縦断面
図である。

【図２５】 本実施例のＤＲＡＭのメモリセル・アレイ
の等価回路を示す図である。

【符号の説明】

１ 基板 ２ 下部電極 ３ 高誘電率薄膜 ４ 上部電極 ５ 絶縁膜 ８，９ 電極端子 １３ セラミック回路基板 １４ ＩＣ １５ 直流電源 １６ 薄膜コンデンサ １７ Ｓｉ基板 １８ 素子分離領域 １９，２０ ソース、ドレイン領域 ２１ ゲート絶縁膜 ２２ ゲート電極 ２３ ビット線 ２４ 層間絶縁膜 ２５ 第１電極 ２６ 高誘電率薄膜 ２７ 第２電極 ２８ ワード線 ２９ プレート電極

Claims (2)

【特許請求の範囲】
1. 【請求項１】 整流特性を有することを特徴とする薄膜
   容量素子。
2. 【請求項２】 請求項１記載の薄膜容量素子からなるメ
   モリセル・キャパシタを具備したことを特徴とする半導
   体記憶装置。