JPH05299598A

JPH05299598A - 半導体装置

Info

Publication number: JPH05299598A
Application number: JP4099299A
Authority: JP
Inventors: Terutaka Okada; 輝孝岡田
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1992-04-20
Filing date: 1992-04-20
Publication date: 1993-11-12

Abstract

(57)【要約】【目的】複数の電源系統間に必要となる静電保護素子
の数を削減する。その結果、複数の電源系統を有する画
像メモリ等のチップサイズを縮小し、その低コスト化を
推進する。【構成】複数の電源系統を有する画像メモリ等の静電
保護回路を、対向する拡散層Ｌ１１〜Ｌ１４ないしＬ７
１〜Ｌ７２からなり、かつその一方が実質的に対応する
電源電圧供給端子ＶＣＣ１〜ＶＣＣ６あるいは接地電位
供給端子ＶＳＳ１〜ＶＳＳ７に結合されその他方が静電
保護素子結合配線ＥＳＢを介して共通結合される複数の
静電保護素子を基本に構成する。これにより、電源電圧
供給端子又は接地電位供給端子に対応して１個の静電保
護素子を設けるだけで、すべての電源系統の組み合わせ
に対応しうる静電保護回路を実現できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置に関し、
例えば、複数の電源系統を有する画像メモリならびにそ
の静電保護に利用して特に有効な技術に関するものであ
る。

【０００２】

【従来の技術】記憶データを例えば１６ビット単位でラ
ンダムに入力又は出力するＲＡＭ（ランダムアクセスメ
モリ）ポートと、記憶データを同様に１６ビット単位で
シリアルに入力又は出力するＳＡＭ（シリアルアクセス
メモリ）ポートとを備えるマルチポート型の画像メモリ
がある。これらの画像メモリは、記憶データの各ビット
に対応して設けられる合計３２個の出力バッファを備え
る。

【０００３】マルチポート型の画像メモリについては、
例えば、１９９１年３月１５日、株式会社日立製作所発
行の『マルチポートＣＭＯＳビデオＲＡＭＨＭ５３１
６１２３シリーズデータシート』に記載されている。

【０００４】

【発明が解決しようとする課題】上記画像メモリ等にお
いて、ＲＡＭポート及びＳＡＭポートに設けられる出力
バッファは、ポートごとに１６個ずつ一斉に動作状態と
され、これにともなう電源ノイズによって、画像メモリ
の他の周辺回路が影響を受ける。このため、本願発明者
等は、画像メモリの電源系統を、出力バッファと他の周
辺回路に対応して分離し、さらに出力バッファの電源系
統をその所定数を単位として分離して、電源ノイズの影
響を抑制することを考えた。このとき、画像メモリのパ
ッケージには、各電源系統に対応して電源電圧供給端子
及び接地電位供給端子が設けられ、これらの供給端子に
対応して各電源電圧供給端子又は接地電位供給端子間の
静電破壊耐圧を確保するための静電保護対策が必要とな
る。

【０００５】従来の画像メモリ等において、各電源電圧
供給端子又は接地電位供給端子間の静電破壊耐圧を確保
するための静電保護対策は、各電源電圧供給端子又は接
地電位供給端子と他のすべての電源電圧供給端子又は接
地電位供給端子との間にそれぞれ静電保護素子を設ける
ことによって実現されてきた。したがって、画像メモリ
等にｍ個の電源電圧供給端子又は接地電位供給端子が設
けられる場合、静電保護対策に必要となる静電保護素子
の数ｎは、ｎ＝_mＣ₂ となる。ところが、画像メモリ等の電源系統が複数化さ
れ、電源電圧供給端子及び接地電位供給端子の数が上記
に記載される画像メモリのように１３個にも上ると、静
電保護対策に必要となる静電保護素子の数ｎは、ｎ＝₁₃Ｃ₂ すなわち７８個にも達する。このことは、静電保護素子
そのもののレイアウト面積を増大させるとともに、各電
源電圧又は接地電位を対応する複数の静電保護素子に伝
達するための電源配線のレイアウト面積をも増大させ
る。その結果、画像メモリ等のチップ面積が増大し、そ
の低コスト化が阻害される。

【０００６】この発明の目的は、複数の電源系統間に必
要となる静電保護素子の数を削減することにある。この
発明の他の目的は、複数の電源系統を有する画像メモリ
等のチップサイズを縮小し、その低コスト化を推進する
ことにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、複数の電源系統を有する画像
メモリ等の静電保護回路を、その一方が実質的に対応す
る電源電圧供給端子又は接地電位供給端子に結合されそ
の他方が金属配線層からなる所定の結合配線を介して共
通結合される複数の静電保護素子を基本に構成する。

【０００９】

【作用】上記手段によれば、電源電圧供給端子又は接地
電位供給端子に対応して１個の静電保護素子を設けるだ
けで、すべての電源系統の組み合わせに対応しうる静電
保護回路を実現できる。その結果、複数の電源系統を有
する画像メモリ等のチップサイズを縮小し、その低コス
ト化を推進することができる。

【００１０】

【実施例】図１には、この発明が適用された画像メモリ
ＶＲＡＭの一実施例のブロック図が示されている。同図
をもとに、まずこの実施例の画像メモリの概要について
説明する。なお、図１の各ブロックを構成する回路素子
は、特に制限されないが、Ｐ型単結晶シリコンのような
１個の半導体基板上に形成される。また、以下の説明
は、静電保護回路に関する部分を中心に行い、この発明
に直接関係のないメモリマットＭＡＴ１及びＭＡＴ２等
に関する説明は割愛した。

【００１１】図１において、この実施例の画像メモリＶ
ＲＡＭは、特に制限されないが、いわゆるマルチポート
型の画像メモリであって、そのＲＡＭポートに対応して
設けられる１６個のデータ入出力端子ＩＯ０〜ＩＯ１５
と、そのＳＡＭポートに対応して設けられる１６個のデ
ータ入出力端子ＳＩＯ０〜ＳＩＯ１５とを備え、さら
に、９個のアドレス入力端子Ａ０〜Ａ８と、所定数の制
御信号入力端子ＲＡＳＢないしＱＳＦとを備える。

【００１２】ここで、８個のＲＡＭポート用データ入出
力端子ＩＯ０〜ＩＯ７は、ＲＡＭポート用データ入出力
回路ＩＯＲ１に結合され、残り８個のＲＡＭポート用デ
ータ入出力端子ＩＯ８〜ＩＯ１５は、ＲＡＭポート用デ
ータ入出力回路ＩＯＲ２に結合される。言うまでもな
く、ＲＡＭポート用データ入出力回路ＩＯＲ１は、ＲＡ
Ｍポート用データ入出力端子ＩＯ０〜ＩＯ７に対応して
設けられる８個の入力バッファ及び出力バッファを備
え、ＲＡＭポート用データ入出力回路ＩＯＲ２は、ＲＡ
Ｍポート用データ入出力端子ＩＯ８〜ＩＯ１５に対応し
て設けられる８個の入力バッファ及び出力バッファを備
える。

【００１３】ＲＡＭポート用データ入出力回路ＩＯＲ１
及びＩＯＲ２を構成する１６個の入力バッファは、画像
メモリＶＲＡＭがランダムライトモードで選択状態とさ
れるとき一斉に動作状態とされ、ＲＡＭポート用データ
入出力端子ＩＯ０〜ＩＯ１５を介して入力される１６ビ
ットの書き込みデータを取り込み、図示されないメモリ
マットＭＡＴ１又はＭＡＴ２の選択された１６個のメモ
リセルに書き込む。一方、ＲＡＭポート用データ入出力
回路ＩＯＲ１及びＩＯＲ２を構成する１６個の出力バッ
ファは、画像メモリＶＲＡＭがランダムリードモードで
選択状態とされるとき一斉に動作状態とされ、メモリマ
ットＭＡＴ１又はＭＡＴ２の選択された１６個のメモリ
セルから出力される読み出し信号を増幅して、ＲＡＭポ
ート用データ入出力端子ＩＯ０〜ＩＯ１５から送出す
る。

【００１４】次に、５個のＳＡＭポート用データ入出力
端子ＳＩＯ０〜ＳＩＯ４は、ＳＡＭポート用データ入出
力回路ＩＯＳ１に結合され、５個のＳＡＭポート用デー
タ入出力端子ＳＩＯ５〜ＳＩＯ９は、ＳＡＭポート用デ
ータ入出力回路ＩＯＳ２に結合される。また、残り６個
のＳＡＭポート用データ入出力端子ＳＩＯ１０〜ＳＩＯ
１５は、ＳＡＭポート用データ入出力回路ＩＯＳ３に結
合される。ＳＡＭポート用データ入出力回路ＩＯＳ１
は、ＳＡＭポート用データ入出力端子ＳＩＯ０〜ＳＩＯ
４に対応して設けられる５個の入力バッファ及び出力バ
ッファを備え、ＳＡＭポート用データ入出力回路ＩＯＳ
２及びＩＯＳ３は、ＳＡＭポート用データ入出力端子Ｓ
ＩＯ５〜ＳＩＯ９ならびにＳＩＯ１０〜ＳＩＯ１５に対
応して設けられる５個又は８個の入力バッファ及び出力
バッファをそれぞれ備える。

【００１５】ＳＡＭポート用データ入出力回路ＩＯＳ１
〜ＩＯＳ３を構成する合計１６個の入力バッファは、画
像メモリＶＲＡＭがシリアルライトモードで選択状態と
されるとき一斉に動作状態とされ、ＳＡＭポート用デー
タ入出力端子ＳＩＯ０〜ＳＩＯ１５を介してシリアルに
入力される１６ビットの書き込みデータを順次取り込
み、図示されないメモリマットＭＡＴ１又はＭＡＴ２の
選択されたメモリセルに書き込む。一方、ＳＡＭポート
用データ入出力回路ＩＯＳ１〜ＩＯＳ３を構成する合計
１６個の出力バッファは、画像メモリＶＲＡＭがシリア
ルリードモードで選択状態とされるとき一斉に動作状態
とされ、メモリマットＭＡＴ１又はＭＡＴ２の選択され
たメモリセルから出力される読み出し信号を増幅して、
ＳＡＭポート用データ入出力端子ＳＩＯ０〜Ｓ１５から
順次シリアルに送出する。

【００１６】さらに、アドレス入力端子Ａ０〜Ａ８は、
アドレスバッファＡＢに結合され、制御信号入力端子Ｒ
ＡＳＢないしＱＳＦは、タイミング発生回路ＴＧに結合
される。アドレスバッファＡＢは、アドレス入力端子Ａ
０〜Ａ８に対応して設けられる９個の単位回路を備え、
アドレス入力端子Ａ０〜Ａ８を介して入力されるアドレ
ス信号を取り込み、図示されないメモリマットＭＡＴ１
及びＭＡＴ２のアドレスデコーダに供給する。また、タ
イミング発生回路ＴＧは、制御信号入力端子ＲＡＳＢな
いしＱＳＦを介して入力されるロウアドレスストローブ
信号ＲＡＳＢ（ここで、それが有効とされるとき選択的
にロウレベルとされるいわゆる反転信号については、そ
の名称の末尾にＢを付して表す。以下、同様）やスペシ
ャルファンクション信号ＱＳＦ等をもとに、画像メモリ
ＶＲＡＭの動作を制御するための各種内部制御信号を選
択的に形成し、各回路に供給する。

【００１７】この実施例において、画像メモリＶＲＡＭ
は、さらに、６個の電源電圧供給端子ＶＣＣ１〜ＶＣＣ
６と、７個の接地電位供給端子ＶＳＳ１〜ＶＳＳ７とを
備える。このうち、電源電圧供給端子ＶＣＣ１〜ＶＣＣ
６は、画像メモリＶＲＡＭのパッケージ外部において共
通結合され、図示されない電源装置から所定の電源電圧
ＶＣＣを共通に受ける。同様に、接地電位供給端子ＶＳ
Ｓ１〜ＶＳＳ７は、画像メモリＶＲＡＭのパッケージ外
部において共通結合され、上記電源装置から接地電位Ｖ
ＳＳを共通に受ける。なお、電源電圧ＶＣＣは、特に制
限されないが、＋５Ｖのような正の電源電圧とされる。

【００１８】電源電圧供給端子ＶＣＣ１を介して供給さ
れる電源電圧ＶＣＣならびに接地電位供給端子ＶＳＳ１
を介して供給される接地電位ＶＳＳは、ＲＡＭポート用
データ入出力回路ＩＯＲ１の動作電源として供給され、
電源電圧供給端子ＶＣＣ２を介して供給される電源電圧
ＶＣＣならびに接地電位供給端子ＶＳＳ２を介して供給
される接地電位ＶＳＳは、ＲＡＭポート用データ入出力
回路ＩＯＲ２の動作電源として供給される。また、電源
電圧供給端子ＶＣＣ３を介して供給される電源電圧ＶＣ
Ｃならびに接地電位供給端子ＶＳＳ３を介して供給され
る接地電位ＶＳＳは、ＳＡＭポート用データ入出力回路
ＩＯＳ１の動作電源として供給され、電源電圧供給端子
ＶＣＣ４を介して供給される電源電圧ＶＣＣならびに接
地電位供給端子ＶＳＳ４を介して供給される接地電位Ｖ
ＳＳは、ＳＡＭポート用データ入出力回路ＩＯＳ３の動
作電源として供給される。

【００１９】一方、電源電圧供給端子ＶＣＣ５を介して
供給される電源電圧ＶＣＣならびに接地電位供給端子Ｖ
ＳＳ５を介して供給される接地電位ＶＳＳは、ＳＡＭポ
ート用データ入出力回路ＩＯＳ３の動作電源として供給
され、電源電圧供給端子ＶＣＣ６を介して供給される電
源電圧ＶＣＣならびに接地電位供給端子ＶＳＳ６及びＶ
ＳＳ７を介して供給される接地電位ＶＳＳは、アドレス
バッファＡＢ及びタイミング発生回路ＴＧ等を含むその
他の周辺回路ＰＥＲＦに供給される。これらの結果、こ
の実施例の画像メモリＶＲＡＭは、その電源系統が６系
統に分割され、これによってＲＡＭポート用データ入出
力回路ＩＯＲ１及びＩＯＲ２を構成する１６個の出力バ
ッファあるいはＳＡＭポート用データ入出力回路ＩＯＳ
１〜ＩＯＳ３を構成する１６個の出力バッファが同時に
動作状態とされることにともなう電源ノイズの影響を抑
制できるものとなる。

【００２０】図２には、図１の画像メモリＶＲＡＭの一
実施例の部分的な基板配置図が示されている。また、図
３には、図２の画像メモリＶＲＡＭに含まれる静電保護
素子の一実施例のＡ−Ｂ断面構造図が示され、図４に
は、図２の画像メモリＶＲＡＭに含まれる静電保護回路
の一実施例の等価回路図が示されている。これらの図を
もとに、この実施例の画像メモリの静電保護回路の具体
的な構成と作用ならびにその特徴について説明する。な
お、図２は、画像メモリＶＲＡＭの静電保護回路に関す
る部分を中心に作成されたものであり、この発明に直接
関係のないボンディングパッドや周辺回路等は割愛され
ている。以下、図２及び図３の位置関係をもって、半導
体基板ＰＳＵＢ面上での位置関係を表す。

【００２１】図２において、この実施例の画像メモリＶ
ＲＡＭは、特に制限されないが、いわゆるＬＯＣ（Ｌｅ
ａｄＯｎＣｈｉｐ）パッケージ形態を採り、１３個
のボンディングパッドＶＣＣ１〜ＶＣＣ６ならびにＶＳ
Ｓ１〜ＶＳＳ７を始めとするすべてのボンディングパッ
ドは、半導体基板ＰＳＵＢの中央部に一列に配置され
る。ボンディングパッドＶＣＣ１〜ＶＣＣ６ならびにＶ
ＳＳ１〜ＶＳＳ７は、図示されないボンディングワイヤ
を介して対応する電源電圧供給端子ＶＣＣ１〜ＶＣＣ６
ならびに接地電位供給端子ＶＳＳ１〜ＶＳＳ７にそれぞ
れ結合され、さらに図示されない電源供給配線を介して
画像メモリＶＲＡＭの対応する回路に結合される。半導
体基板ＰＳＵＢの左方には、メモリマットＭＡＴ１が比
較的大きなレイアウト面積をもって配置され、その右方
には、メモリマットＭＡＴ２が比較的大きなレイアウト
面積をもって配置される。

【００２２】この実施例において、ボンディングパッド
ＶＳＳ７に近接する位置には、Ｎ型の拡散層Ｌ７１（第
１の拡散層）が形成され、この拡散層に対向すべくＮ型
の拡散層Ｌ７２（第２の拡散層）が形成される。また、
ボンディングパッドＶＣＣ１及びＶＳＳ１に近接する位
置には、Ｎ型の拡散層Ｌ１１及びＬ１２（第１の拡散
層）がそれぞれ形成され、これらの拡散層に対向すべく
Ｎ型の拡散層Ｌ１３及びＬ１４（第２の拡散層）がそれ
ぞれ形成される。同様に、ボンディングパッドＶＣＣ２
及びＶＳＳ２ないしＶＣＣ６及びＶＳＳ６に近接する位
置には、Ｎ型の拡散層Ｌ２１及びＬ２２ないしＬ６１及
びＬ６２（第１の拡散層）がそれぞれ形成され、これら
の拡散層に対向すべくＮ型の拡散層Ｌ２３及びＬ２４な
いしＬ６３及びＬ６４（第２の拡散層）がそれぞれ形成
される。拡散層Ｌ７１を始めとする第１の拡散層は、図
３の拡散層Ｌ６２に代表して示されるように、コンタク
トを介して対応するボンディングパッドＶＳＳ６等にそ
れぞれ結合され、拡散層Ｌ７２を始めとする第２の拡散
層は、コンタクトを介してアルミニウム配線層ＡＬから
なる静電保護素子結合配線ＥＳＢに共通結合される。

【００２３】ここで、それぞれ対向して形成される合計
１３対の拡散層は、図３の拡散層Ｌ６２及びＬ６４に代
表して示されるように、Ｐ型の半導体基板ＰＳＵＢとと
もに双方向性の静電保護素子ＤＳ１３を形成する。すな
わち、拡散層Ｌ６２は、半導体基板ＰＳＵＢとともにＰ
Ｎ接合型の寄生ダイオードＤ６２を形成し、拡散層Ｌ６
４は、同様な寄生ダイオードＤ６４を形成する。これら
の寄生ダイオードＤ６２及びＤ６４は、さらに半導体基
板ＰＳＵＢを介して直列結合され、所定のブレークダウ
ン電圧を有する静電保護素子ＤＳ１３を形成する。言う
までもなく、このような静電保護素子は、対向するすべ
ての拡散層対において同様に形成され、これによって図
４に示されるような静電保護回路が構成される。

【００２４】すなわち、この実施例の画像メモリＶＲＡ
Ｍの静電保護回路は、図４に示されるように、それぞれ
一対の拡散層が対向されてなる合計１３個の静電保護素
子ＤＳ１〜ＤＳ１３を含む。これらの静電保護素子の一
方は、対応するボンディングパッドつまりは対応する電
源電圧供給端子ＶＣＣ１〜ＶＣＣ６ならびに接地電位供
給端子ＶＳＳ１〜ＶＳＳ７にそれぞれ結合され、その他
方は、静電保護素子結合配線ＥＳＢを介して共通結合さ
れる。これらの結果、電源電圧供給端子ＶＣＣ１〜ＶＣ
Ｃ６ならびに接地電位供給端子ＶＳＳ１〜ＶＳＳ７は、
静電保護素子ＤＳ１〜ＤＳ１３のうちの対応する２個と
静電保護素子結合配線ＥＳＢとを介してすべての組み合
わせで結合され、各電源電圧供給端子及び接地電位供給
端子間には、対応する静電保護素子ＤＳ１〜ＤＳ１３の
ブレークダウン電圧の約２倍に相当する所定の静電破壊
耐圧が確保されるものとなる。

【００２５】なお、上記説明から明らかなように、静電
保護回路に必要とされる静電保護素子の数は、電源電圧
供給端子及び接地電位供給端子の数と同数つまり１３個
となり、従来の画像メモリのように静電保護素子が各電
源電圧供給端子及び接地電位供給端子間にそれぞれ設け
られる場合に比較して６分の１となる。また、１３個の
静電保護素子を共通結合する静電保護素子結合配線ＥＳ
Ｂは、画像メモリがＬＯＣパッケージ形態を採る場合に
おいて単一の直線状となり、そのレイアウト面積も最小
となる。以上の結果、すべての電源電圧供給端子及び接
地電位供給端子の組み合わせにおいて所定の静電破壊耐
圧を確保しつつ、画像メモリのチップサイズを縮小し、
その低コスト化を推進できるものとなる。

【００２６】ところで、この実施例の画像メモリＶＲＡ
Ｍでは、図４から明らかなように、静電保護素子ＤＳ１
〜ＤＳ１３の他方を共通結合するための静電保護素子結
合配線ＥＳＢが言わばフローティング状態とされ、場合
によってはこの静電保護素子結合配線に蓄積された電荷
が画像メモリの動作に影響を与えかねない。これに対処
するには、図５に例示されるように、静電保護素子結合
配線ＥＳＢを所定の抵抗Ｒ１（抵抗手段）を介してボン
ディングパッドＶＳＳ６すなわち接地電位供給端子ＶＳ
Ｓ６等に結合し、静電保護素子結合配線ＥＳＢに蓄積さ
れた電荷をリークさせることが効果的となる。この場
合、抵抗Ｒ１の抵抗値Ｒ１は、静電保護素子結合配線Ｅ
ＳＢの分布抵抗ｒｅに対して、Ｒ１＞ｒｅなる関係にあることが必須条件となる。

【００２７】以上のいくつかの実施例に示されるよう
に、この発明を複数の電源系統を有する画像メモリ等の
半導体装置に適用することで、次のような作用効果を得
ることができる。すなわち、（１）複数の電源系統を有する画像メモリ等の静電保護
回路を、その一方が実質的に対応する電源電圧供給端子
又は接地電位供給端子に結合されその他方が金属配線層
からなる所定の結合配線を介して共通結合される複数の
静電保護素子を基本に構成することで、電源電圧供給端
子又は接地電位供給端子に対応して１個の静電保護素子
を設けるだけで、すべての電源系統の組み合わせに対応
しうる静電保護回路を実現できるという効果が得られ
る。（２）上記（１）項において、静電保護素子の他方を共
通結合するための結合配線を、比較的大きな抵抗値を有
する抵抗手段を介して所定の電源電圧供給端子又は接地
電位供給端子に結合することで、結合配線がフローティ
ング状態となるのを防止し、その蓄積電荷をリークさせ
て、蓄積電荷が画像メモリの他の回路に与える影響を防
止することができるという効果が得られる。（３）上記（１）項及び（２）項により、その動作を安
定化しつつ、複数の電源系統を有する画像メモリ等のチ
ップサイズを縮小し、その低コスト化を推進することが
できるという効果が得られる。

【００２８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、画像メモリＶＲＡＭに設けられる電
源電圧供給端子及び接地電位供給端子の数は、任意に設
定できる。また、電源電圧供給端子ＶＣＣ１〜ＶＣＣ６
にはそれぞれ異なる電位の電源電圧を供給できるし、そ
の極性も任意である。電源電圧供給端子ＶＣＣ１〜ＶＣ
Ｃ６ならびに接地電位供給端子ＶＳＳ１〜ＶＳＳ７は、
その一部を部分的に共通結合することも可能である。図
２において、拡散層や静電保護素子結合配線ＥＳＢの形
状及び配置位置は、種々の実施形態を採りうるし、画像
メモリＶＲＡＭは、ＬＯＣパッケージ形態を採ることを
必須条件ともしない。図３において、静電保護素子は、
例えば拡散層Ｌ６２及びＬ６４の下層に予め形成される
Ｎ型の埋込層を含むことができる。また、ボンディング
パッド及び静電保護素子結合配線ＥＳＢの材質は、アル
ミニウム配線層以外の金属配線層を用いることができ
る。図５において、静電保護素子結合配線ＥＳＢは、抵
抗Ｒ１を介して他の電源電圧供給端子又は接地電位供給
端子に結合することができる。

【００２９】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である画像
メモリに適用した場合について説明したが、それに限定
されるものではなく、ダイナミック型ＲＡＭ等の各種メ
モリ集積回路やこのようなメモリ集積回路を含むディジ
タル集積回路にも適用できる。この発明は、少なくとも
複数の電源系統を有する半導体装置に広く適用できる。

【００３０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、複数の電源系統を有する画
像メモリ等の静電保護回路を、その一方が実質的に対応
する電源電圧供給端子又は接地電位供給端子に結合され
その他方が金属配線層からなる所定の結合配線を介して
共通結合される複数の静電保護素子を基本に構成するこ
とで、電源電圧供給端子又は接地電位供給端子に対応し
て１個の静電保護素子を設けるだけで、すべての電源系
統の組み合わせに対応しうる静電保護回路を実現するこ
とができる。その結果、複数の電源系統を有する画像メ
モリ等のチップサイズを縮小し、その低コスト化を推進
することができる。

【図面の簡単な説明】

【図１】この発明が適用された画像メモリの一実施例を
示すブロック図である。

【図２】図１の画像メモリの一実施例を示す基板配置図
である。

【図３】図２の画像メモリに含まれる静電保護素子の一
実施例を示すＡ−Ｂ断面構造図である。

【図４】図２の画像メモリの静電保護回路の一実施例を
示す等価回路図である。

【図５】この発明が適用された画像メモリの静電保護回
路の他の実施例を示す等価回路図である。

【符号の説明】ＶＲＡＭ・・・画像メモリ、ＩＯＲ１〜ＩＯＲ２・・・
ＲＡＭポート用データ入出力回路、ＩＯＳ１〜ＩＯＳ３
・・・ＳＡＭポート用データ入出力回路、ＡＢ・・・ア
ドレスバッファ、ＴＧ・・・タイミング発生回路。ＩＯ
０〜ＩＯ１５・・・ＲＡＭポート用データ入出力端子、
ＳＩＯ０〜ＳＩＯ１５・・・ＳＡＭポート用データ入出
力端子、Ａ０〜Ａ８・・・アドレス入力端子、ＲＡＳＢ
〜ＱＳＦ・・・制御信号入力端子、ＶＣＣ１〜ＶＣＣ６
・・・電源電圧供給端子又はボンディングパッド、ＶＳ
Ｓ１〜ＶＳＳ７・・・接地電位供給端子又はボンディン
グパッド。ＰＳＵＢ・・・Ｐ型半導体基板、ＭＡＴ１〜
ＭＡＴ２・・・メモリマット、ＥＳＢ・・・静電保護素
子結合配線、Ｌ１１〜Ｌ７２・・・拡散層。Ｎ⁺・・・
Ｎ型拡散層、ＡＬ・・・アルミニウム配線層、ＳｉＯ₂
・・・酸化シリコン膜、ＬＯＣＯＳ・・・ロコス、ＤＳ
１〜ＤＳ１３・・・静電保護素子、Ｄ６２，Ｄ６４・・
・寄生ダイオード、Ｒ１・・・抵抗。

Claims

【特許請求の範囲】

【請求項１】複数の電源電圧供給端子及び／又は接地
電位供給端子と、その一方が実質的に対応する上記電源
電圧供給端子又は接地電位供給端子に結合されその他方
が所定の結合配線を介して共通結合される複数の静電保
護素子とを具備することを特徴とする半導体装置。
【請求項２】上記結合配線は、所定の金属配線層から
なるものであって、上記静電保護素子のそれぞれは、実
質的に対応する上記電源電圧供給端子又は接地電位供給
端子に結合される第１の拡散層と、上記第１の拡散層と
対向して形成され上記結合配線に結合される第２の拡散
層とを含むものであることを特徴とする請求項１の半導
体装置。
【請求項３】上記結合配線は、その分布抵抗に比べて
充分に大きな抵抗値の抵抗手段を介して実質的に所定の
電源電圧供給端子又は接地電位供給端子に結合されるも
のであることを特徴とする請求項１又は請求項２の半導
体装置。
【請求項４】上記半導体装置は、ＬＯＣパッケージ形
態を採るものであることを特徴とする請求項１，請求項
２又は請求項３の半導体装置。