JPH05299606A - 半導体メモリ装置及びそのビット線の短絡救済方法 - Google Patents
半導体メモリ装置及びそのビット線の短絡救済方法Info
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- JPH05299606A JPH05299606A JP4128134A JP12813492A JPH05299606A JP H05299606 A JPH05299606 A JP H05299606A JP 4128134 A JP4128134 A JP 4128134A JP 12813492 A JP12813492 A JP 12813492A JP H05299606 A JPH05299606 A JP H05299606A
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- Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 ビット線１間ショート不良をリーク電流観測
でリジェクトでき、さらにショートを救済できるように
する。 【構成】 隣接するビット線１の各々をＮ，Ｐチャネル
トランジスタ５，６を介して順次交互に電源電位ライン
１４，グランドライン１６に接続し、トランジスタをオ
ンして、ライン間に流れるリーク電流を計測する。ま
た、ラインに電源１０をつなぎ、トランジスタをオンし
て、ビット線に過電圧を加えて隣接するビット線間を短
絡する異物を上記過電圧によるジュール熱で焼き切る。 【効果】 ビット線間ショート不良に関し、テストの高
精度化，テスト時間の短縮、装置の歩留り向上が図れ
る。
でリジェクトでき、さらにショートを救済できるように
する。 【構成】 隣接するビット線１の各々をＮ，Ｐチャネル
トランジスタ５，６を介して順次交互に電源電位ライン
１４，グランドライン１６に接続し、トランジスタをオ
ンして、ライン間に流れるリーク電流を計測する。ま
た、ラインに電源１０をつなぎ、トランジスタをオンし
て、ビット線に過電圧を加えて隣接するビット線間を短
絡する異物を上記過電圧によるジュール熱で焼き切る。 【効果】 ビット線間ショート不良に関し、テストの高
精度化，テスト時間の短縮、装置の歩留り向上が図れ
る。
Description
【０００１】
【産業上の利用分野】この発明は、メモリセルアレイよ
り構成され、メモリセルを指定するアドレス指定線を有
する半導体メモリ装置に関し、特にアドレス指定線間の
短絡（ショート）の処理に関する。
り構成され、メモリセルを指定するアドレス指定線を有
する半導体メモリ装置に関し、特にアドレス指定線間の
短絡（ショート）の処理に関する。
【０００２】
【従来の技術】図６に従来の半導体メモリ装置の回路図
の一例を示す。図において、１はビット線、２はセレク
タ、３は行デコーダ、４はメモリセルをマトリクス状に
配置して成るメモリセルアレイである。メモリセルアレ
イ４の列アドレス指定線としてのビット線１は平行に複
数本配線され、セレクタ２に接続されている。また、行
アドレス指定線としてのワード線（図示せず）は行デコ
ーダ３に接続されている。
の一例を示す。図において、１はビット線、２はセレク
タ、３は行デコーダ、４はメモリセルをマトリクス状に
配置して成るメモリセルアレイである。メモリセルアレ
イ４の列アドレス指定線としてのビット線１は平行に複
数本配線され、セレクタ２に接続されている。また、行
アドレス指定線としてのワード線（図示せず）は行デコ
ーダ３に接続されている。
【０００３】次に作用を説明する。メモリセルの内容は
ビット線１，ワード線でメモリセルのアドレスを指定す
ることにより読み出される。アドレス指定線として例え
ば隣接するビット線１間に異物Ｅが介在することにより
ビット線間ショートが生じる。従来、半導体メモリ装置
におけるビット線間ショートのリジェクト（ビット線間
が短絡している装置の排除）は、メモリセルの内容を読
み出し、それが期待値と一致するか否かの判断で、間接
的に行っていた。
ビット線１，ワード線でメモリセルのアドレスを指定す
ることにより読み出される。アドレス指定線として例え
ば隣接するビット線１間に異物Ｅが介在することにより
ビット線間ショートが生じる。従来、半導体メモリ装置
におけるビット線間ショートのリジェクト（ビット線間
が短絡している装置の排除）は、メモリセルの内容を読
み出し、それが期待値と一致するか否かの判断で、間接
的に行っていた。
【０００４】
【発明が解決しようとする課題】従来の半導体メモリ装
置は以上のように構成されているので、アドレス指定線
として例えばビット線間ショートのリジェクトは、間接
的なテストで判断しなければならず、テスト精度の信頼
性が低かった。また、テスト時間の長時間化などの問題
点があった。
置は以上のように構成されているので、アドレス指定線
として例えばビット線間ショートのリジェクトは、間接
的なテストで判断しなければならず、テスト精度の信頼
性が低かった。また、テスト時間の長時間化などの問題
点があった。
【０００５】さらに、ビット線間ショートと判断された
装置は不良品として排除していたため歩留りが悪かっ
た。
装置は不良品として排除していたため歩留りが悪かっ
た。
【０００６】この発明は、上記のような問題点を解消す
るためになされたもので、ショートを起こしているアド
レス指定線間を流れるリーク電流量の観測から、アドレ
ス指定線間ショートのリジェクトを精度良く、短時間で
行える半導体メモリ装置を得ることを目的としている。
るためになされたもので、ショートを起こしているアド
レス指定線間を流れるリーク電流量の観測から、アドレ
ス指定線間ショートのリジェクトを精度良く、短時間で
行える半導体メモリ装置を得ることを目的としている。
【０００７】さらに上記半導体メモリ装置におけるアド
レス指定線間ショート不良を救済できて、歩留りを向上
できるアドレス指定線の短絡救済方法を提供することを
目的とする。
レス指定線間ショート不良を救済できて、歩留りを向上
できるアドレス指定線の短絡救済方法を提供することを
目的とする。
【０００８】
【課題を解決するための手段】この発明の請求項１によ
る半導体メモリ装置は、メモリセルをマトリクス状に配
置して成るメモリセルアレイ４と、上記メモリセルを指
定する複数のアドレス指定線（ビット線１）とを有し、
隣接するアドレス指定線の各々をスイッチング素子
（Ｐ，Ｎチャネルトランジスタ５，６）を介して順次交
互に電源電位ライン，グランドラインに接続して成るも
のである。
る半導体メモリ装置は、メモリセルをマトリクス状に配
置して成るメモリセルアレイ４と、上記メモリセルを指
定する複数のアドレス指定線（ビット線１）とを有し、
隣接するアドレス指定線の各々をスイッチング素子
（Ｐ，Ｎチャネルトランジスタ５，６）を介して順次交
互に電源電位ライン，グランドラインに接続して成るも
のである。
【０００９】また、この発明の請求項２による半導体メ
モリ装置のアドレス指定線の短絡救済方法は、上記半導
体メモリ装置の電源電位ライン，グランドラインに電源
１０を接続するとともに、上記スイッチング素子をオン
して、アドレス指定線に過電圧を加え、隣接するアドレ
ス指定線間を短絡する異物を上記過電圧によるジュール
熱で焼き切るようにするものである。
モリ装置のアドレス指定線の短絡救済方法は、上記半導
体メモリ装置の電源電位ライン，グランドラインに電源
１０を接続するとともに、上記スイッチング素子をオン
して、アドレス指定線に過電圧を加え、隣接するアドレ
ス指定線間を短絡する異物を上記過電圧によるジュール
熱で焼き切るようにするものである。
【００１０】
【作用】この発明における半導体メモリ装置によれば、
スイッチング素子をオンして隣接するアドレス指定線間
に流れるリーク電流量を観測することで、アドレス指定
線間ショート不良の判定を行う。
スイッチング素子をオンして隣接するアドレス指定線間
に流れるリーク電流量を観測することで、アドレス指定
線間ショート不良の判定を行う。
【００１１】また、この発明における半導体メモリ装置
のアドレス指定線の短絡救済方法は、上述の半導体メモ
リ装置のスイッチング素子をオンして、アドレス指定線
に過電圧を加え、線間ショートの原因となる異物をジュ
ール熱で焼き切る。
のアドレス指定線の短絡救済方法は、上述の半導体メモ
リ装置のスイッチング素子をオンして、アドレス指定線
に過電圧を加え、線間ショートの原因となる異物をジュ
ール熱で焼き切る。
【００１２】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１において、１は列アドレス指定線
としてメモリセルを指定するビット線、２はいずれかの
ビット線１を選択するセレクタ、３は行デコーダ、４は
メモリセルをマトリクス状に配置して成るメモリセルア
レイ、５，６はスイッチング素子としてのトランジスタ
であり、５はＰチャネルトランジスタ、６は制御信号φ
（Ｈレベル）によりオンするＮチャネルトランジスタで
ある。７はトランジスタ制御信号φ反転用のインバータ
であり、Ｐチャネルトランジスタ５をオンする。８はＶ
ＣＣ（電源電位）、９はＶＳＳ（グランド電位）であ
る。上記ビット線１は平行に複数本配線され、セレクタ
２に接続されている。また、行デコーダ３には図示しな
い行アドレス指定線としての複数のワード線が接続され
ている。Ｐチャネルトランジスタ５，Ｎチャネルトラン
ジスタ６は隣接するビット線１に交互に設けられてお
り、Ｐチャネルトランジスタ５はＶＣＣ８に、Ｎチャネ
ルトランジスタ６はＶＳＳ９にソース側が接続されてい
る。
ついて説明する。図１において、１は列アドレス指定線
としてメモリセルを指定するビット線、２はいずれかの
ビット線１を選択するセレクタ、３は行デコーダ、４は
メモリセルをマトリクス状に配置して成るメモリセルア
レイ、５，６はスイッチング素子としてのトランジスタ
であり、５はＰチャネルトランジスタ、６は制御信号φ
（Ｈレベル）によりオンするＮチャネルトランジスタで
ある。７はトランジスタ制御信号φ反転用のインバータ
であり、Ｐチャネルトランジスタ５をオンする。８はＶ
ＣＣ（電源電位）、９はＶＳＳ（グランド電位）であ
る。上記ビット線１は平行に複数本配線され、セレクタ
２に接続されている。また、行デコーダ３には図示しな
い行アドレス指定線としての複数のワード線が接続され
ている。Ｐチャネルトランジスタ５，Ｎチャネルトラン
ジスタ６は隣接するビット線１に交互に設けられてお
り、Ｐチャネルトランジスタ５はＶＣＣ８に、Ｎチャネ
ルトランジスタ６はＶＳＳ９にソース側が接続されてい
る。
【００１３】上記半導体メモリ装置のビット線間リーク
電流量を測定する測定回路の一例を図４に示す。図４に
おいて、１０は電源、１１はビット線間のリーク電流を
計測する測定器としての電流計、１２は上述の半導体メ
モリ装置、あるいはメモリ内蔵型のマイクロコンピュー
タを示す。１３はＶＣＣピン、１４は電源電位ライン、
１５はＶＳＳピン、１６はグランドラインである。
電流量を測定する測定回路の一例を図４に示す。図４に
おいて、１０は電源、１１はビット線間のリーク電流を
計測する測定器としての電流計、１２は上述の半導体メ
モリ装置、あるいはメモリ内蔵型のマイクロコンピュー
タを示す。１３はＶＣＣピン、１４は電源電位ライン、
１５はＶＳＳピン、１６はグランドラインである。
【００１４】次に動作について説明する。今、テストモ
ード時により、セレクタ２及び行デコーダ３から出力さ
れるワード線をアンアクティブ状態にしておく、トラン
ジスタ制御信号φにより、Ｐチャネルトランジスタ５及
びＮチャネルトランジスタ６を同時にアクティブ（オ
ン）状態にすると、ビット線１は交互にＶＣＣ，ＶＳＳ
ラインとなり、隣接するビット線１間に異物Ｅが介在し
て線間ショートしていれば、ＶＣＣ８，ＶＳＳ９間のリ
ーク電流Ｉ量は増加することから、これを電流計１１で
観測することでビット線ショート不良をリジェクトでき
る。
ード時により、セレクタ２及び行デコーダ３から出力さ
れるワード線をアンアクティブ状態にしておく、トラン
ジスタ制御信号φにより、Ｐチャネルトランジスタ５及
びＮチャネルトランジスタ６を同時にアクティブ（オ
ン）状態にすると、ビット線１は交互にＶＣＣ，ＶＳＳ
ラインとなり、隣接するビット線１間に異物Ｅが介在し
て線間ショートしていれば、ＶＣＣ８，ＶＳＳ９間のリ
ーク電流Ｉ量は増加することから、これを電流計１１で
観測することでビット線ショート不良をリジェクトでき
る。
【００１５】通常ＩＣＣスタンバイリーク（クロック停
止時、常温）では、電流値は数μＡ程度（品種差はあ
る）。しかし、異物Ｅにより、ＶＣＣ−ＶＳＳがショー
トしていれば数百μＡ〜数十ｍＡ程度流れる。
止時、常温）では、電流値は数μＡ程度（品種差はあ
る）。しかし、異物Ｅにより、ＶＣＣ−ＶＳＳがショー
トしていれば数百μＡ〜数十ｍＡ程度流れる。
【００１６】上記実施例によれば、メモリセルの読み出
しテストをすることなくビット線間ショートをリジュク
トできるが、どのビット線間に異物Ｅが介在しているの
か特定するのならば、メモリセルの読み出しテストをす
れば特定できる。
しテストをすることなくビット線間ショートをリジュク
トできるが、どのビット線間に異物Ｅが介在しているの
か特定するのならば、メモリセルの読み出しテストをす
れば特定できる。
【００１７】実施例２．次に、この発明の半導体メモリ
装置のアドレス指定線の短絡救済方法の一実施例を説明
する。前実施例と同じ構成の半導体メモリ装置におい
て、セレクタ２及び行デコーダ３から出力されるワード
線をアンアクティブ、Ｐチャネルトランジスタ５及びＮ
チャネルトランジスタ６をアクティブ（オン）状態にし
ておく。異物Ｅによりビット線間がショートしているこ
とを、前記実施例の動作に従い確認されたならば、電源
１０の電圧を上げてＶＣＣ８に加電圧を印加し、ビット
線間に介在している異物Ｅをジュール熱により焼き切
る。これにより、ビット線間ショートを救済することが
できる。
装置のアドレス指定線の短絡救済方法の一実施例を説明
する。前実施例と同じ構成の半導体メモリ装置におい
て、セレクタ２及び行デコーダ３から出力されるワード
線をアンアクティブ、Ｐチャネルトランジスタ５及びＮ
チャネルトランジスタ６をアクティブ（オン）状態にし
ておく。異物Ｅによりビット線間がショートしているこ
とを、前記実施例の動作に従い確認されたならば、電源
１０の電圧を上げてＶＣＣ８に加電圧を印加し、ビット
線間に介在している異物Ｅをジュール熱により焼き切
る。これにより、ビット線間ショートを救済することが
できる。
【００１８】この場合、異物が介在している特定ビット
線間の異物にのみジュール熱は発生する。図２に示すよ
うに導伝性の低い異物Ｅ１あるいは、伝導路が狭い異物
Ｅ２は、図３に示す等価回路のように抵抗Ｒとなるため
に、過電圧Ｖにおいて異物Ｅ１，Ｅ２はジュール熱を発
して焼き切れる。
線間の異物にのみジュール熱は発生する。図２に示すよ
うに導伝性の低い異物Ｅ１あるいは、伝導路が狭い異物
Ｅ２は、図３に示す等価回路のように抵抗Ｒとなるため
に、過電圧Ｖにおいて異物Ｅ１，Ｅ２はジュール熱を発
して焼き切れる。
【００１９】実施例３．前実施例の構成において、ＶＣ
Ｃ８を図５に示すように、他の回路１７へのＶＣＣ８Ａ
と別電源１０Ａに接続すれば、前実施例のビット線ショ
ート救済時の加電圧が、他の回路１７を破壊するような
事態を防止することができる。図において、１３Ａ，１
４Ａ，１５Ａ，１６Ａはそれぞれ他の回路１７のＶＣＣ
ピン，電源電位ライン，ＶＳＳピン，グランドラインで
ある。
Ｃ８を図５に示すように、他の回路１７へのＶＣＣ８Ａ
と別電源１０Ａに接続すれば、前実施例のビット線ショ
ート救済時の加電圧が、他の回路１７を破壊するような
事態を防止することができる。図において、１３Ａ，１
４Ａ，１５Ａ，１６Ａはそれぞれ他の回路１７のＶＣＣ
ピン，電源電位ライン，ＶＳＳピン，グランドラインで
ある。
【００２０】尚、上述した各実施例においては、アドレ
ス指定線としてビット線を例にしたが、これは通常、ビ
ット線はメタル線よりなり、過電圧を加えても焼き切れ
ることがなく、ワード線は樹脂線等の焼き切れる可能性
がある材料で構成している場合が多いという理由からで
ある。したがって、ワード線の材料として過電圧を加え
ても焼き切れる心配のないメタル線等で構成したもので
あるならば、ワード線ショートのリジェクト，救済にも
本発明は適用可能である。
ス指定線としてビット線を例にしたが、これは通常、ビ
ット線はメタル線よりなり、過電圧を加えても焼き切れ
ることがなく、ワード線は樹脂線等の焼き切れる可能性
がある材料で構成している場合が多いという理由からで
ある。したがって、ワード線の材料として過電圧を加え
ても焼き切れる心配のないメタル線等で構成したもので
あるならば、ワード線ショートのリジェクト，救済にも
本発明は適用可能である。
【００２１】
【発明の効果】以上のように、この発明の請求項１に係
る半導体メモリ装置によれば、メモリセルをマトリクス
状に配置して成るメモリセルアレイと、上記メモリセル
を指定する複数のアドレス指定線とを有し、隣接するア
ドレス指定線の各々をスイッチング素子を介して順次交
互に電源電位ライン，グランドラインに接続して成るの
で、アドレス指定線間ショートのリジェクトを精度良
く、短時間で行える。
る半導体メモリ装置によれば、メモリセルをマトリクス
状に配置して成るメモリセルアレイと、上記メモリセル
を指定する複数のアドレス指定線とを有し、隣接するア
ドレス指定線の各々をスイッチング素子を介して順次交
互に電源電位ライン，グランドラインに接続して成るの
で、アドレス指定線間ショートのリジェクトを精度良
く、短時間で行える。
【００２２】また、この発明の請求項２に係るメモリ装
置のアドレス指定線の救済方法によれば、上記半導体メ
モリ装置の電源電位ライン，グランドラインに電源を接
続するとともに、上記スイッチング素子をオンして、ア
ドレス指定線に過電圧を加え、隣接するアドレス指定線
間を短絡する異物を上記過電圧によるジュール熱で焼き
切るようにしたので、アドレス指定線間のショートを救
済できて、装置の歩留りを向上できる。
置のアドレス指定線の救済方法によれば、上記半導体メ
モリ装置の電源電位ライン，グランドラインに電源を接
続するとともに、上記スイッチング素子をオンして、ア
ドレス指定線に過電圧を加え、隣接するアドレス指定線
間を短絡する異物を上記過電圧によるジュール熱で焼き
切るようにしたので、アドレス指定線間のショートを救
済できて、装置の歩留りを向上できる。
【図１】この発明の半導体メモリ装置の一実施例を示す
回路図である。
回路図である。
【図２】この発明の半導体メモリ装置のアドレス指定線
の救済方法の説明図である。
の救済方法の説明図である。
【図３】この発明の半導体メモリ装置のアドレス指定線
の救済方法の説明図である。
の救済方法の説明図である。
【図４】この発明の半導体メモリ装置のリーク電流測定
及び過電圧印加回路の一例を示す図である。
及び過電圧印加回路の一例を示す図である。
【図５】この発明の半導体メモリ装置のアドレス指定線
の救済方法に使用する過電圧印加回路の他の例を示す図
である。
の救済方法に使用する過電圧印加回路の他の例を示す図
である。
【図６】従来の半導体メモリ装置の一例を示す回路図で
ある。
ある。
１ ビット線（アドレス指定線） ２ セレクタ ３ 行デコーダ ４ メモリセルアレイ ５ Ｐチャネルトランジスタ（スイッチング素子） ６ Ｎチャネルトランジスタ（スイッチング素子） ７ インバータ １０ 電源 １４ 電源電位ライン １６ グランドライン
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年９月２９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 半導体メモリ装置及びそのビット線の
短絡救済方法
短絡救済方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、メモリセルアレイよ
り構成され、メモリセルのデータを出力するビット線を
有する半導体メモリ装置に関し、特にビット線間の短絡
（ショート）の処理に関する。
り構成され、メモリセルのデータを出力するビット線を
有する半導体メモリ装置に関し、特にビット線間の短絡
（ショート）の処理に関する。
【０００２】
【従来の技術】図６に従来の半導体メモリ装置の回路図
の一例を示す。図において、１はビット線、２はセレク
タ、３は行デコーダ、４はメモリセルをマトリクス状に
配置して成るメモリセルアレイである。メモリセルアレ
イ４のデータ出力線としてのビット線１は平行に複数本
配線され、セレクタ２に接続されている。また、行ビッ
ト線としてのワード線（図示せず）は行デコーダ３に接
続されている。
の一例を示す。図において、１はビット線、２はセレク
タ、３は行デコーダ、４はメモリセルをマトリクス状に
配置して成るメモリセルアレイである。メモリセルアレ
イ４のデータ出力線としてのビット線１は平行に複数本
配線され、セレクタ２に接続されている。また、行ビッ
ト線としてのワード線（図示せず）は行デコーダ３に接
続されている。
【０００３】次に作用を説明する。メモリセルの内容は
ワード線を指定することにより指定されたワード線上す
べてのセルが読み出される。指定されたワード線上のす
べてのセルはその内容をビット線１に出力し、セレクタ
２により、選択されたビット線１のみのデータが出力さ
れる。メモリセルのデータ出力線として例えば隣接する
ビット線１間に異物Ｅが介在することによりビット線間
ショートが生じる。従来、半導体メモリ装置におけるビ
ット線間ショートのリジェクト（ビット線間が短絡して
いる装置の排除）は、メモリセルの内容を読み出し、そ
れが期待値と一致するか否かの判断で、間接的に行って
いた。
ワード線を指定することにより指定されたワード線上す
べてのセルが読み出される。指定されたワード線上のす
べてのセルはその内容をビット線１に出力し、セレクタ
２により、選択されたビット線１のみのデータが出力さ
れる。メモリセルのデータ出力線として例えば隣接する
ビット線１間に異物Ｅが介在することによりビット線間
ショートが生じる。従来、半導体メモリ装置におけるビ
ット線間ショートのリジェクト（ビット線間が短絡して
いる装置の排除）は、メモリセルの内容を読み出し、そ
れが期待値と一致するか否かの判断で、間接的に行って
いた。
【０００４】
【発明が解決しようとする課題】従来の半導体メモリ装
置は以上のように構成されているので、メモリセルのデ
ータ出力線として例えばビット線間ショートのリジェク
トは、間接的なテストで判断しなければならず、テスト
精度の信頼性が低かった。また、テスト時間の長時間化
などの問題点があった。
置は以上のように構成されているので、メモリセルのデ
ータ出力線として例えばビット線間ショートのリジェク
トは、間接的なテストで判断しなければならず、テスト
精度の信頼性が低かった。また、テスト時間の長時間化
などの問題点があった。
【０００５】さらに、ビット線間ショートと判断された
装置は不良品として排除していたため歩留りが悪かっ
た。
装置は不良品として排除していたため歩留りが悪かっ
た。
【０００６】この発明は、上記のような問題点を解消す
るためになされたもので、ショートを起こしているビッ
ト線間を流れるリーク電流量の観測から、ビット線間シ
ョートのリジェクトを精度良く、短時間で行える半導体
メモリ装置を得ることを目的としている。
るためになされたもので、ショートを起こしているビッ
ト線間を流れるリーク電流量の観測から、ビット線間シ
ョートのリジェクトを精度良く、短時間で行える半導体
メモリ装置を得ることを目的としている。
【０００７】さらに上記半導体メモリ装置におけるビッ
ト線間ショート不良を救済できて、歩留りを向上できる
ビット線の短絡救済方法を提供することを目的とする。
ト線間ショート不良を救済できて、歩留りを向上できる
ビット線の短絡救済方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】この発明の請求項１によ
る半導体メモリ装置は、メモリセルをマトリクス状に配
置して成るメモリセルアレイ４と、上記メモリセルのデ
ータを出力する複数のビット線１とを有し、隣接するビ
ット線の各々をスイッチング素子（Ｐ，Ｎチャネルトラ
ンジスタ５，６）を介して順次交互に電源電位ライン，
グランドラインに接続して成るものである。
る半導体メモリ装置は、メモリセルをマトリクス状に配
置して成るメモリセルアレイ４と、上記メモリセルのデ
ータを出力する複数のビット線１とを有し、隣接するビ
ット線の各々をスイッチング素子（Ｐ，Ｎチャネルトラ
ンジスタ５，６）を介して順次交互に電源電位ライン，
グランドラインに接続して成るものである。
【０００９】また、この発明の請求項２による半導体メ
モリ装置のビット線の短絡救済方法は、上記半導体メモ
リ装置の電源電位ライン，グランドラインに電源１０を
接続するとともに、上記スイッチング素子をオンして、
ビット線に過電圧を加え、隣接するビット線間を短絡す
る異物を上記過電圧によるジュール熱で焼き切るように
するものである。
モリ装置のビット線の短絡救済方法は、上記半導体メモ
リ装置の電源電位ライン，グランドラインに電源１０を
接続するとともに、上記スイッチング素子をオンして、
ビット線に過電圧を加え、隣接するビット線間を短絡す
る異物を上記過電圧によるジュール熱で焼き切るように
するものである。
【００１０】
【作用】この発明における半導体メモリ装置によれば、
スイッチング素子をオンして隣接するビット線間に流れ
るリーク電流量を観測することで、ビット線間ショート
不良の判定を行う。
スイッチング素子をオンして隣接するビット線間に流れ
るリーク電流量を観測することで、ビット線間ショート
不良の判定を行う。
【００１１】また、この発明における半導体メモリ装置
のビット線の短絡救済方法は、上述の半導体メモリ装置
のスイッチング素子をオンして、ビット線に過電圧を加
え、線間ショートの原因となる異物をジュール熱で焼き
切る。
のビット線の短絡救済方法は、上述の半導体メモリ装置
のスイッチング素子をオンして、ビット線に過電圧を加
え、線間ショートの原因となる異物をジュール熱で焼き
切る。
【００１２】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１において、１はデータ出力線とし
てメモリセルの内容を出力するビット線、２はいずれか
のビット線１を選択するセレクタ、３は行デコーダ、４
はメモリセルをマトリクス状に配置して成るメモリセル
アレイ、５，６はスイッチング素子としてのトランジス
タであり、５はＰチャネルトランジスタ、６は制御信号
φ（Ｈレベル）によりオンするＮチャネルトランジスタ
である。７はトランジスタ制御信号φ反転用のインバー
タであり、Ｐチャネルトランジスタ５をオンする。８は
ＶＣＣ（電源電位）、９はＶＳＳ（グランド電位）であ
る。上記ビット線１は平行に複数本配線され、セレクタ
２に接続されている。また、行デコーダ３には図示しな
い行ビット線としての複数のワード線が接続されてい
る。Ｐチャネルトランジスタ５，Ｎチャネルトランジス
タ６は隣接するビット線１に交互に設けられており、Ｐ
チャネルトランジスタ５はＶＣＣ８に、Ｎチャネルトラ
ンジスタ６はＶＳＳ９にソース側が接続されている。
ついて説明する。図１において、１はデータ出力線とし
てメモリセルの内容を出力するビット線、２はいずれか
のビット線１を選択するセレクタ、３は行デコーダ、４
はメモリセルをマトリクス状に配置して成るメモリセル
アレイ、５，６はスイッチング素子としてのトランジス
タであり、５はＰチャネルトランジスタ、６は制御信号
φ（Ｈレベル）によりオンするＮチャネルトランジスタ
である。７はトランジスタ制御信号φ反転用のインバー
タであり、Ｐチャネルトランジスタ５をオンする。８は
ＶＣＣ（電源電位）、９はＶＳＳ（グランド電位）であ
る。上記ビット線１は平行に複数本配線され、セレクタ
２に接続されている。また、行デコーダ３には図示しな
い行ビット線としての複数のワード線が接続されてい
る。Ｐチャネルトランジスタ５，Ｎチャネルトランジス
タ６は隣接するビット線１に交互に設けられており、Ｐ
チャネルトランジスタ５はＶＣＣ８に、Ｎチャネルトラ
ンジスタ６はＶＳＳ９にソース側が接続されている。
【００１３】上記半導体メモリ装置のビット線間リーク
電流量を測定する測定回路の一例を図４に示す。図４に
おいて、１０は電源、１１はビット線間のリーク電流を
計測する測定器としての電流計、１２は上述の半導体メ
モリ装置、あるいはメモリ内蔵型のマイクロコンピュー
タを示す。１３はＶＣＣピン、１４は電源電位ライン、
１５はＶＳＳピン、１６はグランドラインである。
電流量を測定する測定回路の一例を図４に示す。図４に
おいて、１０は電源、１１はビット線間のリーク電流を
計測する測定器としての電流計、１２は上述の半導体メ
モリ装置、あるいはメモリ内蔵型のマイクロコンピュー
タを示す。１３はＶＣＣピン、１４は電源電位ライン、
１５はＶＳＳピン、１６はグランドラインである。
【００１４】次に動作について説明する。今、テストモ
ード時により、セレクタ２及び行デコーダ３から出力さ
れるワード線をアンアクティブ状態にしておく、トラン
ジスタ制御信号φにより、Ｐチャネルトランジスタ５及
びＮチャネルトランジスタ６を同時にアクティブ（オ
ン）状態にすると、ビット線１は交互にＶＣＣ，ＶＳＳ
ラインとなり、隣接するビット線１間に異物Ｅが介在し
て線間ショートしていれば、ＶＣＣ８，ＶＳＳ９間のリ
ーク電流Ｉ量は増加することから、これを電流計１１で
観測することでビット線ショート不良をリジェクトでき
る。
ード時により、セレクタ２及び行デコーダ３から出力さ
れるワード線をアンアクティブ状態にしておく、トラン
ジスタ制御信号φにより、Ｐチャネルトランジスタ５及
びＮチャネルトランジスタ６を同時にアクティブ（オ
ン）状態にすると、ビット線１は交互にＶＣＣ，ＶＳＳ
ラインとなり、隣接するビット線１間に異物Ｅが介在し
て線間ショートしていれば、ＶＣＣ８，ＶＳＳ９間のリ
ーク電流Ｉ量は増加することから、これを電流計１１で
観測することでビット線ショート不良をリジェクトでき
る。
【００１５】通常ＩＣＣスタンバイリーク（クロック停
止時、常温）では、電流値は数μＡ程度（品種差はあ
る）。しかし、異物Ｅにより、ＶＣＣ−ＶＳＳがショー
トしていれば数百μＡ〜数十ｍＡ程度流れる。
止時、常温）では、電流値は数μＡ程度（品種差はあ
る）。しかし、異物Ｅにより、ＶＣＣ−ＶＳＳがショー
トしていれば数百μＡ〜数十ｍＡ程度流れる。
【００１６】上記実施例によれば、メモリセルの読み出
しテストをすることなくビット線間ショートをリジュク
トできるが、どのビット線間に異物Ｅが介在しているの
か特定するのならば、メモリセルの読み出しテストをす
れば特定できる。
しテストをすることなくビット線間ショートをリジュク
トできるが、どのビット線間に異物Ｅが介在しているの
か特定するのならば、メモリセルの読み出しテストをす
れば特定できる。
【００１７】実施例２．次に、この発明の半導体メモリ
装置のビット線の短絡救済方法の一実施例を説明する。
前実施例と同じ構成の半導体メモリ装置において、セレ
クタ２及び行デコーダ３から出力されるワード線をアン
アクティブ、Ｐチャネルトランジスタ５及びＮチャネル
トランジスタ６をアクティブ（オン）状態にしておく。
異物Ｅによりビット線間がショートしていることを、前
記実施例の動作に従い確認されたならば、電源１０の電
圧を上げてＶＣＣ８に加電圧を印加し、ビット線間に介
在している異物Ｅをジュール熱により焼き切る。これに
より、ビット線間ショートを救済することができる。
装置のビット線の短絡救済方法の一実施例を説明する。
前実施例と同じ構成の半導体メモリ装置において、セレ
クタ２及び行デコーダ３から出力されるワード線をアン
アクティブ、Ｐチャネルトランジスタ５及びＮチャネル
トランジスタ６をアクティブ（オン）状態にしておく。
異物Ｅによりビット線間がショートしていることを、前
記実施例の動作に従い確認されたならば、電源１０の電
圧を上げてＶＣＣ８に加電圧を印加し、ビット線間に介
在している異物Ｅをジュール熱により焼き切る。これに
より、ビット線間ショートを救済することができる。
【００１８】この場合、異物が介在している特定ビット
線間の異物にのみジュール熱は発生する。図２に示すよ
うに導伝性の低い異物Ｅ１あるいは、伝導路が狭い異物
Ｅ２は、図３に示す等価回路のように抵抗Ｒとなるため
に、過電圧Ｖにおいて異物Ｅ１，Ｅ２はジュール熱を発
して焼き切れる。
線間の異物にのみジュール熱は発生する。図２に示すよ
うに導伝性の低い異物Ｅ１あるいは、伝導路が狭い異物
Ｅ２は、図３に示す等価回路のように抵抗Ｒとなるため
に、過電圧Ｖにおいて異物Ｅ１，Ｅ２はジュール熱を発
して焼き切れる。
【００１９】実施例３．前実施例の構成において、ＶＣ
Ｃ８を図５に示すように、他の回路１７へのＶＣＣ８Ａ
と別電源１０Ａに接続すれば、前実施例のビット線ショ
ート救済時の加電圧が、他の回路１７を破壊するような
事態を防止することができる。図において、１３Ａ，１
４Ａ，１５Ａ，１６Ａはそれぞれ他の回路１７のＶＣＣ
ピン，電源電位ライン，ＶＳＳピン，グランドラインで
ある。
Ｃ８を図５に示すように、他の回路１７へのＶＣＣ８Ａ
と別電源１０Ａに接続すれば、前実施例のビット線ショ
ート救済時の加電圧が、他の回路１７を破壊するような
事態を防止することができる。図において、１３Ａ，１
４Ａ，１５Ａ，１６Ａはそれぞれ他の回路１７のＶＣＣ
ピン，電源電位ライン，ＶＳＳピン，グランドラインで
ある。
【００２０】尚、上述した各実施例においては、データ
出力線としてのビット線を例にしたがワード線ショート
のリジェクトにも本発明は適用可能である。
出力線としてのビット線を例にしたがワード線ショート
のリジェクトにも本発明は適用可能である。
【００２１】
【発明の効果】以上のように、この発明の請求項１に係
る半導体メモリ装置によれば、メモリセルをマトリクス
状に配置して成るメモリセルアレイと、上記メモリセル
のデータを出力する複数のビット線とを有し、隣接する
ビット線の各々をスイッチング素子を介して順次交互に
電源電位ライン，グランドラインに接続して成るので、
ビット線間ショートのリジェクトを精度良く、短時間で
行える。
る半導体メモリ装置によれば、メモリセルをマトリクス
状に配置して成るメモリセルアレイと、上記メモリセル
のデータを出力する複数のビット線とを有し、隣接する
ビット線の各々をスイッチング素子を介して順次交互に
電源電位ライン，グランドラインに接続して成るので、
ビット線間ショートのリジェクトを精度良く、短時間で
行える。
【００２２】また、この発明の請求項２に係るメモリ装
置のビット線の救済方法によれば、上記半導体メモリ装
置の電源電位ライン，グランドラインに電源を接続する
とともに、上記スイッチング素子をオンして、ビット線
に過電圧を加え、隣接するビット線間を短絡する異物を
上記過電圧によるジュール熱で焼き切るようにしたの
で、ビット線間のショートを救済できて、装置の歩留り
を向上できる。
置のビット線の救済方法によれば、上記半導体メモリ装
置の電源電位ライン，グランドラインに電源を接続する
とともに、上記スイッチング素子をオンして、ビット線
に過電圧を加え、隣接するビット線間を短絡する異物を
上記過電圧によるジュール熱で焼き切るようにしたの
で、ビット線間のショートを救済できて、装置の歩留り
を向上できる。
【図面の簡単な説明】
【図１】この発明の半導体メモリ装置の一実施例を示す
回路図である。
回路図である。
【図２】この発明の半導体メモリ装置のビット線の救済
方法の説明図である。
方法の説明図である。
【図３】この発明の半導体メモリ装置のビット線の救済
方法の説明図である。
方法の説明図である。
【図４】この発明の半導体メモリ装置のリーク電流測定
及び過電圧印加回路の一例を示す図である。
及び過電圧印加回路の一例を示す図である。
【図５】この発明の半導体メモリ装置のビット線の救済
方法に使用する過電圧印加回路の他の例を示す図であ
る。
方法に使用する過電圧印加回路の他の例を示す図であ
る。
【図６】従来の半導体メモリ装置の一例を示す回路図で
ある。
ある。
【符号の説明】 １ ビット線 ２ セレクタ ３ 行デコーダ ４ メモリセルアレイ ５ Ｐチャネルトランジスタ（スイッチング素子） ６ Ｎチャネルトランジスタ（スイッチング素子） ７ インバータ １０ 電源 １４ 電源電位ライン １６ グランドライン
Claims (2)
- 【請求項１】 メモリセルをマトリクス状に配置して成
るメモリセルアレイと、上記メモリセルを指定する複数
のアドレス指定線とを有する半導体メモリ装置におい
て、隣接するアドレス指定線の各々をスイッチング素子
を介して順次交互に電源電位ライン，グランドラインに
接続して成ることを特徴とする半導体メモリ装置。 - 【請求項２】 メモリセルをマトリクス状に配置して成
るメモリセルアレイと、上記メモリセルを指定する複数
のアドレス指定線とを有するとともに、隣接するアドレ
ス指定線の各々をスイッチング素子を介して順次交互に
電源電位ライン，グランドラインに接続して成る半導体
メモリ装置において、上記電源電位ライン，グランドラ
インに電源を接続するとともに、上記スイッチング素子
をオンして、アドレス指定線に過電圧を加え、隣接する
アドレス指定線間を短絡する異物を上記過電圧によるジ
ュール熱で焼き切るようにしたことを特徴とする半導体
メモリ装置のアドレス指定線の短絡救済方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4128134A JP2978329B2 (ja) | 1992-04-21 | 1992-04-21 | 半導体メモリ装置及びそのビット線の短絡救済方法 |
| US08/043,225 US5343431A (en) | 1992-04-21 | 1993-04-06 | Semiconductor memory apparatus, test apparatus therefor and method for relieving semiconductor memory apparatus from short circuit |
| DE4312238A DE4312238C2 (de) | 1992-04-21 | 1993-04-15 | Verfahren zum Befreien einer Halbleiterspeichervorrichtung von einem Kurzschluß |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4128134A JP2978329B2 (ja) | 1992-04-21 | 1992-04-21 | 半導体メモリ装置及びそのビット線の短絡救済方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05299606A true JPH05299606A (ja) | 1993-11-12 |
| JP2978329B2 JP2978329B2 (ja) | 1999-11-15 |
Family
ID=14977248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4128134A Expired - Fee Related JP2978329B2 (ja) | 1992-04-21 | 1992-04-21 | 半導体メモリ装置及びそのビット線の短絡救済方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5343431A (ja) |
| JP (1) | JP2978329B2 (ja) |
| DE (1) | DE4312238C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107015094A (zh) * | 2016-01-28 | 2017-08-04 | 三星电子株式会社 | 堆叠式存储器芯片的短路检测器件及其方法 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950015768A (ko) * | 1993-11-17 | 1995-06-17 | 김광호 | 불휘발성 반도체 메모리 장치의 배선단락 검출회로 및 그 방법 |
| KR0152168B1 (ko) * | 1994-04-15 | 1998-10-01 | 모리시다 요이치 | 반도체 기억장치 |
| US5563507A (en) * | 1994-11-15 | 1996-10-08 | Hughes Aircraft Company | Method of testing the interconnection between logic devices |
| DE19612441C2 (de) * | 1996-03-28 | 1998-04-09 | Siemens Ag | Schaltungsanordnung mit einer Testschaltung |
| US5748545A (en) * | 1997-04-03 | 1998-05-05 | Aplus Integrated Circuits, Inc. | Memory device with on-chip manufacturing and memory cell defect detection capability |
| TW403839B (en) * | 1997-09-17 | 2000-09-01 | Nanya Plastics Corp | A quick-check measurement for floating unit confirmation using bit-line coupling pattern |
| US7783299B2 (en) | 1999-01-08 | 2010-08-24 | Trueposition, Inc. | Advanced triggers for location-based service applications in a wireless location system |
| JP3380852B2 (ja) | 1999-04-13 | 2003-02-24 | 松下電器産業株式会社 | 半導体記憶装置 |
| US6781897B2 (en) * | 2002-08-01 | 2004-08-24 | Infineon Technologies Flash Ltd. | Defects detection |
| DE102006046359B4 (de) * | 2006-09-29 | 2013-05-29 | Qimonda Ag | Halbleiterspeicher und Verfahren zum Testen von Halbleiterspeichern |
| US7440347B1 (en) * | 2007-05-04 | 2008-10-21 | Qimonda North America Corp. | Circuit and method to find wordline-bitline shorts in a DRAM |
| US8213957B2 (en) | 2009-04-22 | 2012-07-03 | Trueposition, Inc. | Network autonomous wireless location system |
| DE102013004974A1 (de) * | 2013-03-21 | 2014-09-25 | Infineon Technologies Ag | Integrierte Schaltungsanordnung, Verfahren und System zum Einsatz in einer sicherheitskritischen Anwendung |
| TWI534819B (zh) * | 2014-07-31 | 2016-05-21 | 常憶科技股份有限公司 | 於靜態電流測試下檢測全域字元線缺陷 |
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| JPH04149900A (ja) * | 1990-10-11 | 1992-05-22 | Sharp Corp | 半導体記憶装置のテスト方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62120700A (ja) * | 1985-11-20 | 1987-06-01 | Fujitsu Ltd | 半導体記憶装置 |
| JPS62293598A (ja) * | 1986-06-12 | 1987-12-21 | Toshiba Corp | 半導体記憶装置 |
| US5181205A (en) * | 1990-04-10 | 1993-01-19 | National Semiconductor Corporation | Short circuit detector circuit for memory arrays |
-
1992
- 1992-04-21 JP JP4128134A patent/JP2978329B2/ja not_active Expired - Fee Related
-
1993
- 1993-04-06 US US08/043,225 patent/US5343431A/en not_active Expired - Lifetime
- 1993-04-15 DE DE4312238A patent/DE4312238C2/de not_active Expired - Fee Related
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| JPH04149900A (ja) * | 1990-10-11 | 1992-05-22 | Sharp Corp | 半導体記憶装置のテスト方法 |
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| CN107015094A (zh) * | 2016-01-28 | 2017-08-04 | 三星电子株式会社 | 堆叠式存储器芯片的短路检测器件及其方法 |
| CN107015094B (zh) * | 2016-01-28 | 2019-09-06 | 三星电子株式会社 | 堆叠式存储器芯片的短路检测器件及其方法 |
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Also Published As
| Publication number | Publication date |
|---|---|
| DE4312238C2 (de) | 1995-03-16 |
| DE4312238A1 (de) | 1993-10-28 |
| US5343431A (en) | 1994-08-30 |
| JP2978329B2 (ja) | 1999-11-15 |
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