JPH05300026A - 離散コサイン変換装置及び逆離散コサイン変換装置 - Google Patents
離散コサイン変換装置及び逆離散コサイン変換装置Info
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- JPH05300026A JPH05300026A JP19111392A JP19111392A JPH05300026A JP H05300026 A JPH05300026 A JP H05300026A JP 19111392 A JP19111392 A JP 19111392A JP 19111392 A JP19111392 A JP 19111392A JP H05300026 A JPH05300026 A JP H05300026A
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Abstract
(57)【要約】
【目的】 内積演算回路の規模を小さくし、構成を簡単
にすると共に、演算回数を減少させて高速演算を可能に
する。 【構成】 入力端子ＩＮから８行８列のデータが、列順
で入力され、６４ワードの第１の並べ替え回路４１を介
して、４次の第１の内積演算回路４２に供給される。こ
の内積演算回路４２の出力は、６４ワードの第２の並べ
替え回路４３を介して、８次の第２の内積演算回路４４
に供給される。内積演算回路４４の出力が４次の第３の
内積演算回路４５に供給され、内積演算回路４５の出力
は６４ワードの第３の並べ替え回路４６を介して、出力
端子ＯＵＴに導出される。
にすると共に、演算回数を減少させて高速演算を可能に
する。 【構成】 入力端子ＩＮから８行８列のデータが、列順
で入力され、６４ワードの第１の並べ替え回路４１を介
して、４次の第１の内積演算回路４２に供給される。こ
の内積演算回路４２の出力は、６４ワードの第２の並べ
替え回路４３を介して、８次の第２の内積演算回路４４
に供給される。内積演算回路４４の出力が４次の第３の
内積演算回路４５に供給され、内積演算回路４５の出力
は６４ワードの第３の並べ替え回路４６を介して、出力
端子ＯＵＴに導出される。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル画像処理等に
好適な離散コサイン変換装置及び逆離散コサイン変換装
置に関するものである。
好適な離散コサイン変換装置及び逆離散コサイン変換装
置に関するものである。
【０００２】
【従来の技術】従来、デジタル画像処理に適した各種の
離散的直交変換が知られており、そのうち、離散的コサ
イン変換（Ｄｉｓｃｒｅｔｅ Ｃｏｓｉｎｅ Ｔｒａｍ
ｓｆｏｒｍ： ＤＣＴ）は帯域圧縮に適し、処理方式が
比較的簡単である。
離散的直交変換が知られており、そのうち、離散的コサ
イン変換（Ｄｉｓｃｒｅｔｅ Ｃｏｓｉｎｅ Ｔｒａｍ
ｓｆｏｒｍ： ＤＣＴ）は帯域圧縮に適し、処理方式が
比較的簡単である。
【０００３】このＤＣＴはＮ次の場合、第１行のすべて
が１／√２、第２行以下は ｃｏｓ｛（２ｘ＋１）ｋπ／２Ｎ｝ （ｘ＝０、１・・・Ｎ−１；ｋ＝１・・・Ｎ−１）の要
素からなる行列〔Ｎ〕を用いて、変換及び逆変換（ＩＤ
ＣＴ）が定義され、２次元の場合、次のように表わされ
る。
が１／√２、第２行以下は ｃｏｓ｛（２ｘ＋１）ｋπ／２Ｎ｝ （ｘ＝０、１・・・Ｎ−１；ｋ＝１・・・Ｎ−１）の要
素からなる行列〔Ｎ〕を用いて、変換及び逆変換（ＩＤ
ＣＴ）が定義され、２次元の場合、次のように表わされ
る。
【０００４】
【数１】〔Ｙ〕＝〔Ｎ〕〔Ｘ〕 t〔Ｎ〕
【数２】〔Ｘ〕＝ t〔Ｎ〕〔Ｙ〕〔Ｎ〕
【０００５】なお、行列の規模が２N 行２N 列のとき、
数１式には１／２N+1 の係数が掛るが、Ｎ＋１ビットの
データシフトと等価であるから、この係数の記載は省略
する。
数１式には１／２N+1 の係数が掛るが、Ｎ＋１ビットの
データシフトと等価であるから、この係数の記載は省略
する。
【０００６】ところで、数１、数２式のような行列デー
タの乗算には、図２４に示すような、内積演算回路と並
べ替え回路とからなる乗算装置が従来用いられていた。
図２４において、１０、２０は内積演算回路であって、
簡単のために、いずれも４行４列の規模の行列に対応す
る４次構成とされ、並べ替え回路３０を介して接続され
る。
タの乗算には、図２４に示すような、内積演算回路と並
べ替え回路とからなる乗算装置が従来用いられていた。
図２４において、１０、２０は内積演算回路であって、
簡単のために、いずれも４行４列の規模の行列に対応す
る４次構成とされ、並べ替え回路３０を介して接続され
る。
【０００７】即ち、端子ＩＮから次の数３式のようなデ
ータ行列〔Ｘ〕が入力され、一方の内積演算回路１０に
おいて、数４式のような係数行列〔Ａ〕との内積演算が
行なわれる。
ータ行列〔Ｘ〕が入力され、一方の内積演算回路１０に
おいて、数４式のような係数行列〔Ａ〕との内積演算が
行なわれる。
【０００８】
【数３】
【数４】
【０００９】内積演算回路１０は、３個の単位遅延器１
１1 、１１2 、１１3 が逆順に縦続接続されて、その出
力端、両接続中点及び入力端に４個のラッチ１２1 、１
２2、１２3 及び１２4 がそれぞれ接続され、各ラッチ
１２1 〜１２4 にそれぞれ縦続する乗算器１３1 〜１３
4 に係数ＲＯＭ１４1 〜１４4 がそれぞれ接続され、各
乗算器１３1 〜１３4 の出力が加算器１５に接続され
て、有限インパルス応答（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓ
ｅ Ｒｅｓｐｏｎｓｅ： ＦＩＲ）型のトランスバーサ
ルフィルタ構成とされる。
１1 、１１2 、１１3 が逆順に縦続接続されて、その出
力端、両接続中点及び入力端に４個のラッチ１２1 、１
２2、１２3 及び１２4 がそれぞれ接続され、各ラッチ
１２1 〜１２4 にそれぞれ縦続する乗算器１３1 〜１３
4 に係数ＲＯＭ１４1 〜１４4 がそれぞれ接続され、各
乗算器１３1 〜１３4 の出力が加算器１５に接続され
て、有限インパルス応答（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓ
ｅ Ｒｅｓｐｏｎｓｅ： ＦＩＲ）型のトランスバーサ
ルフィルタ構成とされる。
【００１０】同様に、内積演算回路２０もＦＩＲ型トラ
ンスバーサルフィルタ構成とされ、対応する各要素の符
号の十の位の数字を「２」に替えて重複説明を省略す
る。ただし、ＲＯＭ２４1 〜２４4 に格納される係数ｂ
ijがＲＯＭ１４1 〜１４4 の係数ａijと異なる。
ンスバーサルフィルタ構成とされ、対応する各要素の符
号の十の位の数字を「２」に替えて重複説明を省略す
る。ただし、ＲＯＭ２４1 〜２４4 に格納される係数ｂ
ijがＲＯＭ１４1 〜１４4 の係数ａijと異なる。
【００１１】並べ替え回路３０は１対のＲＡＭ３１及び
３２と、入力側及び出力側の切換スイッチ３３及び３４
とで構成され、両スイッチ３３及び３４は、１対のＲＡ
Ｍ３１及び３２の一方にデータが書き込まれる期間に、
他方からデータが読み出されるように連動して切り換え
られる。ＲＡＭ３１及び３２の容量は、前述のような４
行４列の規模の行列に対応して、それぞれ１６ワードと
される。
３２と、入力側及び出力側の切換スイッチ３３及び３４
とで構成され、両スイッチ３３及び３４は、１対のＲＡ
Ｍ３１及び３２の一方にデータが書き込まれる期間に、
他方からデータが読み出されるように連動して切り換え
られる。ＲＡＭ３１及び３２の容量は、前述のような４
行４列の規模の行列に対応して、それぞれ１６ワードと
される。
【００１２】次に、図２５を参照しながら、図２４の従
来例の行列データ乗算について説明する。
来例の行列データ乗算について説明する。
【００１３】入力端子ＩＮから、図２５のＡに示すよう
な16ワード単位の入力行列〔Ｘ〕のデータａが第１列
（ｘ11、ｘ21、ｘ31、ｘ41）〜第４列（ｘ14、ｘ24、ｘ
34、ｘ 44）の順序で供給される。
な16ワード単位の入力行列〔Ｘ〕のデータａが第１列
（ｘ11、ｘ21、ｘ31、ｘ41）〜第４列（ｘ14、ｘ24、ｘ
34、ｘ 44）の順序で供給される。
【００１４】単位データの入力開始時点ｔ0 から３サイ
クル分の時間３Ｔが経過したｔ1 時点では、単位遅延器
１１1 、１１2 及び１１3 の各出力端に第１列のデータ
ｘ11、ｘ21及びｘ31が存在すると共に、４番目のデータ
ｘ41が遅延器１１3 の入力端に存在する。
クル分の時間３Ｔが経過したｔ1 時点では、単位遅延器
１１1 、１１2 及び１１3 の各出力端に第１列のデータ
ｘ11、ｘ21及びｘ31が存在すると共に、４番目のデータ
ｘ41が遅延器１１3 の入力端に存在する。
【００１５】この状態で、各ラッチに共通のイネイブル
パルスが供給されて、第１列の４個のデータｘ11、
ｘ21、ｘ31及びｘ41が４個のラッチ１２1 、１２2 、１
２3 及び１２4 にそれぞれ取り込まれ、図２５のＢ、
Ｄ、Ｆ及びＨに示すように、入力開始時点ｔ0 から４Ｔ
時間経過後のｔ2 時点から４Ｔ時間にわたって保持され
る。
パルスが供給されて、第１列の４個のデータｘ11、
ｘ21、ｘ31及びｘ41が４個のラッチ１２1 、１２2 、１
２3 及び１２4 にそれぞれ取り込まれ、図２５のＢ、
Ｄ、Ｆ及びＨに示すように、入力開始時点ｔ0 から４Ｔ
時間経過後のｔ2 時点から４Ｔ時間にわたって保持され
る。
【００１６】ＲＯＭ１４1 、１４2 、１４3 及び１４4
には係数行列〔Ａ〕の各列の係数ａ i1、ａi2、ａi3及び
ａi4（ｉ＝１、２、３、４）が格納されており、同図の
Ｃ、Ｅ、Ｇ及びＪに示すように、ｔ2 時点以後の１サイ
クルごとに、対応する乗算器１３1 、１３2 、１３3 及
び１３4 に順次供給され、それぞれ対応するラッチ１２
1 、１２2 、１２3 及び１２4 に保持された第１列のデ
ータｘi1（ｉ＝１、２、３、４）と乗算される。
には係数行列〔Ａ〕の各列の係数ａ i1、ａi2、ａi3及び
ａi4（ｉ＝１、２、３、４）が格納されており、同図の
Ｃ、Ｅ、Ｇ及びＪに示すように、ｔ2 時点以後の１サイ
クルごとに、対応する乗算器１３1 、１３2 、１３3 及
び１３4 に順次供給され、それぞれ対応するラッチ１２
1 、１２2 、１２3 及び１２4 に保持された第１列のデ
ータｘi1（ｉ＝１、２、３、４）と乗算される。
【００１７】即ち、ｔ2 時点以降の１、２、３及び４番
目の各サイクルで、係数行列の１、２、３及び４行の係
数ａ1j、ａ2j、ａ3j及びａ4j（ｊ＝１、２、３、４）が
入力行列の第１列のデータｘ11、ｘ21、ｘ31及びｘ41と
乗算される。
目の各サイクルで、係数行列の１、２、３及び４行の係
数ａ1j、ａ2j、ａ3j及びａ4j（ｊ＝１、２、３、４）が
入力行列の第１列のデータｘ11、ｘ21、ｘ31及びｘ41と
乗算される。
【００１８】加算器１５において、各乗算器１３1 〜１
３4 の出力が加算されて、同図のＫに示すように、ｔ2
時点以降の４サイクルで次の数５式に示すような積の行
列〔Ｕ〕の第１列のデータｕ11、ｕ21、ｕ31及びｕ41が
得られる。
３4 の出力が加算されて、同図のＫに示すように、ｔ2
時点以降の４サイクルで次の数５式に示すような積の行
列〔Ｕ〕の第１列のデータｕ11、ｕ21、ｕ31及びｕ41が
得られる。
【００１９】
【数５】〔Ｕ〕＝〔Ａ〕〔Ｘ〕
【００２０】一方、同図のＡに示すように、ｔ2 時点で
行列〔Ｘ〕の第２列のデータｘ12、ｘ22、ｘ32及びｘ42
の入力が開始されて、前述と同様に、ｔ2 時点から４Ｔ
時間後の時点ｔ3 では、第２列のデータｘ12、ｘ22、ｘ
32及びｘ42がそれぞれラッチ１２1 、１２2 、１２3 及
び１２4 にラッチされている。また、ｔ3 時点以降の１
サイクルごとに、ＲＯＭ１４1 、１４2 、１４3 及び１
４4 から、前述と同様に、行列〔Ａ〕の各列の係数
ａi1、ａi2、ａi3及びａi4（ｉ＝１、２、３、４）が順
次出力される。
行列〔Ｘ〕の第２列のデータｘ12、ｘ22、ｘ32及びｘ42
の入力が開始されて、前述と同様に、ｔ2 時点から４Ｔ
時間後の時点ｔ3 では、第２列のデータｘ12、ｘ22、ｘ
32及びｘ42がそれぞれラッチ１２1 、１２2 、１２3 及
び１２4 にラッチされている。また、ｔ3 時点以降の１
サイクルごとに、ＲＯＭ１４1 、１４2 、１４3 及び１
４4 から、前述と同様に、行列〔Ａ〕の各列の係数
ａi1、ａi2、ａi3及びａi4（ｉ＝１、２、３、４）が順
次出力される。
【００２１】以下前述と同様にして、ｔ3 時点以降の４
サイクルで前出数５式に示すような積の行列〔Ｕ〕の第
２列のデータｕ12、ｕ22、ｕ32及びｕ42が得られる。
サイクルで前出数５式に示すような積の行列〔Ｕ〕の第
２列のデータｕ12、ｕ22、ｕ32及びｕ42が得られる。
【００２２】以下同様にして、次のｔ4 時点以降の４サ
イクルで、積の行列〔Ｕ〕の第３列のデータｕ13〜 ｕ
43が得られ、その次のｔ5 時点以降の４サイクルで、積
の行列〔Ｕ〕の第４列のデータｕ14〜ｕ44が得られる。
イクルで、積の行列〔Ｕ〕の第３列のデータｕ13〜 ｕ
43が得られ、その次のｔ5 時点以降の４サイクルで、積
の行列〔Ｕ〕の第４列のデータｕ14〜ｕ44が得られる。
【００２３】上述のようにして得られた行列〔Ｕ〕の１
６ワードの列順のデータは並べ替え回路３０のＲＡＭ３
１及び３２に交互に書き込まれる。書き込み時のアドレ
スと読み出し時のアドレスとを変えることにより、ＲＡ
Ｍ３１及び３２から行順で交互に読出された行列〔Ｕ〕
のデータが第２の内積演算回路２０に供給され、上述と
全く同様にして、第２の係数行列〔Ｂ〕と乗算されて、
次の数６式で表わされる積の行列〔Ｙ〕のデータが端子
ＯＵＴに導出される。
６ワードの列順のデータは並べ替え回路３０のＲＡＭ３
１及び３２に交互に書き込まれる。書き込み時のアドレ
スと読み出し時のアドレスとを変えることにより、ＲＡ
Ｍ３１及び３２から行順で交互に読出された行列〔Ｕ〕
のデータが第２の内積演算回路２０に供給され、上述と
全く同様にして、第２の係数行列〔Ｂ〕と乗算されて、
次の数６式で表わされる積の行列〔Ｙ〕のデータが端子
ＯＵＴに導出される。
【００２４】
【数６】〔Ｙ〕＝〔Ｕ〕〔Ｂ〕＝〔Ａ〕〔Ｘ〕〔Ｂ〕
【００２５】
【発明が解決しようとする課題】ところで、行列の規模
が８行８列の場合、数１式の定数行列〔Ｎ〕は、次の数
７式のように表される。
が８行８列の場合、数１式の定数行列〔Ｎ〕は、次の数
７式のように表される。
【００２６】
【数７】 ここに、要素ａ〜ｎは、図２６に示すように、角度π／
16を単位とする所定角の余弦である。
16を単位とする所定角の余弦である。
【００２７】また、ＤＣＴ及びＩＤＣＴを定義する数１
式から明らかなように、行列〔Ｙ〕の要素ｙijは行列
〔Ｘ〕の要素ｘijの１次式で表現される。
式から明らかなように、行列〔Ｙ〕の要素ｙijは行列
〔Ｘ〕の要素ｘijの１次式で表現される。
【００２８】従って、図２７に示すように、８行８列の
要素ｘ11〜ｘ88が列順に入力されて６４次のベクトルと
なる〔Ｘc 〕と、８行８列の要素ｙ11〜ｙ88が列順に出
力されて６４次のベクトルとなる〔Ｙc 〕との間には、
次の数８式で表される関係が成立する。
要素ｘ11〜ｘ88が列順に入力されて６４次のベクトルと
なる〔Ｘc 〕と、８行８列の要素ｙ11〜ｙ88が列順に出
力されて６４次のベクトルとなる〔Ｙc 〕との間には、
次の数８式で表される関係が成立する。
【００２９】
【数８】〔Ｙc 〕＝〔Ｍ〕〔Ｘc 〕 ここに〔Ｍ〕は６４行６４列の定数行列である。
【００３０】ところが、前述のような従来の行列データ
乗算装置では、この数８式の演算を行う場合、例えば６
４次の内積演算回路を用いて一挙に計算するため、回路
規模が膨大になり、構成が複雑になると共に、演算回数
が多くなって演算速度が制約されるという問題があっ
た。
乗算装置では、この数８式の演算を行う場合、例えば６
４次の内積演算回路を用いて一挙に計算するため、回路
規模が膨大になり、構成が複雑になると共に、演算回数
が多くなって演算速度が制約されるという問題があっ
た。
【００３１】かかる点に鑑み、この発明の目的は、回路
規模が小さく、構成が簡単であると共に、演算回数が減
少して高速演算が可能な行列データ乗算装置を提供する
ところにある。
規模が小さく、構成が簡単であると共に、演算回数が減
少して高速演算が可能な行列データ乗算装置を提供する
ところにある。
【００３２】
【課題を解決するための手段】この発明の第１の手段
は、行列の内積を演算する内積演算回路と、行列のデー
タ成分を所定の順序に並べ替える並べ替え回路とを備え
る離散コサイン変換装置において、係数が＋１及び−１
である４次の第１の内積演算回路４２と、係数が０、＋
１及び−１である８次の第２の内積演算回路４４と、定
数行列のデータ成分が格納されたメモリを含む第３の内
積演算回路４５とを設け、８行８列の入力データを第１
の並べ替え回路４１を介して上記第１の内積演算回路に
供給し、上記第１の内積演算回路の出力を第２の並べ替
え回路４３を介して上記第２の内積演算回路に供給し、
上記第２の内積演算回路の出力を直接に上記第３の内積
演算回路に供給すると共に、上記第３の内積演算回路の
出力を第３の並べ替え回路４６を介して導出するように
したことを特徴とする離散コサイン変換装置である。
は、行列の内積を演算する内積演算回路と、行列のデー
タ成分を所定の順序に並べ替える並べ替え回路とを備え
る離散コサイン変換装置において、係数が＋１及び−１
である４次の第１の内積演算回路４２と、係数が０、＋
１及び−１である８次の第２の内積演算回路４４と、定
数行列のデータ成分が格納されたメモリを含む第３の内
積演算回路４５とを設け、８行８列の入力データを第１
の並べ替え回路４１を介して上記第１の内積演算回路に
供給し、上記第１の内積演算回路の出力を第２の並べ替
え回路４３を介して上記第２の内積演算回路に供給し、
上記第２の内積演算回路の出力を直接に上記第３の内積
演算回路に供給すると共に、上記第３の内積演算回路の
出力を第３の並べ替え回路４６を介して導出するように
したことを特徴とする離散コサイン変換装置である。
【００３３】この発明の第２の手段は、行列の内積を演
算する内積演算回路と、行列のデータ成分を所定の順序
に並べ替える並べ替え回路とを備える逆離散コサイン変
換装置において、定数行列のデータ成分が格納されたメ
モリを含む第４の内積演算回路７２と、係数が０、＋１
及び−１である８次の第５の内積演算回路７３と、係数
が＋１及び−１である４次の第６の内積演算回路７５と
を設け、８行８列の入力データを第４の並べ替え回路７
１を介して上記第４の内積演算回路に供給し、上記第４
の内積演算回路の出力を直接に上記第５の内積演算回路
に供給し、上記第５の内積演算回路の出力を第５の並べ
替え回路７４を介して上記第６の内積演算回路に供給す
ると共に、上記第６の内積演算回路の出力を第６の並べ
替え回路７６を介して導出するようにしたことを特徴と
する逆離散コサイン変換装置である。
算する内積演算回路と、行列のデータ成分を所定の順序
に並べ替える並べ替え回路とを備える逆離散コサイン変
換装置において、定数行列のデータ成分が格納されたメ
モリを含む第４の内積演算回路７２と、係数が０、＋１
及び−１である８次の第５の内積演算回路７３と、係数
が＋１及び−１である４次の第６の内積演算回路７５と
を設け、８行８列の入力データを第４の並べ替え回路７
１を介して上記第４の内積演算回路に供給し、上記第４
の内積演算回路の出力を直接に上記第５の内積演算回路
に供給し、上記第５の内積演算回路の出力を第５の並べ
替え回路７４を介して上記第６の内積演算回路に供給す
ると共に、上記第６の内積演算回路の出力を第６の並べ
替え回路７６を介して導出するようにしたことを特徴と
する逆離散コサイン変換装置である。
【００３４】この発明の第３の手段は、行列の内積を演
算する内積演算回路と、行列のデータ成分を所定の順序
に並べ替える並べ替え回路とを備える離散コサイン変換
装置において、シリアルに供給される行列データを所定
個毎に並列化する並列化回路８１と、係数が＋１及び−
１である４次の第１の内積演算回路と、係数が０、＋１
及び−１である８次の第２の内積演算回路と、定数行列
のデータ成分が格納されたメモリを含む第３の内積演算
回路とを設け、上記第１、第２、第３の内積演算回路を
それぞれ上記所定個並列に配し、８行８列の入力データ
を第１の並べ替え回路４１を介して上記並列化回路に供
給し、上記並列化回路から出力された並列データの各デ
ータを上記所定個のそれぞれの第１の内積演算回路（加
算回路４２′1 〜４２′4 ）に供給し、上記各第１の内
積演算回路の出力を直接に上記所定個の内の対応する上
記第２の内積演算回路４４1 〜４４4 に供給し、上記各
第２の内積演算回路の出力を直接に上記所定個の内の対
応する上記第３の内積演算回路４５1 〜４５4 に供給す
ると共に、上記所定個の第３の内積演算回路の出力をシ
リアルデータに変換（回路８２）した後第３の並べ替え
回路４６を介して導出するようにしたことを特徴とする
離散コサイン変換装置である。
算する内積演算回路と、行列のデータ成分を所定の順序
に並べ替える並べ替え回路とを備える離散コサイン変換
装置において、シリアルに供給される行列データを所定
個毎に並列化する並列化回路８１と、係数が＋１及び−
１である４次の第１の内積演算回路と、係数が０、＋１
及び−１である８次の第２の内積演算回路と、定数行列
のデータ成分が格納されたメモリを含む第３の内積演算
回路とを設け、上記第１、第２、第３の内積演算回路を
それぞれ上記所定個並列に配し、８行８列の入力データ
を第１の並べ替え回路４１を介して上記並列化回路に供
給し、上記並列化回路から出力された並列データの各デ
ータを上記所定個のそれぞれの第１の内積演算回路（加
算回路４２′1 〜４２′4 ）に供給し、上記各第１の内
積演算回路の出力を直接に上記所定個の内の対応する上
記第２の内積演算回路４４1 〜４４4 に供給し、上記各
第２の内積演算回路の出力を直接に上記所定個の内の対
応する上記第３の内積演算回路４５1 〜４５4 に供給す
ると共に、上記所定個の第３の内積演算回路の出力をシ
リアルデータに変換（回路８２）した後第３の並べ替え
回路４６を介して導出するようにしたことを特徴とする
離散コサイン変換装置である。
【００３５】この発明の第４の手段は、行列の内積を演
算する内積演算回路と、行列のデータ成分を所定の順序
に並べ替える並べ替え回路とを備える逆離散コサイン変
換装置において、シリアルに供給される行列データを所
定個毎に並列化する並列化回路９１と、定数行列のデー
タ成分が格納されたメモリを含む第４の内積演算回路
と、係数が０、＋１及び−１である８次の第５の内積演
算回路と、係数が＋１及び−１である４次の第６の内積
演算回路とを設け、上記第４、第５、第６の内積演算回
路をそれぞれ上記所定個並列に配し、８行８列の入力デ
ータを第４の並べ替え回路７１を介して上記並列化回路
に供給し、上記並列化回路から出力された並列データの
各データを上記所定個の内の対応する上記第４の内積演
算回路７２ 1 〜７２4 に供給し、上記各第４の内積演算
回路の出力を直接に上記所定個の内の対応する上記第５
の内積演算回路７３1 〜７３4 に供給し、上記各第５の
内積演算回路の出力を直接に上記所定個の内の対応する
上記第６の内積演算回路に供給すると共に、上記所定個
の第６の内積演算回路（加算回路７５′1 〜７５′4）
の出力をシリアルデータに変換（回路９２）した後第６
の並べ替え回路７６を介して導出するようにしたことを
特徴とする逆離散コサイン変換装置である。
算する内積演算回路と、行列のデータ成分を所定の順序
に並べ替える並べ替え回路とを備える逆離散コサイン変
換装置において、シリアルに供給される行列データを所
定個毎に並列化する並列化回路９１と、定数行列のデー
タ成分が格納されたメモリを含む第４の内積演算回路
と、係数が０、＋１及び−１である８次の第５の内積演
算回路と、係数が＋１及び−１である４次の第６の内積
演算回路とを設け、上記第４、第５、第６の内積演算回
路をそれぞれ上記所定個並列に配し、８行８列の入力デ
ータを第４の並べ替え回路７１を介して上記並列化回路
に供給し、上記並列化回路から出力された並列データの
各データを上記所定個の内の対応する上記第４の内積演
算回路７２ 1 〜７２4 に供給し、上記各第４の内積演算
回路の出力を直接に上記所定個の内の対応する上記第５
の内積演算回路７３1 〜７３4 に供給し、上記各第５の
内積演算回路の出力を直接に上記所定個の内の対応する
上記第６の内積演算回路に供給すると共に、上記所定個
の第６の内積演算回路（加算回路７５′1 〜７５′4）
の出力をシリアルデータに変換（回路９２）した後第６
の並べ替え回路７６を介して導出するようにしたことを
特徴とする逆離散コサイン変換装置である。
【００３６】
【作用】この発明によれば、内積演算回路の規模を小さ
くし、構成を簡単にすると共に、演算回数を減少させて
高速演算を可能にすることができる。
くし、構成を簡単にすると共に、演算回数を減少させて
高速演算を可能にすることができる。
【００３７】
【実施例】以下、図１〜図１９を参照しながら、この発
明による行列データ乗算装置の一実施例について説明す
る。すなわちこの発明の一実施例の構成を図１に示し、
その要部の構成を図２及び図３に示す。
明による行列データ乗算装置の一実施例について説明す
る。すなわちこの発明の一実施例の構成を図１に示し、
その要部の構成を図２及び図３に示す。
【００３８】図１において、入力端子ＩＮから８行８列
のデータが、前出図２７のベクトル〔Ｘc 〕に示すよう
に、列順で入力され、６４ワードの第１の並べ替え回路
４１を介して、４次の第１の内積演算回路４２に供給さ
れる。この内積演算回路４２の出力は、６４ワードの第
２の並べ替え回路４３を介して、８次の第２の内積演算
回路４４に供給される。内積演算回路４４の出力が４次
の第３の内積演算回路４５に供給され、内積演算回路４
５の出力は６４ワードの第３の並べ替え回路４６を介し
て、出力端子ＯＵＴに導出される。
のデータが、前出図２７のベクトル〔Ｘc 〕に示すよう
に、列順で入力され、６４ワードの第１の並べ替え回路
４１を介して、４次の第１の内積演算回路４２に供給さ
れる。この内積演算回路４２の出力は、６４ワードの第
２の並べ替え回路４３を介して、８次の第２の内積演算
回路４４に供給される。内積演算回路４４の出力が４次
の第３の内積演算回路４５に供給され、内積演算回路４
５の出力は６４ワードの第３の並べ替え回路４６を介し
て、出力端子ＯＵＴに導出される。
【００３９】後述のように、第１の内積演算回路４２の
係数は、＋１及び−１だけであり、第２の内積演算回路
４４の係数は、０、＋１及び−１だけである。また、第
３の内積演算回路４５の係数はＤＣＴに特有の値とな
る。
係数は、＋１及び−１だけであり、第２の内積演算回路
４４の係数は、０、＋１及び−１だけである。また、第
３の内積演算回路４５の係数はＤＣＴに特有の値とな
る。
【００４０】図２において、５０は４次の内積演算回路
であって、図１の内積演算回路４２に相当し、３個の単
位遅延器５１1 、５１2 、５１3 が逆順に縦続接続され
て、その出力端、両接続中点及び入力端に４個のラッチ
５２1 、５２2 、５２3 、５２4 がそれぞれ接続され
る。ラッチ５２1 〜５２4 の出力が、それぞれスイッチ
５３1 〜５３4 の＋側接点に供給されると共に、２の補
数回路５４1 〜５４4 を介して、スイッチ５３1 〜５３
4 の−側接点にそれぞれ供給される。スイッチ５３1 〜
５３4 の各出力が加算器５５に供給される。
であって、図１の内積演算回路４２に相当し、３個の単
位遅延器５１1 、５１2 、５１3 が逆順に縦続接続され
て、その出力端、両接続中点及び入力端に４個のラッチ
５２1 、５２2 、５２3 、５２4 がそれぞれ接続され
る。ラッチ５２1 〜５２4 の出力が、それぞれスイッチ
５３1 〜５３4 の＋側接点に供給されると共に、２の補
数回路５４1 〜５４4 を介して、スイッチ５３1 〜５３
4 の−側接点にそれぞれ供給される。スイッチ５３1 〜
５３4 の各出力が加算器５５に供給される。
【００４１】各スイッチ５３1 〜５３4 は、各補数回路
５４1 〜５４4 と共に係数が＋１、−１だけの乗算器を
構成し、システム制御回路５６により互いに独立に切り
換えられる。
５４1 〜５４4 と共に係数が＋１、−１だけの乗算器を
構成し、システム制御回路５６により互いに独立に切り
換えられる。
【００４２】また、２の補数回路５４1 〜５４4 は、周
知のように、否定回路と加算回路とで構成される。
知のように、否定回路と加算回路とで構成される。
【００４３】図３において、６０は８次の内積演算回路
であって、図１の内積演算回路４４に相当し、入力ＩＮ
が８個の切換スイッチ６１1 〜６１8 の各第１の接点に
供給されると共に、８個の補数回路６２1 〜６２8 を介
して、スイッチ６１1 〜６１ 8 の各第２の接点に供給さ
れる。スイッチ６１1 〜６１8 の第３の接点には係数０
がそれぞれ供給され、スイッチ６１1 〜６１8 の各出力
がそれぞれ加算器６３ 1 〜６３8 に供給される。
であって、図１の内積演算回路４４に相当し、入力ＩＮ
が８個の切換スイッチ６１1 〜６１8 の各第１の接点に
供給されると共に、８個の補数回路６２1 〜６２8 を介
して、スイッチ６１1 〜６１ 8 の各第２の接点に供給さ
れる。スイッチ６１1 〜６１8 の第３の接点には係数０
がそれぞれ供給され、スイッチ６１1 〜６１8 の各出力
がそれぞれ加算器６３ 1 〜６３8 に供給される。
【００４４】これらの加算器６３1 〜６３8 の各出力が
それぞれスイッチ６４1 〜６４8 を通じて１６個のラッ
チ６５0 、６５1 〜６５15に供給される。これらの各１
対のラッチ６５0 、６５1 ；６５2 、６５3 ・・・６５
14、６５14の出力が８個の切換スイッチ６６1 、６６2
・・・６６8 の各１対の接点に供給される。スイッチ６
６1 〜６６8 の各出力がそれぞれ加算器６３1 〜６３8
に供給される。
それぞれスイッチ６４1 〜６４8 を通じて１６個のラッ
チ６５0 、６５1 〜６５15に供給される。これらの各１
対のラッチ６５0 、６５1 ；６５2 、６５3 ・・・６５
14、６５14の出力が８個の切換スイッチ６６1 、６６2
・・・６６8 の各１対の接点に供給される。スイッチ６
６1 〜６６8 の各出力がそれぞれ加算器６３1 〜６３8
に供給される。
【００４５】またラッチ６５0 〜６５15の各出力がそれ
ぞれパラレル／シリアル変換器６７に供給される。この
変換器６７から出力端子ＯＵＴが導出される。
ぞれパラレル／シリアル変換器６７に供給される。この
変換器６７から出力端子ＯＵＴが導出される。
【００４６】ここで切換スイッチ６１1 〜６１8 は、補
数回路６２1 〜６２8 と共に、係数が０、＋１、−１だ
けの乗算器をそれぞれ構成し、スイッチ６４1 〜６
４8 、６６1 〜６６8 と共に、システム制御回路６８に
より互いに独立に切り換えられる。
数回路６２1 〜６２8 と共に、係数が０、＋１、−１だ
けの乗算器をそれぞれ構成し、スイッチ６４1 〜６
４8 、６６1 〜６６8 と共に、システム制御回路６８に
より互いに独立に切り換えられる。
【００４７】次に、図４〜図１１をも参照しながら、図
１の実施例の動作について説明する。
１の実施例の動作について説明する。
【００４８】図１の実施例においては、ＤＣＴのための
６４行６４列の定数行列〔Ｍ〕を次の数９式に示すよう
な６個の行列に分解している。
６４行６４列の定数行列〔Ｍ〕を次の数９式に示すよう
な６個の行列に分解している。
【００４９】
【数９】 〔Ｍ〕＝〔Ｗ〕〔Ｖ〕〔ＴＳ〕〔Ｒ〕〔Ｌ〕〔Ｑ〕／８
【００５０】行列〔Ｑ〕、〔Ｒ〕及び〔Ｗ〕が第１、第
２及び第３の並べ替え回路４１、４３及び４６にそれぞ
れ対応すると共に、行列〔Ｌ〕、〔ＴＳ〕及び〔Ｖ〕が
第１、第２及び第３の内積演算回路４２、４４及び４５
にそれぞれ対応する。行列〔Ｑ〕〜〔Ｗ〕は何れも６４
行６４列であり、図４〜図１１に示されるように、それ
ぞれ多数の０要素を含む疎行列（Ｓｐａｒｓｅ Ｍａｔ
ｒｉｘ）である。
２及び第３の並べ替え回路４１、４３及び４６にそれぞ
れ対応すると共に、行列〔Ｌ〕、〔ＴＳ〕及び〔Ｖ〕が
第１、第２及び第３の内積演算回路４２、４４及び４５
にそれぞれ対応する。行列〔Ｑ〕〜〔Ｗ〕は何れも６４
行６４列であり、図４〜図１１に示されるように、それ
ぞれ多数の０要素を含む疎行列（Ｓｐａｒｓｅ Ｍａｔ
ｒｉｘ）である。
【００５１】なお、この図４〜図１１において、＋及び
−はそれぞれ＋１及び−１を表しており、他の行列を示
す後出各図においても同様である。
−はそれぞれ＋１及び−１を表しており、他の行列を示
す後出各図においても同様である。
【００５２】並べ替え回路４１では、図４に示されるよ
うに、行列〔Ｑ〕の各行各列とも、１か所だけが＋１
で、残りの６３個の要素は全て０であるから、６４ワー
ドの入力データ〔Ｘｃ〕の並べ替えが行われる。
うに、行列〔Ｑ〕の各行各列とも、１か所だけが＋１
で、残りの６３個の要素は全て０であるから、６４ワー
ドの入力データ〔Ｘｃ〕の並べ替えが行われる。
【００５３】内積演算回路４２において、この並べ替え
られたデータ〔Ｑ〕〔Ｘｃ〕が、図５の行列〔Ｌ〕で表
されるような演算処理を受ける。同図に明らかなよう
に、この行列〔Ｌ〕は、＋１及び−１の要素のみで、同
形の４行４列の小行列が対角線上に１６個並び、他の部
分が全て０要素の疎行列であるから、図２に示したよう
な４次の内積演算回路５０で演算処理することができ
る。
られたデータ〔Ｑ〕〔Ｘｃ〕が、図５の行列〔Ｌ〕で表
されるような演算処理を受ける。同図に明らかなよう
に、この行列〔Ｌ〕は、＋１及び−１の要素のみで、同
形の４行４列の小行列が対角線上に１６個並び、他の部
分が全て０要素の疎行列であるから、図２に示したよう
な４次の内積演算回路５０で演算処理することができ
る。
【００５４】図２において、入力端子ＩＮから、６４ワ
ード単位のデータ〔Ｑ〕〔Ｘｃ〕が供給され、それぞれ
４個のデータが４個のラッチ５２1 、５２2 、５２3 、
５２ 4 に取り込まれ、４Ｔ時間にわたって保持される。
ード単位のデータ〔Ｑ〕〔Ｘｃ〕が供給され、それぞれ
４個のデータが４個のラッチ５２1 、５２2 、５２3 、
５２ 4 に取り込まれ、４Ｔ時間にわたって保持される。
【００５５】４個のスイッチ５３1 、５３2 、５３3 、
５３4 は、行列〔Ｌ〕の４行４列の小行列の要素が＋１
であるか−１であるかにより、＋側または−側に切り換
えられて、各ラッチ５２〜５２4 に保持されたデータに
＋１または−１の係数が乗算され、加算器５５で加算さ
れて、端子ＯＵＴから出力される。
５３4 は、行列〔Ｌ〕の４行４列の小行列の要素が＋１
であるか−１であるかにより、＋側または−側に切り換
えられて、各ラッチ５２〜５２4 に保持されたデータに
＋１または−１の係数が乗算され、加算器５５で加算さ
れて、端子ＯＵＴから出力される。
【００５６】内積演算回路４２から出力された６４ワー
ドのデータ〔Ｌ〕〔Ｑ〕〔Ｘｃ〕は、第２の並べ替え回
路４３において、図６及び図７〜図１０に示す行列
〔Ｒ〕で表されるように並べ替えられる。
ドのデータ〔Ｌ〕〔Ｑ〕〔Ｘｃ〕は、第２の並べ替え回
路４３において、図６及び図７〜図１０に示す行列
〔Ｒ〕で表されるように並べ替えられる。
【００５７】この並べ替えられたデータ〔Ｒ〕〔Ｌ〕
〔Ｑ〕〔Ｘｃ〕が、第２の内積演算回路４４において、
図１１、図１２の行列〔ＴＳ〕で表されるような演算処
理を受ける。同図に明らかなように、この行列〔ＴＳ〕
は、それぞれ０、＋１及び−１の要素のみであり、そし
て、各列の各奇数行の要素、又はその下隣りの偶数行の
要素の少なくともどちらか一方は０であるような、１６
行１６列の小行列が対角線上に４個並び、他の部分が全
て０要素の疎行列であるから、図３に示したような８次
の内積演算回路６０で演算処理することができる。
〔Ｑ〕〔Ｘｃ〕が、第２の内積演算回路４４において、
図１１、図１２の行列〔ＴＳ〕で表されるような演算処
理を受ける。同図に明らかなように、この行列〔ＴＳ〕
は、それぞれ０、＋１及び−１の要素のみであり、そし
て、各列の各奇数行の要素、又はその下隣りの偶数行の
要素の少なくともどちらか一方は０であるような、１６
行１６列の小行列が対角線上に４個並び、他の部分が全
て０要素の疎行列であるから、図３に示したような８次
の内積演算回路６０で演算処理することができる。
【００５８】行列［ＴＳ］は １６×１６の対角線上の
小行列以外の部分は全て０であるから、１６次の内積演
算回路で計算できる。しかも、その小行列の要素は全て
０、±１のみであるから、入力されてくるデータ、その
値に対して２の補数器を介した値、及び０の３個の値を
選択した値を加算すれば良い。さらに、行列［ＴＳ］の
各１６×１６小行列をよくみると、各列の第０行目と第
１行目のどちらかは必ず０である。そして、各列の第２
行目と第３行目のどちらかは必ず０である。同様に、各
列の第２ｋ行目と第２ｋ＋１行目のどちらかは必ず０で
ある（ｋ＝２〜７）。従って実際には８個の加算器を使
用した図３の回路で構成できる。
小行列以外の部分は全て０であるから、１６次の内積演
算回路で計算できる。しかも、その小行列の要素は全て
０、±１のみであるから、入力されてくるデータ、その
値に対して２の補数器を介した値、及び０の３個の値を
選択した値を加算すれば良い。さらに、行列［ＴＳ］の
各１６×１６小行列をよくみると、各列の第０行目と第
１行目のどちらかは必ず０である。そして、各列の第２
行目と第３行目のどちらかは必ず０である。同様に、各
列の第２ｋ行目と第２ｋ＋１行目のどちらかは必ず０で
ある（ｋ＝２〜７）。従って実際には８個の加算器を使
用した図３の回路で構成できる。
【００５９】通常、１６次の内積演算回路には１６個の
加算器を必要とするが、上述のとおり、各列の第２ｋ行
目と第２ｋ＋１行目のどちらかは必ず０である（ｋ＝０
〜７）から、図３に示すように８個の加算器で計算する
ことが出来る。即ち、図３の１６個のラッチは、演算開
始時刻に図示省略したクリア信号により、０がセットさ
れる。
加算器を必要とするが、上述のとおり、各列の第２ｋ行
目と第２ｋ＋１行目のどちらかは必ず０である（ｋ＝０
〜７）から、図３に示すように８個の加算器で計算する
ことが出来る。即ち、図３の１６個のラッチは、演算開
始時刻に図示省略したクリア信号により、０がセットさ
れる。
【００６０】ラッチ６５0 には、［ＴＳii］（ｉ＝１〜
４）の第０行目と入力ベクトル（ｉ＝１のときは、
［Ｒ］［Ｌ］［Ｑ］［Ｘｃ］の０〜１５番目の要素、ｉ
＝２のときは、［Ｒ］［Ｌ］［Ｑ］［Ｘｃ］の１６〜３
１番目の要素、ｉ＝３のときは、［Ｒ］［Ｌ］［Ｑ］
［Ｘｃ］の３２〜４７番目の要素、ｉ＝４のときは、
［Ｒ］［Ｌ］［Ｑ］［Ｘｃ］の４８〜６３番目の要素）
との計算途中結果、及び計算結果が格納される。
４）の第０行目と入力ベクトル（ｉ＝１のときは、
［Ｒ］［Ｌ］［Ｑ］［Ｘｃ］の０〜１５番目の要素、ｉ
＝２のときは、［Ｒ］［Ｌ］［Ｑ］［Ｘｃ］の１６〜３
１番目の要素、ｉ＝３のときは、［Ｒ］［Ｌ］［Ｑ］
［Ｘｃ］の３２〜４７番目の要素、ｉ＝４のときは、
［Ｒ］［Ｌ］［Ｑ］［Ｘｃ］の４８〜６３番目の要素）
との計算途中結果、及び計算結果が格納される。
【００６１】ラッチ６５1 には、［ＴＳii］（ｉ＝１〜
４）の第１行目と入力ベクトルとの計算途中結果、及び
計算結果が格納される。セレクト１は、［ＴＳii］（ｉ
＝１〜４）の第０行目または第１行目の０でないほうの
値が１のときは入力端子からの値を選択し、−１のとき
は入力端子からの値に対して２の補数器を介した値（−
１倍した値）を選択し、第０行目と第１行目がともに０
であるときには０を選択する。
４）の第１行目と入力ベクトルとの計算途中結果、及び
計算結果が格納される。セレクト１は、［ＴＳii］（ｉ
＝１〜４）の第０行目または第１行目の０でないほうの
値が１のときは入力端子からの値を選択し、−１のとき
は入力端子からの値に対して２の補数器を介した値（−
１倍した値）を選択し、第０行目と第１行目がともに０
であるときには０を選択する。
【００６２】セレクト９は、第０行目が０でないときは
ラッチ６５0 側にし、第１行目が０でないときはラッチ
６５1 側にする。第０行目または第１行目のどちらか一
方は必ず０であるから、セレクト９は上記のように選択
することにより、ラッチ６５ 0 とラッチ６５1 の両方を
選択するという矛盾は起きない。また、第０行目と第１
行目が共に０であるときは、どちらを選択しても良い。
セレクト１、セレクト９の制御信号は、制御回路６８に
より制御される。
ラッチ６５0 側にし、第１行目が０でないときはラッチ
６５1 側にする。第０行目または第１行目のどちらか一
方は必ず０であるから、セレクト９は上記のように選択
することにより、ラッチ６５ 0 とラッチ６５1 の両方を
選択するという矛盾は起きない。また、第０行目と第１
行目が共に０であるときは、どちらを選択しても良い。
セレクト１、セレクト９の制御信号は、制御回路６８に
より制御される。
【００６３】例えば、ｊサイクル目（ｊ＝０〜１５）に
上述の入力ベクトルのｊ番目の要素が入力端子から入力
されてくる。この時刻において、図３においてどのよう
な計算が行われるかを以下で述べる。
上述の入力ベクトルのｊ番目の要素が入力端子から入力
されてくる。この時刻において、図３においてどのよう
な計算が行われるかを以下で述べる。
【００６４】上述の［ＴＳii］（ｉ＝１〜４）の第０行
第ｊ列目の要素が１である場合、ラッチ６５0 に格納さ
れている値（ｊ−１サイクル目までに計算された、第０
行目と入力されてくるデータとの計算途中結果）はスイ
ッチ６６1 を介して加算器６３1 に入力され、そして入
力ベクトルのｊ番目の要素もスイッチ６１1 を介して加
算器６３1 に入力される。そして加算器６３1 で、ｊ−
１サイクル目までに計算された、第０行目と入力されて
くるデータとの計算途中結果と、入力ベクトルのｊ番目
の要素の加算が行われ、この加算結果はスイッチ６４1
を介してラッチ６５0 に格納される。
第ｊ列目の要素が１である場合、ラッチ６５0 に格納さ
れている値（ｊ−１サイクル目までに計算された、第０
行目と入力されてくるデータとの計算途中結果）はスイ
ッチ６６1 を介して加算器６３1 に入力され、そして入
力ベクトルのｊ番目の要素もスイッチ６１1 を介して加
算器６３1 に入力される。そして加算器６３1 で、ｊ−
１サイクル目までに計算された、第０行目と入力されて
くるデータとの計算途中結果と、入力ベクトルのｊ番目
の要素の加算が行われ、この加算結果はスイッチ６４1
を介してラッチ６５0 に格納される。
【００６５】上述の［ＴＳii］（ｉ＝１〜４）の第０行
第ｊ列目の要素が−１である場合、ラッチ６５0 に格納
されている値（ｊ−１サイクル目までに計算された、第
０行目と入力されてくるデータとの計算途中結果）はス
イッチ６６1 を介して加算器６３1 に入力され、そして
入力ベクトルのｊ番目の要素に対して−１倍した値もス
イッチ６１1 を介して加算器６３1 に入力される。そし
て加算器６３1 で、ｊ−１サイクル目までに計算され
た、第０行目と入力されてくるデータとの計算途中結果
と、入力ベクトルのｊ番目の要素に対して−１倍した値
の加算が行われ、この加算結果はスイッチ６４1 を介し
てラッチ６５0 に格納される。
第ｊ列目の要素が−１である場合、ラッチ６５0 に格納
されている値（ｊ−１サイクル目までに計算された、第
０行目と入力されてくるデータとの計算途中結果）はス
イッチ６６1 を介して加算器６３1 に入力され、そして
入力ベクトルのｊ番目の要素に対して−１倍した値もス
イッチ６１1 を介して加算器６３1 に入力される。そし
て加算器６３1 で、ｊ−１サイクル目までに計算され
た、第０行目と入力されてくるデータとの計算途中結果
と、入力ベクトルのｊ番目の要素に対して−１倍した値
の加算が行われ、この加算結果はスイッチ６４1 を介し
てラッチ６５0 に格納される。
【００６６】即ち、第０行第ｊ列目の要素が±１のとき
は、第０行目と入力されてくるデータとの計算途中結果
の更新（入力ベクトルのｊ番目の要素に対して±１倍し
た値の加算）が行われる。
は、第０行目と入力されてくるデータとの計算途中結果
の更新（入力ベクトルのｊ番目の要素に対して±１倍し
た値の加算）が行われる。
【００６７】上述の［ＴＳii］（ｉ＝１〜４）の第１行
第ｊ列目の要素が１である場合、ラッチ６５1 に格納さ
れている値（ｊ−１サイクル目までに計算された、第１
行目と入力されてくるデータとの計算途中結果）はスイ
ッチ６６1 を介して加算器６３1 に入力され、そして入
力ベクトルのｊ番目の要素もスイッチ６１1 を介して加
算器６３1 に入力される。そして加算器６３1 で、ｊ−
１サイクル目までに計算された、第１行目と入力されて
くるデータとの計算途中結果と、入力ベクトルのｊ番目
の要素の加算が行われ、この加算結果はスイッチ６４1
を介してラッチ６５1 に格納される。
第ｊ列目の要素が１である場合、ラッチ６５1 に格納さ
れている値（ｊ−１サイクル目までに計算された、第１
行目と入力されてくるデータとの計算途中結果）はスイ
ッチ６６1 を介して加算器６３1 に入力され、そして入
力ベクトルのｊ番目の要素もスイッチ６１1 を介して加
算器６３1 に入力される。そして加算器６３1 で、ｊ−
１サイクル目までに計算された、第１行目と入力されて
くるデータとの計算途中結果と、入力ベクトルのｊ番目
の要素の加算が行われ、この加算結果はスイッチ６４1
を介してラッチ６５1 に格納される。
【００６８】上述の［ＴＳii］（ｉ＝１〜４）の第１行
第ｊ列目の要素が−１である場合、ラッチ６５1 に格納
されている値（ｊ−１サイクル目までに計算された、第
１行目と入力されてくるデータとの計算途中結果）はス
イッチ６６1 を介して加算器６３1 に入力され、そして
入力ベクトルのｊ番目の要素に対して−１倍した値もス
イッチ６１1 を介して加算器６３1 に入力される。そし
て加算器６３1 で、ｊ−１サイクル目までに計算され
た、第１行目と入力されてくるデータとの計算途中結果
と、入力ベクトルのｊ番目の要素に対して−１倍した値
の加算が行われ、この加算結果はスイッチ６４1 を介し
てラッチ６５1 に格納される。
第ｊ列目の要素が−１である場合、ラッチ６５1 に格納
されている値（ｊ−１サイクル目までに計算された、第
１行目と入力されてくるデータとの計算途中結果）はス
イッチ６６1 を介して加算器６３1 に入力され、そして
入力ベクトルのｊ番目の要素に対して−１倍した値もス
イッチ６１1 を介して加算器６３1 に入力される。そし
て加算器６３1 で、ｊ−１サイクル目までに計算され
た、第１行目と入力されてくるデータとの計算途中結果
と、入力ベクトルのｊ番目の要素に対して−１倍した値
の加算が行われ、この加算結果はスイッチ６４1 を介し
てラッチ６５1 に格納される。
【００６９】即ち、第１行第ｊ列目の要素が±１のとき
は、第１行目と入力されてくるデータとの計算途中結果
の更新（入力ベクトルのｊ番目の要素に対して±１倍し
た値の加算）が行われる。
は、第１行目と入力されてくるデータとの計算途中結果
の更新（入力ベクトルのｊ番目の要素に対して±１倍し
た値の加算）が行われる。
【００７０】また、第０行第ｊ列目と第１行第ｊ列目の
要素が共に０であるときは、スイッチ６６1 でどちらか
のラッチが選択され、加算器６３1 を介してスイッチ６
４1で選択されたラッチに再度格納されるが、このとき
スイッチ６１1 で０が選択され加算器６３1 に入力され
るので、加算器６３1 では実質、加算は行われない。つ
まり実質ラッチ６５0 、６５1 ともに、データの更新は
行われない。
要素が共に０であるときは、スイッチ６６1 でどちらか
のラッチが選択され、加算器６３1 を介してスイッチ６
４1で選択されたラッチに再度格納されるが、このとき
スイッチ６１1 で０が選択され加算器６３1 に入力され
るので、加算器６３1 では実質、加算は行われない。つ
まり実質ラッチ６５0 、６５1 ともに、データの更新は
行われない。
【００７１】このようにして、１６サイクル後には、ラ
ッチ６５0 には第０行目と入力されてくるデータとの計
算結果が格納され、ラッチ６５1 には第１行目と入力さ
れてくるデータとの計算結果が格納されていることにな
る。
ッチ６５0 には第０行目と入力されてくるデータとの計
算結果が格納され、ラッチ６５1 には第１行目と入力さ
れてくるデータとの計算結果が格納されていることにな
る。
【００７２】同様に、ラッチ６５2 〜６５15には、［Ｔ
Ｓii］（ｉ＝１〜４）の第２〜１５行目と入力ベクトル
との計算途中結果が格納され、１６サイクル後には、計
算結果（第２〜１５行目と入力されてくるデータとの計
算結果）が格納されていることになる。
Ｓii］（ｉ＝１〜４）の第２〜１５行目と入力ベクトル
との計算途中結果が格納され、１６サイクル後には、計
算結果（第２〜１５行目と入力されてくるデータとの計
算結果）が格納されていることになる。
【００７３】これら計算結果はパラレル／シリアル変換
器６７に入力され、第０行目と入力されてくるデータと
の計算結果、第１行目と入力されてくるデータとの計算
結果、．．．第１５行目と入力されてくるデータとの計
算結果の順にシリアル出力される。
器６７に入力され、第０行目と入力されてくるデータと
の計算結果、第１行目と入力されてくるデータとの計算
結果、．．．第１５行目と入力されてくるデータとの計
算結果の順にシリアル出力される。
【００７４】かくして、１６×１６行列［ＴＳ11］との
計算、１６×１６行列［ＴＳ22］との計算、１６×１６
行列［ＴＳ33］との計算、１６×１６行列［ＴＳ44］と
の計算が、それぞれ１６サイクルずつかけて行われる。
即ち、６４サイクルかけて行列［ＴＳ］との計算が行わ
れる。
計算、１６×１６行列［ＴＳ22］との計算、１６×１６
行列［ＴＳ33］との計算、１６×１６行列［ＴＳ44］と
の計算が、それぞれ１６サイクルずつかけて行われる。
即ち、６４サイクルかけて行列［ＴＳ］との計算が行わ
れる。
【００７５】内積演算回路４４から出力された６４ワー
ドのデータ〔ＴＳ〕〔Ｒ〕〔Ｌ〕〔Ｑ〕〔Ｘｃ〕は、更
に、第３の内積演算回路４５において、図１３、図１４
の行列〔Ｖ〕で表されるような演算処理を受ける。同図
に明らかなように、この行列〔Ｖ〕は、それぞれ４行４
列の小行列が対角線上に４個並び、他の部分が全て０要
素の疎行列であるから、前出図２４に示すような通常の
４次内積演算回路４５で演算処理することができる。
ドのデータ〔ＴＳ〕〔Ｒ〕〔Ｌ〕〔Ｑ〕〔Ｘｃ〕は、更
に、第３の内積演算回路４５において、図１３、図１４
の行列〔Ｖ〕で表されるような演算処理を受ける。同図
に明らかなように、この行列〔Ｖ〕は、それぞれ４行４
列の小行列が対角線上に４個並び、他の部分が全て０要
素の疎行列であるから、前出図２４に示すような通常の
４次内積演算回路４５で演算処理することができる。
【００７６】内積演算回路４５から出力された６４ワー
ドのデータ〔Ｖ〕〔ＴＳ〕〔Ｒ〕〔Ｌ〕〔Ｑ〕〔Ｘｃ〕
は、第３の並べ替え回路４６において、図１５及び図１
６〜図１９に示す行列〔Ｗ〕で表されるように並べ替え
られて、所望の出力データ〔Ｗ〕〔Ｖ〕〔ＴＳ〕〔Ｒ〕
〔Ｌ〕〔Ｑ〕〔Ｘｃ〕が得られる。
ドのデータ〔Ｖ〕〔ＴＳ〕〔Ｒ〕〔Ｌ〕〔Ｑ〕〔Ｘｃ〕
は、第３の並べ替え回路４６において、図１５及び図１
６〜図１９に示す行列〔Ｗ〕で表されるように並べ替え
られて、所望の出力データ〔Ｗ〕〔Ｖ〕〔ＴＳ〕〔Ｒ〕
〔Ｌ〕〔Ｑ〕〔Ｘｃ〕が得られる。
【００７７】なお、実際には、
【数１０】 〔Ｙｃ〕＝〔Ｍ〕〔Ｘｃ〕 ＝〔Ｗ〕〔Ｖ〕〔ＴＳ〕〔Ｒ〕〔Ｌ〕〔Ｑ〕〔Ｘｃ〕／８ であるから、この出力結果を８で割らなくてはいけない
が、これは値を３ビットシフトすればよく、回路的には
何も要らないので、図中では省略してある。
が、これは値を３ビットシフトすればよく、回路的には
何も要らないので、図中では省略してある。
【００７８】図１の実施例においては、各内積演算回路
４２、４４及び４５の演算処理を表す行列〔Ｌ〕、〔Ｔ
Ｓ〕及び〔Ｖ〕が何れも疎行列であるため、乗算回数を
少なくして、各内積演算回路を小規模にすることができ
る。
４２、４４及び４５の演算処理を表す行列〔Ｌ〕、〔Ｔ
Ｓ〕及び〔Ｖ〕が何れも疎行列であるため、乗算回数を
少なくして、各内積演算回路を小規模にすることができ
る。
【００７９】また、内積演算回路４２については、行列
〔Ｌ〕の係数が０と＋１、−１だけであるため、また内
積演算回路４４については、行列〔ＴＳ〕の係数が０と
＋１、−１だけで各行に＋１又は−１の要素が２個並ぶ
ことがないため、図２及び図３に示すように、各乗算器
の構成を簡単にすることができると共に、内積演算時に
丸め誤差が発生することがない。
〔Ｌ〕の係数が０と＋１、−１だけであるため、また内
積演算回路４４については、行列〔ＴＳ〕の係数が０と
＋１、−１だけで各行に＋１又は−１の要素が２個並ぶ
ことがないため、図２及び図３に示すように、各乗算器
の構成を簡単にすることができると共に、内積演算時に
丸め誤差が発生することがない。
【００８０】ここでは図２７に示すように、８行８列の
要素ｘ11〜ｘ88が列順に入力されて、８行８列の要素ｙ
11〜ｙ88が列順に出力される場合について述べたが、こ
れ以外の順番で入出力させる場合には、並べ替え回路４
１及び４６を別の適切な順番にデータを並べ替える並べ
替え回路で置き替える事により対応することができる。
要素ｘ11〜ｘ88が列順に入力されて、８行８列の要素ｙ
11〜ｙ88が列順に出力される場合について述べたが、こ
れ以外の順番で入出力させる場合には、並べ替え回路４
１及び４６を別の適切な順番にデータを並べ替える並べ
替え回路で置き替える事により対応することができる。
【００８１】こうして上述の装置によれば、内積演算回
路の規模を小さくし、構成を簡単にすると共に、演算回
数を減少させて高速演算を可能にすることができるもの
である。
路の規模を小さくし、構成を簡単にすると共に、演算回
数を減少させて高速演算を可能にすることができるもの
である。
【００８２】更に図２０は、本発明による逆離散コサイ
ン変換装置の一例の構成図である。この図において、入
力端子ＩＮから８行８列のデータが６４ワードの第４の
並べ替え回路７１を介して、４次の第４の内積演算回路
７２に供給される。この内積演算回路７２の出力が８次
の第５の内積演算回路７３に供給される。内積演算回路
７３の出力は、６４ワードの第５の並べ替え回路７４を
介して、４次の第６の内積演算回路７５に供給される。
内積演算回路７５の出力は６４ワードの第６の並べ替え
回路７６を介して、出力端子ＯＵＴに導出される。
ン変換装置の一例の構成図である。この図において、入
力端子ＩＮから８行８列のデータが６４ワードの第４の
並べ替え回路７１を介して、４次の第４の内積演算回路
７２に供給される。この内積演算回路７２の出力が８次
の第５の内積演算回路７３に供給される。内積演算回路
７３の出力は、６４ワードの第５の並べ替え回路７４を
介して、４次の第６の内積演算回路７５に供給される。
内積演算回路７５の出力は６４ワードの第６の並べ替え
回路７６を介して、出力端子ＯＵＴに導出される。
【００８３】すなわち図２０の実施例においては、ＩＤ
ＣＴのための６４行６４列の定数行列〔ＩＭ〕を次の数
１０式に示すような６個の行列に分解している。
ＣＴのための６４行６４列の定数行列〔ＩＭ〕を次の数
１０式に示すような６個の行列に分解している。
【００８４】
【数１１】 〔ＩＭ〕＝ t〔Ｑ〕〔Ｌ〕 t〔Ｒ〕 t〔ＴＳ〕 t〔Ｖ〕 t〔Ｗ〕／８
【００８５】行列 t〔Ｗ〕、 t〔Ｒ〕及び t〔Ｑ〕が第
４、第５及び第６の並べ替え回路７１、７４及び７６に
それぞれ対応すると共に、行列 t〔Ｖ〕、 t〔ＴＳ〕及
び〔Ｌ〕が第４、第５及び第６の内積演算回路７２、７
３及び７５にそれぞれ対応する。ここで上述の行列
〔Ｌ〕、〔ＴＳ〕及び〔Ｖ〕は、それらを形成する小行
列が何れも対角線上に配列されており、各転置行列
t〔Ｌ〕、 t〔ＴＳ〕及び t〔Ｖ〕も同様の形になるた
め、逆変換の場合にも、図１の実施例と同様の構成で対
応することができる。ちなみに〔Ｌ〕＝ t〔Ｌ〕であ
る。
４、第５及び第６の並べ替え回路７１、７４及び７６に
それぞれ対応すると共に、行列 t〔Ｖ〕、 t〔ＴＳ〕及
び〔Ｌ〕が第４、第５及び第６の内積演算回路７２、７
３及び７５にそれぞれ対応する。ここで上述の行列
〔Ｌ〕、〔ＴＳ〕及び〔Ｖ〕は、それらを形成する小行
列が何れも対角線上に配列されており、各転置行列
t〔Ｌ〕、 t〔ＴＳ〕及び t〔Ｖ〕も同様の形になるた
め、逆変換の場合にも、図１の実施例と同様の構成で対
応することができる。ちなみに〔Ｌ〕＝ t〔Ｌ〕であ
る。
【００８６】ただし、 t〔ＴＳ〕の演算を行う内積演算
回路７３は、 t〔ＴＳ〕が各行の奇数列とその右隣りの
偶数列の要素のどちらか一方は少なくとも０であるか
ら、例えば図２１の構成で演算を行う。
回路７３は、 t〔ＴＳ〕が各行の奇数列とその右隣りの
偶数列の要素のどちらか一方は少なくとも０であるか
ら、例えば図２１の構成で演算を行う。
【００８７】図２１において、６０′は８次の内積演算
回路であって、図２０の内積演算回路７３に相当し、１
５個の単位遅延器６１′1 、６１′2 〜６１′15が逆順
に縦続接続されて、その出力端、各接続中点及び入力端
に１６個のラッチ６２′1 、６２′2 〜６２′16がそれ
ぞれ接続され、各１対のラッチ６２′1 、６２′2 ；６
２′3 、６２′4 ・・・６２′15、６２′16の出力が８
個の切換スイッチ６３′1 、６３′2 ・・・６３′8 の
各１対の接点に供給される。スイッチ６３′1〜６３′
8 の各出力が、８個の切換スイッチ６４′1 〜６４′8
の各＋側接点に供給されると共に、８個の補数回路６
５′1 〜６５′8 を介して、スイッチ６４′1 〜６４′
8 の各−側接点に供給される。スイッチ６４′1 〜６
４′8 の第３の接点には係数０がそれぞれ供給され、ス
イッチ６４′1 〜６４′8 の各出力が加算器６６′に供
給される。
回路であって、図２０の内積演算回路７３に相当し、１
５個の単位遅延器６１′1 、６１′2 〜６１′15が逆順
に縦続接続されて、その出力端、各接続中点及び入力端
に１６個のラッチ６２′1 、６２′2 〜６２′16がそれ
ぞれ接続され、各１対のラッチ６２′1 、６２′2 ；６
２′3 、６２′4 ・・・６２′15、６２′16の出力が８
個の切換スイッチ６３′1 、６３′2 ・・・６３′8 の
各１対の接点に供給される。スイッチ６３′1〜６３′
8 の各出力が、８個の切換スイッチ６４′1 〜６４′8
の各＋側接点に供給されると共に、８個の補数回路６
５′1 〜６５′8 を介して、スイッチ６４′1 〜６４′
8 の各−側接点に供給される。スイッチ６４′1 〜６
４′8 の第３の接点には係数０がそれぞれ供給され、ス
イッチ６４′1 〜６４′8 の各出力が加算器６６′に供
給される。
【００８８】切換スイッチ６４′1 〜６４′8 は、補数
回路６５′1 〜６５′8 と共に、係数が０、＋１、−１
だけの乗算器をそれぞれ構成し、スイッチ６３′1 〜６
３′ 8 と共に、システム制御回路６７′により互いに独
立に切り換えられる。
回路６５′1 〜６５′8 と共に、係数が０、＋１、−１
だけの乗算器をそれぞれ構成し、スイッチ６３′1 〜６
３′ 8 と共に、システム制御回路６７′により互いに独
立に切り換えられる。
【００８９】従ってこの図２１において、入力端子ＩＮ
から、６４ワード単位のデータ〔ＴＳ〕〔Ｒ〕〔Ｌ〕
〔Ｑ〕〔Ｘｃ〕が供給され、それぞれ１６個のデータが
１６個のラッチ６２′1 〜６２′16に取り込まれ、１６
Ｔ時間にわたって保持される。
から、６４ワード単位のデータ〔ＴＳ〕〔Ｒ〕〔Ｌ〕
〔Ｑ〕〔Ｘｃ〕が供給され、それぞれ１６個のデータが
１６個のラッチ６２′1 〜６２′16に取り込まれ、１６
Ｔ時間にわたって保持される。
【００９０】８個のスイッチ６３′1 〜６３′8 は、行
列〔ＴＳ〕の１６行１６列の小行列の各々隣り合う要素
のどちらかが０であるかにより、０でない側に切り換え
られて、各ラッチ６２′1 〜６２′16に保持されたデー
タのうち８個のデータが取り出される。ただし各々隣り
合う要素が両方とも０である場合、対応する各スイッチ
６３′1 〜６３′8 は、どちらの側に切り換えられても
良い。
列〔ＴＳ〕の１６行１６列の小行列の各々隣り合う要素
のどちらかが０であるかにより、０でない側に切り換え
られて、各ラッチ６２′1 〜６２′16に保持されたデー
タのうち８個のデータが取り出される。ただし各々隣り
合う要素が両方とも０である場合、対応する各スイッチ
６３′1 〜６３′8 は、どちらの側に切り換えられても
良い。
【００９１】８個のスイッチ６４′1 〜６４′8 は、上
記取り出された８個のデータに対応する１６行１６列の
小行列の要素が０、＋１または−１のいずれかであるか
により、０側、＋側または−側に切り換えられて、上記
取り出された８個のデータに０、＋１または−１の係数
が乗算され、加算器６６′で加算されて、端子ＯＵＴか
ら出力される。
記取り出された８個のデータに対応する１６行１６列の
小行列の要素が０、＋１または−１のいずれかであるか
により、０側、＋側または−側に切り換えられて、上記
取り出された８個のデータに０、＋１または−１の係数
が乗算され、加算器６６′で加算されて、端子ＯＵＴか
ら出力される。
【００９２】また図２２は、本発明による離散コサイン
変換装置において、上述の第１、第２及び第３の内積演
算回路４２、４４及び４５をそれぞれ並列化することに
よって動作速度の高速化を図ったものである。この図に
おいて、並べ替え回路４１で〔Ｑ〕の演算を行った後、
この出力〔Ｑ〕〔Ｘｃ〕に対して、シリアルに出力され
てくる４つのデータを１組として変換回路８１でパラレ
ル化して、４入力加算回路４２′1 〜４２′4 に入力す
る。
変換装置において、上述の第１、第２及び第３の内積演
算回路４２、４４及び４５をそれぞれ並列化することに
よって動作速度の高速化を図ったものである。この図に
おいて、並べ替え回路４１で〔Ｑ〕の演算を行った後、
この出力〔Ｑ〕〔Ｘｃ〕に対して、シリアルに出力され
てくる４つのデータを１組として変換回路８１でパラレ
ル化して、４入力加算回路４２′1 〜４２′4 に入力す
る。
【００９３】この４入力加算回路４２′1 では〔Ｌ〕の
第１行目、第５行目、第９行目・・・第６１行目を演算
し、４入力加算回路４２′2 では〔Ｌ〕の第２行目、第
６行目、第１０行目・・・第６２行目を演算し、４入力
加算回路４２′3 では〔Ｌ〕の第３行目、第７行目、第
１１行目・・・第６３行目を演算し、４入力加算回路４
２′4 では〔Ｌ〕の第４行目、第８行目、第１２行目・
・・第６４行目を演算する。
第１行目、第５行目、第９行目・・・第６１行目を演算
し、４入力加算回路４２′2 では〔Ｌ〕の第２行目、第
６行目、第１０行目・・・第６２行目を演算し、４入力
加算回路４２′3 では〔Ｌ〕の第３行目、第７行目、第
１１行目・・・第６３行目を演算し、４入力加算回路４
２′4 では〔Ｌ〕の第４行目、第８行目、第１２行目・
・・第６４行目を演算する。
【００９４】演算〔Ｒ〕は、単なる並べ替えであるが、
それは〔Ｌ〕〔Ｑ〕〔Ｘｃ〕の第１行目、第５行目、第
９行目・・・第６１行目の１６個のデータと、第２行
目、第６行目、第１０行目・・・第６２行目の１６個の
データと、第３行目、第７行目、第１１行目・・・第６
３行目の１６個のデータと、第４行目、第８行目、第１
２行目・・・第６４行目の１６個のデータとの４つの組
に分けて、続く演算〔ＴＳ〕の４つの小行列である〔Ｔ
Ｓ11〕〔ＴＳ22〕〔ＴＳ33〕〔ＴＳ44〕の演算を可能と
させる為のものである。
それは〔Ｌ〕〔Ｑ〕〔Ｘｃ〕の第１行目、第５行目、第
９行目・・・第６１行目の１６個のデータと、第２行
目、第６行目、第１０行目・・・第６２行目の１６個の
データと、第３行目、第７行目、第１１行目・・・第６
３行目の１６個のデータと、第４行目、第８行目、第１
２行目・・・第６４行目の１６個のデータとの４つの組
に分けて、続く演算〔ＴＳ〕の４つの小行列である〔Ｔ
Ｓ11〕〔ＴＳ22〕〔ＴＳ33〕〔ＴＳ44〕の演算を可能と
させる為のものである。
【００９５】従って図２２の回路の場合、４入力加算回
路４２′1 から〔Ｌ〕〔Ｑ〕〔Ｘｃ〕の第１行目の値、
第５行目の値、第９行目の値・・・第６１行目の値が出
力され、４入力加算回路４２′2 から〔Ｌ〕〔Ｑ〕〔Ｘ
ｃ〕の第２行目の値、第６行目の値、第１０行目の値・
・・第６２行目の値が出力され、４入力加算回路４２′
3 から〔Ｌ〕〔Ｑ〕〔Ｘｃ〕の第３行目の値、第７行目
の値、第１１行目の値・・・第６３行目の値が出力さ
れ、４入力加算回路４２′4 から〔Ｌ〕〔Ｑ〕〔Ｘｃ〕
の第４行目の値、第８行目の値、第１２行目の値・・・
第６４行目の値が出力されるので、演算〔Ｒ〕を行う回
路は必要なく、そのまま４入力加算回路４２′1 〜４
２′4 の出力を、それぞれ内積演算回路４４1 〜４４4
に入力させればよい。
路４２′1 から〔Ｌ〕〔Ｑ〕〔Ｘｃ〕の第１行目の値、
第５行目の値、第９行目の値・・・第６１行目の値が出
力され、４入力加算回路４２′2 から〔Ｌ〕〔Ｑ〕〔Ｘ
ｃ〕の第２行目の値、第６行目の値、第１０行目の値・
・・第６２行目の値が出力され、４入力加算回路４２′
3 から〔Ｌ〕〔Ｑ〕〔Ｘｃ〕の第３行目の値、第７行目
の値、第１１行目の値・・・第６３行目の値が出力さ
れ、４入力加算回路４２′4 から〔Ｌ〕〔Ｑ〕〔Ｘｃ〕
の第４行目の値、第８行目の値、第１２行目の値・・・
第６４行目の値が出力されるので、演算〔Ｒ〕を行う回
路は必要なく、そのまま４入力加算回路４２′1 〜４
２′4 の出力を、それぞれ内積演算回路４４1 〜４４4
に入力させればよい。
【００９６】すなわち内積演算回路４４1 では〔Ｌ〕
〔Ｑ〕〔Ｘｃ〕の第１行目の値、第５行目の値、第９行
目の値・・・第６１行目の値を使用して、〔ＴＳ11〕の
演算を行う。内積演算回路４４2 、４４3 、４４4 でも
同様にして、それぞれ〔ＴＳ22〕〔ＴＳ33〕〔ＴＳ44〕
の演算を行う。
〔Ｑ〕〔Ｘｃ〕の第１行目の値、第５行目の値、第９行
目の値・・・第６１行目の値を使用して、〔ＴＳ11〕の
演算を行う。内積演算回路４４2 、４４3 、４４4 でも
同様にして、それぞれ〔ＴＳ22〕〔ＴＳ33〕〔ＴＳ44〕
の演算を行う。
【００９７】さらに内積演算回路４４1 の出力を内積演
算回路４５1 に入力する事で、内積演算回路４５1 では
〔Ｖ11〕の演算を行う。内積演算回路４５2 、４５3 、
４５ 4 でも同様にして、それぞれ〔Ｖ22〕〔Ｖ33〕〔Ｖ
44〕の演算を行う。
算回路４５1 に入力する事で、内積演算回路４５1 では
〔Ｖ11〕の演算を行う。内積演算回路４５2 、４５3 、
４５ 4 でも同様にして、それぞれ〔Ｖ22〕〔Ｖ33〕〔Ｖ
44〕の演算を行う。
【００９８】かくして、内積演算回路４５1 〜４５4 の
出力からは〔Ｖ〕〔ＴＳ〕〔Ｒ〕〔Ｌ〕〔Ｑ〕〔Ｘｃ〕
が出力されるので、これを変換回路８２でシリアル化し
て、そして最後に〔Ｗ〕を並べ替え回路４６で行えば、
出力〔Ｙｃ〕が求まる。
出力からは〔Ｖ〕〔ＴＳ〕〔Ｒ〕〔Ｌ〕〔Ｑ〕〔Ｘｃ〕
が出力されるので、これを変換回路８２でシリアル化し
て、そして最後に〔Ｗ〕を並べ替え回路４６で行えば、
出力〔Ｙｃ〕が求まる。
【００９９】さらに図２３は、本発明による逆離散コサ
イン変換装置において、上述の第４、第５及び第６の内
積演算回路７２、７３及び７５をそれぞれ並列化するこ
とによって動作速度の高速化を図ったものである。この
図において、並べ替え回路７１で t〔Ｗ〕の演算を行っ
た後、この出力 t〔Ｗ〕〔Ｙｃ〕に対して、シリアルに
出力されてくる４つのデータを１組として変換回路９１
でパラレル化して、内積演算回路７２1 〜７２4 に入力
する。
イン変換装置において、上述の第４、第５及び第６の内
積演算回路７２、７３及び７５をそれぞれ並列化するこ
とによって動作速度の高速化を図ったものである。この
図において、並べ替え回路７１で t〔Ｗ〕の演算を行っ
た後、この出力 t〔Ｗ〕〔Ｙｃ〕に対して、シリアルに
出力されてくる４つのデータを１組として変換回路９１
でパラレル化して、内積演算回路７２1 〜７２4 に入力
する。
【０１００】この内積演算回路７２1 〜７２4 では
t〔Ｖ11〕〜 t〔Ｖ44〕の演算を行う。この内積演算回
路７２1 〜７２4 の出力を、それぞれ内積演算回路７３
1 〜７３ 4 に入力する。この内積演算回路７３1 〜７３
4 では t〔ＴＳ11〕〜 t〔ＴＳ44〕の演算を行う。
t〔Ｖ11〕〜 t〔Ｖ44〕の演算を行う。この内積演算回
路７２1 〜７２4 の出力を、それぞれ内積演算回路７３
1 〜７３ 4 に入力する。この内積演算回路７３1 〜７３
4 では t〔ＴＳ11〕〜 t〔ＴＳ44〕の演算を行う。
【０１０１】この内積演算回路７３1 〜７３4 の出力
を、そのまま４入力加算回路７５′1〜７５′4 に入力
させる。この４入力加算回路７５′1 〜７５′4 では
〔Ｌ11〕〜〔Ｌ44〕の演算を行う。かくして、４入力加
算回路７５′1 〜７５′4 の出力からは〔Ｌ〕 t〔Ｒ〕
t〔ＴＳ〕 t〔Ｖ〕 t〔Ｗ〕〔Ｙｃ〕が出力されるの
で、これを変換回路９２でシリアル化して、そして最後
に t〔Ｑ〕を並べ替え回路７６で行えば、出力〔Ｘｃ〕
が求まる。
を、そのまま４入力加算回路７５′1〜７５′4 に入力
させる。この４入力加算回路７５′1 〜７５′4 では
〔Ｌ11〕〜〔Ｌ44〕の演算を行う。かくして、４入力加
算回路７５′1 〜７５′4 の出力からは〔Ｌ〕 t〔Ｒ〕
t〔ＴＳ〕 t〔Ｖ〕 t〔Ｗ〕〔Ｙｃ〕が出力されるの
で、これを変換回路９２でシリアル化して、そして最後
に t〔Ｑ〕を並べ替え回路７６で行えば、出力〔Ｘｃ〕
が求まる。
【０１０２】
【発明の効果】以上詳述のように、この発明によれば、
所要の定数行列を複数の疎行列に分解して、一方の疎行
列の要素を０、＋１及び−１とすると共に、他方の低次
の疎行列の要素を定数行列のデータ成分とするようにし
たので、内積演算回路の回路規模が小さく、構成が簡単
になると共に、演算回数が低減して演算速度が向上した
離散コサイン変換装置及び逆離散コサイン変換装置が得
られる。
所要の定数行列を複数の疎行列に分解して、一方の疎行
列の要素を０、＋１及び−１とすると共に、他方の低次
の疎行列の要素を定数行列のデータ成分とするようにし
たので、内積演算回路の回路規模が小さく、構成が簡単
になると共に、演算回数が低減して演算速度が向上した
離散コサイン変換装置及び逆離散コサイン変換装置が得
られる。
【図１】本発明による離散コサイン変換装置の一例の構
成図である。
成図である。
【図２】その要部の構成を示すブロック図である。
【図３】その要部の構成を示すブロック図である。
【図４】その要部の動作を説明するための行列を示す図
である。
である。
【図５】その要部の動作を説明するための行列を示す図
である。
である。
【図６】その要部の動作を説明するための行列を示す図
である。
である。
【図７】その要部の動作を説明するための行列を示す図
である。
である。
【図８】その要部の動作を説明するための行列を示す図
である。
である。
【図９】その要部の動作を説明するための行列を示す図
である。
である。
【図１０】その要部の動作を説明するための行列を示す
図である。
図である。
【図１１】その要部の動作を説明するための行列を示す
図である。
図である。
【図１２】その要部の動作を説明するための行列を示す
図である。
図である。
【図１３】その要部の動作を説明するための行列を示す
図である。
図である。
【図１４】その要部の動作を説明するための行列を示す
図である。
図である。
【図１５】その要部の動作を説明するための行列を示す
図である。
図である。
【図１６】その要部の動作を説明するための行列を示す
図である。
図である。
【図１７】その要部の動作を説明するための行列を示す
図である。
図である。
【図１８】その要部の動作を説明するための行列を示す
図である。
図である。
【図１９】その要部の動作を説明するための行列を示す
図である。
図である。
【図２０】本発明による逆離散コサイン変換装置の一例
の構成図である。
の構成図である。
【図２１】その要部の構成を示すブロック図である。
【図２２】本発明による離散コサイン変換装置の他の例
の構成図である。
の構成図である。
【図２３】本発明による逆離散コサイン変換装置の他の
例の構成図である。
例の構成図である。
【図２４】従来の装置の構成を示すブロック図である。
【図２５】従来例の装置の動作を説明するためのタイム
チャート図である。
チャート図である。
【図２６】この発明の説明のための図である。
【図２７】この発明の説明のための図である。
４１ 第１の並べ替え回路 ４２ 係数が＋１及び−１である４次の第１の内積演算
回路 ４３ 第２の並べ替え回路 ４４ 係数が０、＋１及び−１である８次の第２の内積
演算回路 ４５ 定数行列のデータ成分が格納されたメモリを含む
第３の内積演算回路 ４６ 第３の並べ替え回路
回路 ４３ 第２の並べ替え回路 ４４ 係数が０、＋１及び−１である８次の第２の内積
演算回路 ４５ 定数行列のデータ成分が格納されたメモリを含む
第３の内積演算回路 ４６ 第３の並べ替え回路
Claims (4)
- 【請求項１】 行列の内積を演算する内積演算回路と、
行列のデータ成分を所定の順序に並べ替える並べ替え回
路とを備える離散コサイン変換装置において、 係数が＋１及び−１である４次の第１の内積演算回路
と、 係数が０、＋１及び−１である８次の第２の内積演算回
路と、 定数行列のデータ成分が格納されたメモリを含む第３の
内積演算回路とを設け、 ８行８列の入力データを第１の並べ替え回路を介して上
記第１の内積演算回路に供給し、 上記第１の内積演算回路の出力を第２の並べ替え回路を
介して上記第２の内積演算回路に供給し、 上記第２の内積演算回路の出力を直接に上記第３の内積
演算回路に供給すると共に、 上記第３の内積演算回路の出力を第３の並べ替え回路を
介して導出するようにしたことを特徴とする離散コサイ
ン変換装置。 - 【請求項２】 行列の内積を演算する内積演算回路と、
行列のデータ成分を所定の順序に並べ替える並べ替え回
路とを備える逆離散コサイン変換装置において、 定数行列のデータ成分が格納されたメモリを含む第４の
内積演算回路と、 係数が０、＋１及び−１である８次の第５の内積演算回
路と、 係数が＋１及び−１である４次の第６の内積演算回路と
を設け、 ８行８列の入力データを第４の並べ替え回路を介して上
記第４の内積演算回路に供給し、 上記第４の内積演算回路の出力を直接に上記第５の内積
演算回路に供給し、 上記第５の内積演算回路の出力を第５の並べ替え回路を
介して上記第６の内積演算回路に供給すると共に、 上記第６の内積演算回路の出力を第６の並べ替え回路を
介して導出するようにしたことを特徴とする逆離散コサ
イン変換装置。 - 【請求項３】 行列の内積を演算する内積演算回路と、
行列のデータ成分を所定の順序に並べ替える並べ替え回
路とを備える離散コサイン変換装置において、 シリアルに供給される行列データを所定個毎に並列化す
る並列化回路と、 係数が＋１及び−１である４次の第１の内積演算回路
と、 係数が０、＋１及び−１である８次の第２の内積演算回
路と、 定数行列のデータ成分が格納されたメモリを含む第３の
内積演算回路とを設け、 上記第１、第２、第３の内積演算回路をそれぞれ上記所
定個並列に配し、 ８行８列の入力データを第１の並べ替え回路を介して上
記並列化回路に供給し、 上記並列化回路から出力された並列データの各データを
上記所定個のそれぞれの第１の内積演算回路に供給し、 上記各第１の内積演算回路の出力を直接に上記所定個の
内の対応する上記第２の内積演算回路に供給し、 上記各第２の内積演算回路の出力を直接に上記所定個の
内の対応する上記第３の内積演算回路に供給すると共
に、 上記所定個の第３の内積演算回路の出力をシリアルデー
タに変換した後第３の並べ替え回路を介して導出するよ
うにしたことを特徴とする離散コサイン変換装置。 - 【請求項４】 行列の内積を演算する内積演算回路と、
行列のデータ成分を所定の順序に並べ替える並べ替え回
路とを備える逆離散コサイン変換装置において、 シリアルに供給される行列データを所定個毎に並列化す
る並列化回路と、 定数行列のデータ成分が格納されたメモリを含む第４の
内積演算回路と、 係数が０、＋１及び−１である８次の第５の内積演算回
路と、 係数が＋１及び−１である４次の第６の内積演算回路と
を設け、 上記第４、第５、第６の内積演算回路をそれぞれ上記所
定個並列に配し、 ８行８列の入力データを第４の並べ替え回路を介して上
記並列化回路に供給し、 上記並列化回路から出力された並列データの各データを
上記所定個の内の対応する上記第４の内積演算回路に供
給し、 上記各第４の内積演算回路の出力を直接に上記所定個の
内の対応する上記第５の内積演算回路に供給し、 上記各第５の内積演算回路の出力を直接に上記所定個の
内の対応する上記第６の内積演算回路に供給すると共
に、 上記所定個の第６の内積演算回路の出力をシリアルデー
タに変換した後第６の並べ替え回路を介して導出するよ
うにしたことを特徴とする逆離散コサイン変換装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/020,313 US5410500A (en) | 1992-02-21 | 1993-02-19 | Discrete cosine transform apparatus and inverse discrete cosine transform apparatus |
| EP93400437A EP0557204A3 (en) | 1992-02-21 | 1993-02-19 | Discrete cosine transform apparatus and inverse discrete cosine transform apparatus |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3514992 | 1992-02-21 | ||
| JP4-35149 | 1992-02-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05300026A true JPH05300026A (ja) | 1993-11-12 |
Family
ID=12433848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19111392A Pending JPH05300026A (ja) | 1992-02-21 | 1992-07-17 | 離散コサイン変換装置及び逆離散コサイン変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05300026A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113761464A (zh) * | 2021-08-25 | 2021-12-07 | 安谋科技（中国）有限公司 | 数据处理方法、介质及电子设备 |
-
1992
- 1992-07-17 JP JP19111392A patent/JPH05300026A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113761464A (zh) * | 2021-08-25 | 2021-12-07 | 安谋科技（中国）有限公司 | 数据处理方法、介质及电子设备 |
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