JPH0530127A - 出力信号制御方式 - Google Patents
出力信号制御方式Info
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- JPH0530127A JPH0530127A JP3149089A JP14908991A JPH0530127A JP H0530127 A JPH0530127 A JP H0530127A JP 3149089 A JP3149089 A JP 3149089A JP 14908991 A JP14908991 A JP 14908991A JP H0530127 A JPH0530127 A JP H0530127A
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- signal
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0632—Synchronisation of packets and cells, e.g. transmission of voice via a packet network, circuit emulation service [CES]
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
- H04L12/427—Loop networks with decentralised control
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Multimedia (AREA)
- Computer Hardware Design (AREA)
- Time-Division Multiplex Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】 本発明は，複数の入力ポートからの信号デー
タを選択してタイムスロットにそれぞれ乗せ単一の出力
ポートから出力する際，同期信号に同期した形態で各信
号データをタイムスロットに乗せることを目的としてい
る。 【構成】 入力ポート（１−ｉ）対応に設けられたセレ
クタ部（５−ｉ）と，同期信号とセレクタ部（５−ｉ）
を指定するセレクト信号情報とを同期して出力する同期
信号発生部（４）とを設け，上記セレクタ部（５−ｉ）
にはセレクト信号情報が自己を指定しているか否かを判
定する自己判定部（６）を備えて構成される。
タを選択してタイムスロットにそれぞれ乗せ単一の出力
ポートから出力する際，同期信号に同期した形態で各信
号データをタイムスロットに乗せることを目的としてい
る。 【構成】 入力ポート（１−ｉ）対応に設けられたセレ
クタ部（５−ｉ）と，同期信号とセレクタ部（５−ｉ）
を指定するセレクト信号情報とを同期して出力する同期
信号発生部（４）とを設け，上記セレクタ部（５−ｉ）
にはセレクト信号情報が自己を指定しているか否かを判
定する自己判定部（６）を備えて構成される。
Description
【０００１】
【産業上の利用分野】本発明は，出力信号制御方式，特
に広帯域ＩＳＤＮのＡＴＭ通信および高速パケット通信
などにおいて，複数の入力ポートのデータを指定された
タイムスロットにそれぞれ乗せ単一の出力ポートから主
信号として出力するようにした出力信号制御方式に関す
る。
に広帯域ＩＳＤＮのＡＴＭ通信および高速パケット通信
などにおいて，複数の入力ポートのデータを指定された
タイムスロットにそれぞれ乗せ単一の出力ポートから主
信号として出力するようにした出力信号制御方式に関す
る。
【０００２】
【従来の技術】従来のＡＴＭ装置等の出力信号をセレク
トする制御方式は，図８に示された構成で行っていた。
すなわち図８において，セレクタ部２には入力ポート１
からの各信号データが入力されるようになっており，当
該セレクタ部２に入力されたセレクト信号で接続切換え
を行って出力ポート３にセレクトされてきた信号を主信
号として出力するようにしていた。
トする制御方式は，図８に示された構成で行っていた。
すなわち図８において，セレクタ部２には入力ポート１
からの各信号データが入力されるようになっており，当
該セレクタ部２に入力されたセレクト信号で接続切換え
を行って出力ポート３にセレクトされてきた信号を主信
号として出力するようにしていた。
【０００３】
【発明が解決しようとする課題】タイムスロットに信号
データを乗せる際，入力ポート１の各信号データを揃え
ておく必要があるが，セレクト信号でセレクタ部２の接
続切換えを行いＮ個の中から所定の順に信号データを選
択してタイムスロットに乗せ出力ポート３に出力する従
来の出力信号制御方式では，タイムスロットに信号デー
タを乗せる際，位相のズレが生じやすく，また取り扱う
信号が高速になると位相を揃えることが困難であった。
そのため乗せられるべき信号データが完全にタイムスロ
ットに格納されない欠点があった。
データを乗せる際，入力ポート１の各信号データを揃え
ておく必要があるが，セレクト信号でセレクタ部２の接
続切換えを行いＮ個の中から所定の順に信号データを選
択してタイムスロットに乗せ出力ポート３に出力する従
来の出力信号制御方式では，タイムスロットに信号デー
タを乗せる際，位相のズレが生じやすく，また取り扱う
信号が高速になると位相を揃えることが困難であった。
そのため乗せられるべき信号データが完全にタイムスロ
ットに格納されない欠点があった。
【０００４】本発明は，上記の欠点を解決することを目
的としており，入力ポートの各信号データを選択しタイ
ムスロットに乗せる際，同期信号に同期させて行い，常
に位相の揃った形態で信号データをタイムスロットに乗
せて出力するようにした出力信号制御方式を提供するこ
とを目的としている。
的としており，入力ポートの各信号データを選択しタイ
ムスロットに乗せる際，同期信号に同期させて行い，常
に位相の揃った形態で信号データをタイムスロットに乗
せて出力するようにした出力信号制御方式を提供するこ
とを目的としている。
【０００５】
【課題を解決するための手段】図１は本発明の原理構成
図である。図中，１は入力ポートであり，選択されるべ
き信号データ１−１ないし１−Ｎが各々保持されている
もの，３は出力ポートであり，選択された信号データの
主信号を受けるもの，４は同期信号発生部であり，同期
信号とセレクト信号情報とを同期して出力するもの，５
はセレクタ部であり，入力ポート１−ｉに対応してセレ
クタ部５−ｉが設けられており，上記セレクト信号情報
により自己が指定されているときには対応入力ポート１
−ｉの信号データを同期信号発生部４からの同期信号に
同期してタイムスロットに出力し，自己が指定されてい
ないときには前段のセレクタ部５−〔ｉ−１〕からのタ
イムスロットに格納されているデータをそのまま通過さ
せ次段のセレクタ部５−〔ｉ＋１〕へ送るもの，６は自
己判定部であり同期信号発生部４からのセレクト信号を
解読し，自己のセレクタ部５−ｉが指定されているか否
かを判定するものである。
図である。図中，１は入力ポートであり，選択されるべ
き信号データ１−１ないし１−Ｎが各々保持されている
もの，３は出力ポートであり，選択された信号データの
主信号を受けるもの，４は同期信号発生部であり，同期
信号とセレクト信号情報とを同期して出力するもの，５
はセレクタ部であり，入力ポート１−ｉに対応してセレ
クタ部５−ｉが設けられており，上記セレクト信号情報
により自己が指定されているときには対応入力ポート１
−ｉの信号データを同期信号発生部４からの同期信号に
同期してタイムスロットに出力し，自己が指定されてい
ないときには前段のセレクタ部５−〔ｉ−１〕からのタ
イムスロットに格納されているデータをそのまま通過さ
せ次段のセレクタ部５−〔ｉ＋１〕へ送るもの，６は自
己判定部であり同期信号発生部４からのセレクト信号を
解読し，自己のセレクタ部５−ｉが指定されているか否
かを判定するものである。
【０００６】
【作用】各セレクタ部５−ｉでは，自己が指定されてい
るとき対応入力ポート１−ｉのデータを同期信号に同期
してタイムスロットに出力する。
るとき対応入力ポート１−ｉのデータを同期信号に同期
してタイムスロットに出力する。
【０００７】従って，信号データがタイムスロットに格
納される際，位相のズレはなく，また取扱い信号が高速
になっても信号データは総て揃った状態でタイムスロッ
トに乗せられ，出力ポート３に出力される。
納される際，位相のズレはなく，また取扱い信号が高速
になっても信号データは総て揃った状態でタイムスロッ
トに乗せられ，出力ポート３に出力される。
【０００８】
【実施例】図２は本発明に係る出力信号制御方式の一実
施例構成を示している。図中，符号１，１−１ないし１
−Ｎ，３，５−１ないし５−Ｎは図１のものに対応して
いる。
施例構成を示している。図中，符号１，１−１ないし１
−Ｎ，３，５−１ないし５−Ｎは図１のものに対応して
いる。
【０００９】７は空セル発生部であって，タイムスロッ
トの空セルと入力ポート１−ｉからの信号データを当該
タイムスロットの空セルに乗せるべくセレクタ部５−ｉ
を指定する制御データとを同期して出力する。
トの空セルと入力ポート１−ｉからの信号データを当該
タイムスロットの空セルに乗せるべくセレクタ部５−ｉ
を指定する制御データとを同期して出力する。
【００１０】セレクタ部５−ｉは制御データ判定部８及
びデータ通過書換え部９を備えており，上記制御データ
が当該セレクタ部５−ｉに取り込まれ制御データ判定部
８によって当該セレクタ部５−ｉを指定しているものと
判定されたとき，データ通過書換え部９は同期して当該
セレクタ部５−ｉに送られてきているタイムスロットの
空セルに入力ポート１−ｉからの信号データで上書きす
る。すなわち当該タイムスロットの空セルのデータをＣ
Ｈｉデータで書換える。このＣＨｉデータで上書きされ
たタイムスロットの空セルが当該セレクタ部５−ｉから
次段のセレクタ部５−〔ｉ＋１〕へ出力される。
びデータ通過書換え部９を備えており，上記制御データ
が当該セレクタ部５−ｉに取り込まれ制御データ判定部
８によって当該セレクタ部５−ｉを指定しているものと
判定されたとき，データ通過書換え部９は同期して当該
セレクタ部５−ｉに送られてきているタイムスロットの
空セルに入力ポート１−ｉからの信号データで上書きす
る。すなわち当該タイムスロットの空セルのデータをＣ
Ｈｉデータで書換える。このＣＨｉデータで上書きされ
たタイムスロットの空セルが当該セレクタ部５−ｉから
次段のセレクタ部５−〔ｉ＋１〕へ出力される。
【００１１】また当該セレクタ部５−ｉに取り込まれた
上記制御データが制御データ判定部８によって当該セレ
クタ部５−ｉを指定していないものと判定されたとき，
データ通過書換え部９は同期して当該セレクタ部５−ｉ
に送られてきているタイムスロットの空セルに対しその
上書きをすることなく，タイムスロットの空セルに格納
されているデータをそのまま当該セレクタ部５−ｉを通
過させる。
上記制御データが制御データ判定部８によって当該セレ
クタ部５−ｉを指定していないものと判定されたとき，
データ通過書換え部９は同期して当該セレクタ部５−ｉ
に送られてきているタイムスロットの空セルに対しその
上書きをすることなく，タイムスロットの空セルに格納
されているデータをそのまま当該セレクタ部５−ｉを通
過させる。
【００１２】図３はデータ通過書換え部の一実施例構成
を示している。図中，９は図２のものに対応し，１０，
１１はレジスタ，１２は出力制御部を表している。
を示している。図中，９は図２のものに対応し，１０，
１１はレジスタ，１２は出力制御部を表している。
【００１３】レジスタ１０には入力ポート１−ｉからの
ＣＨｉデータがセットされ，レジスタ１１には当該レジ
スタ１０にセットされたＣＨｉデータ又は同期して当該
セレクタ部５−ｉに送られてきたタイムスロットの空セ
ルに格納されているデータ，すなわち空セル発生部７か
らの未だ上書きされていない空セルのデータか入力ポー
ト１からの信号データで既に上書きされているデータの
いずれかのデータが格納される。
ＣＨｉデータがセットされ，レジスタ１１には当該レジ
スタ１０にセットされたＣＨｉデータ又は同期して当該
セレクタ部５−ｉに送られてきたタイムスロットの空セ
ルに格納されているデータ，すなわち空セル発生部７か
らの未だ上書きされていない空セルのデータか入力ポー
ト１からの信号データで既に上書きされているデータの
いずれかのデータが格納される。
【００１４】出力制御部１２はレジスタ１０にセットさ
れたＣＨｉデータ及びレジスタ１１に格納されたタイム
スロットのデータのその出力について次の様に制御す
る。すなわち上記制御データ判定部８によって当該セレ
クタ部５−ｉが指定されているものと判定されたときに
は，出力制御部１２はレジスタ１０にセットされている
ＣＨｉデータでレジスタ１１に格納されているタイムス
ロットのデータを書換える上書きを行い，その後レジス
タ１１に格納されたタイムスロットのデータ，すなわち
ＣＨｉデータを当該セレクタ部５−ｉから出力させる。
れたＣＨｉデータ及びレジスタ１１に格納されたタイム
スロットのデータのその出力について次の様に制御す
る。すなわち上記制御データ判定部８によって当該セレ
クタ部５−ｉが指定されているものと判定されたときに
は，出力制御部１２はレジスタ１０にセットされている
ＣＨｉデータでレジスタ１１に格納されているタイムス
ロットのデータを書換える上書きを行い，その後レジス
タ１１に格納されたタイムスロットのデータ，すなわち
ＣＨｉデータを当該セレクタ部５−ｉから出力させる。
【００１５】また制御データ判定部８によって当該セレ
クタ部５−ｉが指定されていないものと判定されたとき
には，出力制御部１２はレジスタ１１に格納されている
タイムスロットのデータをそのまま当該セレクタ部５−
ｉから出力させる。
クタ部５−ｉが指定されていないものと判定されたとき
には，出力制御部１２はレジスタ１１に格納されている
タイムスロットのデータをそのまま当該セレクタ部５−
ｉから出力させる。
【００１６】図２に示されたセレクタ部５−１ないし５
−Ｎはこの様に構成されているので，制御データ及び当
該制御データに同期したタイムスロットの空セルが空セ
ル発生部７から図４のの如く出力されると，セレクタ
部５−１で図４のに示されている様に，制御データＣ
Ｈ１に同期して入力される主信号の空セルのタイムスロ
ットに入力ポート１−１からのＣＨ１データ（データ
として図示）が乗せられる。
−Ｎはこの様に構成されているので，制御データ及び当
該制御データに同期したタイムスロットの空セルが空セ
ル発生部７から図４のの如く出力されると，セレクタ
部５−１で図４のに示されている様に，制御データＣ
Ｈ１に同期して入力される主信号の空セルのタイムスロ
ットに入力ポート１−１からのＣＨ１データ（データ
として図示）が乗せられる。
【００１７】以下同様に，セレクタ部５−２で図４の
に示されている様に，制御データＣＨ２に同期して入力
される主信号の空セルのタイムスロットに入力ポート１
−２からのＣＨ２データ（データとして図示）が乗せ
られる。
に示されている様に，制御データＣＨ２に同期して入力
される主信号の空セルのタイムスロットに入力ポート１
−２からのＣＨ２データ（データとして図示）が乗せ
られる。
【００１８】従って出力ポート３には制御信号，すなわ
ち制御データに同期した形態で制御データが指定するチ
ャネル対応の空セルのタイムスロットに入力ポート１か
らの各信号データを乗せた図４ので示される主信号が
出力してくる。
ち制御データに同期した形態で制御データが指定するチ
ャネル対応の空セルのタイムスロットに入力ポート１か
らの各信号データを乗せた図４ので示される主信号が
出力してくる。
【００１９】以上の説明では，制御データが指定する入
力ポート１の信号データを当該制御データに同期して入
力する空セルのタイムスロットに上書きする様に説明し
たが，データ通過書換え部９の制御の仕方を変え，図５
図示の如く次の制御データに同期して入力されてくる空
セルのタイムスロットに上書きするようにしてもよい。
力ポート１の信号データを当該制御データに同期して入
力する空セルのタイムスロットに上書きする様に説明し
たが，データ通過書換え部９の制御の仕方を変え，図５
図示の如く次の制御データに同期して入力されてくる空
セルのタイムスロットに上書きするようにしてもよい。
【００２０】つまり，制御データ判定部８によって当該
レジスタ部５−ｉが，指定されているものと判定された
ときに限り，出力制御部１２はレジスタ１１に格納され
る次のタイムスロットの空セルのデータに対し，直ちに
レジスタ１０にセットされているＣＨｉデータでデータ
の上書きを行い，当該セレクタ部５−ｉから出力させ
る。
レジスタ部５−ｉが，指定されているものと判定された
ときに限り，出力制御部１２はレジスタ１１に格納され
る次のタイムスロットの空セルのデータに対し，直ちに
レジスタ１０にセットされているＣＨｉデータでデータ
の上書きを行い，当該セレクタ部５−ｉから出力させ
る。
【００２１】制御データ及び当該制御データに同期した
タイムスロットの空セルが空セル発生部７から図５の
の如く出力されると，セレクタ部５−１で制御データＣ
Ｈ１の次の制御データに同期して入力される主信号の空
セルのタイムスロットに入力ポート１−１からのＣＨ１
データ（データとして図示）が図５のの如く乗せら
れる。
タイムスロットの空セルが空セル発生部７から図５の
の如く出力されると，セレクタ部５−１で制御データＣ
Ｈ１の次の制御データに同期して入力される主信号の空
セルのタイムスロットに入力ポート１−１からのＣＨ１
データ（データとして図示）が図５のの如く乗せら
れる。
【００２２】以下同様に，セレクタ部５−２で制御デー
タＣＨ２の次の制御データに同期して入力される主信号
の空セルのタイムスロットに入力ポート１−２からのＣ
Ｈ２データ（データとして図示）が図５のの如く乗
せられる。
タＣＨ２の次の制御データに同期して入力される主信号
の空セルのタイムスロットに入力ポート１−２からのＣ
Ｈ２データ（データとして図示）が図５のの如く乗
せられる。
【００２３】従って出力ポート３には制御データが指定
するチャネル対応の次の空セルのタイムスロットに入力
ポート１からの各信号データを制御信号，すなわち制御
データに同期した形態で乗せた図５ので示される主信
号が出力してくる。
するチャネル対応の次の空セルのタイムスロットに入力
ポート１からの各信号データを制御信号，すなわち制御
データに同期した形態で乗せた図５ので示される主信
号が出力してくる。
【００２４】この場合制御データを判断する時間の間主
信号を待たせなくてもよい。なお，上記説明から明らか
な様に制御データ対応の空セル又は次の空セルのタイム
スロットは入力ポート１からの信号データによって上書
きされるので，この上書きされるタイムスロットの空セ
ルに装置内監視用セルや有効セルが最初から入っている
構成であってもよい。
信号を待たせなくてもよい。なお，上記説明から明らか
な様に制御データ対応の空セル又は次の空セルのタイム
スロットは入力ポート１からの信号データによって上書
きされるので，この上書きされるタイムスロットの空セ
ルに装置内監視用セルや有効セルが最初から入っている
構成であってもよい。
【００２５】図６は本発明の他の実施例構成を示してい
る。図中，符号１，１−１ないし１−Ｎ，３，５−１な
いし５−Ｎは図１のものに対応し，符号８は図２のもの
に対応している。
る。図中，符号１，１−１ないし１−Ｎ，３，５−１な
いし５−Ｎは図１のものに対応し，符号８は図２のもの
に対応している。
【００２６】１３は空セル制御信号発生部であって，自
己のタイムスロットの空セルに乗せるべき入力ポート１
からの信号データを指定する制御データが格納された空
セルと，当該空セルに入力ポート１からの信号データが
乗せられていることの有無を表示させるデータイネーブ
ル制御信号とを出力する。
己のタイムスロットの空セルに乗せるべき入力ポート１
からの信号データを指定する制御データが格納された空
セルと，当該空セルに入力ポート１からの信号データが
乗せられていることの有無を表示させるデータイネーブ
ル制御信号とを出力する。
【００２７】１４はフラグ記述部であって，データ通過
書換え部９で空セルのタイムスロットに入力ポート１か
らの信号データで上書きしたとき，当該空セルのタイム
スロットに同期して上記データイネーブル制御信号にフ
ラグを立てるものである。
書換え部９で空セルのタイムスロットに入力ポート１か
らの信号データで上書きしたとき，当該空セルのタイム
スロットに同期して上記データイネーブル制御信号にフ
ラグを立てるものである。
【００２８】１５は判定部であって，入力されるタイム
スロットの空セルに格納された制御データと当該空セル
のタイムスロットに同期してデータイネーブル制御とか
ら自己を指定しているか否かを判定すると共に，自己を
指定していると判定したとき，上記データイネーブル制
御信号にフラグを立てさせるものである。
スロットの空セルに格納された制御データと当該空セル
のタイムスロットに同期してデータイネーブル制御とか
ら自己を指定しているか否かを判定すると共に，自己を
指定していると判定したとき，上記データイネーブル制
御信号にフラグを立てさせるものである。
【００２９】判定部１５の動作を更に詳しく説明する
と，入力されてくるデータイネーブル制御信号にフラグ
が立っていてディセーブル状態を示している時には，既
に入力ポート１からの信号データが書き込まれているの
で，当該フラグの立っているタイムスロットの空セルの
データを通過させる信号を出力する。入力されてくるデ
ータイネーブル制御信号にフラグが立っておらずイネー
ブル状態を示している時には，当該フラグの立っていな
いタイムスロットの空セルに格納されている制御データ
を判断し，当該判定部１５が属しているセレクタ部５−
ｉを指定している場合に限り，データ通過書換え部９で
入力されている当該タイムスロットの空セルに格納され
ている制御データを入力ポート１−ｉからのＣＨｉデー
タで上書きする信号を出力する。この時フラグ記述部１
４へ当該タイムスロットに同期してデータイネーブル制
御信号のフラグを立てさせディセーブル状態にする信号
を出力する。
と，入力されてくるデータイネーブル制御信号にフラグ
が立っていてディセーブル状態を示している時には，既
に入力ポート１からの信号データが書き込まれているの
で，当該フラグの立っているタイムスロットの空セルの
データを通過させる信号を出力する。入力されてくるデ
ータイネーブル制御信号にフラグが立っておらずイネー
ブル状態を示している時には，当該フラグの立っていな
いタイムスロットの空セルに格納されている制御データ
を判断し，当該判定部１５が属しているセレクタ部５−
ｉを指定している場合に限り，データ通過書換え部９で
入力されている当該タイムスロットの空セルに格納され
ている制御データを入力ポート１−ｉからのＣＨｉデー
タで上書きする信号を出力する。この時フラグ記述部１
４へ当該タイムスロットに同期してデータイネーブル制
御信号のフラグを立てさせディセーブル状態にする信号
を出力する。
【００３０】制御データが格納された空セルの主信号と
データが既に書き込まれているか否かを表示させるデー
タイネーブル制御信号とが空セル制御信号発生部１３か
ら図７のの如く出力されると，ＣＨ１を指定する制御
データが格納された空セルのタイムスロットには，セレ
クタ部５−１で入力ポート１−１からのＣＨ１データ
（データとして図示）が図７のの如く乗せられる。
このときデータイネーブル制御線の当該入力ポート１か
らのＣＨ１データで上書きされたタイムスロットに同期
した位置にフラグ「１」が立てられる。
データが既に書き込まれているか否かを表示させるデー
タイネーブル制御信号とが空セル制御信号発生部１３か
ら図７のの如く出力されると，ＣＨ１を指定する制御
データが格納された空セルのタイムスロットには，セレ
クタ部５−１で入力ポート１−１からのＣＨ１データ
（データとして図示）が図７のの如く乗せられる。
このときデータイネーブル制御線の当該入力ポート１か
らのＣＨ１データで上書きされたタイムスロットに同期
した位置にフラグ「１」が立てられる。
【００３１】以下同様に，データイネーブル制御線に上
記のフラグが立っておらず，ＣＨ２を指定する制御デー
タが格納された空セルのタイムスロットには，セレクタ
部５−２で入力ポート１−２からのＣＨ２データ（デー
タとして図示）が図７の図示の如く乗せられる。
記のフラグが立っておらず，ＣＨ２を指定する制御デー
タが格納された空セルのタイムスロットには，セレクタ
部５−２で入力ポート１−２からのＣＨ２データ（デー
タとして図示）が図７の図示の如く乗せられる。
【００３２】従って出力ポート３には，各タイムスロッ
トの空セルに格納された制御データにより指定される入
力ポート１からの各信号データを乗せた図７ので示さ
れる主信号が出力してくる。
トの空セルに格納された制御データにより指定される入
力ポート１からの各信号データを乗せた図７ので示さ
れる主信号が出力してくる。
【００３３】この場合はタイムスロット内の上書きの有
無を１状態と０状態との２種類で表示されるので，デー
タイネーブル制御線１本で済ますことができる。なお，
データ通過書換え部９はレジスタ１０，１１及び出力制
御部１２で構成したものを例にして説明したが，メモリ
及びメモリ制御部で構成してもよい。この時各セレクタ
部５−ｉに上記メモリ及びメモリ制御部を設ける構成で
はなく，全体として１個のメモリ及びメモリ制御部を設
ける構成であり，その動作は，実質上各セレクタ部５−
ｉにデータ通過書換え部９が設けられているものと同一
の動作が行われるようになっているものである。
無を１状態と０状態との２種類で表示されるので，デー
タイネーブル制御線１本で済ますことができる。なお，
データ通過書換え部９はレジスタ１０，１１及び出力制
御部１２で構成したものを例にして説明したが，メモリ
及びメモリ制御部で構成してもよい。この時各セレクタ
部５−ｉに上記メモリ及びメモリ制御部を設ける構成で
はなく，全体として１個のメモリ及びメモリ制御部を設
ける構成であり，その動作は，実質上各セレクタ部５−
ｉにデータ通過書換え部９が設けられているものと同一
の動作が行われるようになっているものである。
【００３４】
【発明の効果】以上説明した如く，本発明によれば，入
力ポートの各信号データを選択しタイムスロットに乗せ
る際，同期信号に同期させて行うようにしたので，常に
位相の揃った形態で信号データをタイムスロットに乗せ
た主信号を出力することができる。
力ポートの各信号データを選択しタイムスロットに乗せ
る際，同期信号に同期させて行うようにしたので，常に
位相の揃った形態で信号データをタイムスロットに乗せ
た主信号を出力することができる。
【図面の簡単な説明】
【図１】本発明の原理構成図を示す。
【図２】本発明の一実施例構成を示す。
【図３】データ通過書換え部の一実施例構成を示す。
【図４】図２の信号データ格納の一実施例説明図を示
す。
す。
【図５】図２の信号データ格納の他の実施例説明図を示
す。
す。
【図６】本発明の他の実施例構成を示す。
【図７】図６の信号データ格納の一実施例説明図を示
す。
す。
【図８】従来の構成図を示す。
１ 入力ポート
２ セレクタ部
３ 出力ポート
４ 同期信号発生部
５ セレクタ部
６ 自己判定部
７ 空セル発生部
８ 制御データ判定部
９ データ通過書換え部
10 レジスタ
11 レジスタ
12 出力制御部
13 空セル制御信号発生部
14 フラグ記述部
15 判定部
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 篠宮 知宏
神奈川県川崎市中原区上小田中1015番地
富士通株式会社内
Claims (5)
- 【請求項１】 複数の入力ポート（１）からの信号デー
タを選択してタイムスロットにそれぞれ乗せ単一の出力
ポート（３）から主信号として出力する出力信号制御方
式において， 入力ポート（１−ｉ）対応にセレクタ部（５−ｉ）を設
けると共に， 同期信号と，セレクタ部（５−ｉ）を指定するセレクト
信号情報とを同期して出力する同期信号発生部（４）を
設け， 上記セレクタ部（５−ｉ）はセレクト信号情報が自己を
指定しているか否かを判定する自己判定部（６）を備
え， 当該自己判定部（６）が自己を指定していると判定した
ときには対応入力ポート（１−ｉ）からの信号データを
上記同期信号に同期してタイムスロットに出力させ，当
該自己判定部（６）が自己を指定していないと判定した
ときには前段のセレクタ部（５−〔ｉ−１〕）から入力
されたタイムスロットのデータをそのまま通過させるよ
うに構成したことを特徴とする出力信号制御方式。 - 【請求項２】 複数の入力ポート（１）からの信号デー
タを選択してタイムスロットにそれぞれ乗せ単一の出力
ポート（３）から主信号として出力する出力信号制御方
式において， 入力ポート（１−ｉ）対応にセレクタ部（５−ｉ）を設
けると共に， 入力ポート（１）からの信号データが乗せられるべきタ
イムスロットの空セルとセレクタ部（５−ｉ）を指定す
る制御データとを同期して出力する空セル発生部（７）
とを設け， 上記セレクタ部（５−ｉ）は入力された制御データが自
己を指定しているか否かを判定する制御データ判定部
（８）と， 当該制御データ判定部（８）が自己を指定していると判
定したときには対応入力ポート（１−ｉ）からの信号デ
ータを入力されたタイムスロットの空セルに上書きし，
当該制御データ判定部（８）が自己を指定していないと
判定したときには入力されたタイムスロットの空セルを
そのまま通過させるデータ通過書換え部（９）とを備
え， 制御データの内容に応じセレクタ部（５−ｉ）で入力さ
れたタイムスロットの空セルを書換え通過させるように
構成したことを特徴とする出力信号制御方式。 - 【請求項３】 上記データ通過書換え部（９）は次の制
御データに同期して入力されてくるタイムスロットの空
セルに，上記信号データで上書きを行うように構成した
ことを特徴とする請求項２記載の出力信号制御方式。 - 【請求項４】 上記空セル発生部（７）から出力される
タイムスロットの空セルに，装置内監視用セル，有効セ
ルが格納されていることを特徴とする請求項２又は３の
出力信号制御方式。 - 【請求項５】 複数の入力ポート（１）からの信号デー
タを選択してタイムスロットにそれぞれ乗せ単一の出力
ポート（３）から主信号として出力する出力信号制御方
式において， 入力ポート（１−ｉ）対応にセレクタ（５−ｉ）を設け
ると共に， 自己のタイムスロットの空セルに乗せるべき入力ポート
（１）からの信号データを指定する制御データが格納さ
れた空セルと，当該空セルに入力ポート（１）からの信
号データが乗せられていることの有無を表示させるデー
タイネーブル制御信号とを出力する空セル制御信号発生
部（１３）とを設け， 上記セレクタ部（５−ｉ）は入力されるタイムスロット
の空セルに格納された制御データと当該空セルに同期し
たデータイネーブル制御信号とから自己を指定している
か否かを判定すると共に，自己を指定していると判定し
たとき上記データイネーブル制御信号にフラグを立てさ
せる判定部（１５）と， 当該判定部（１５）が自己を指定していると判定したと
きには対応入力ポート（１−ｉ）からの信号データを入
力されたタイムスロットの空セルに上書きし，当該判定
部（１５）が自己を指定していないと判定したときには
入力されたタイムスロットの空セルをそのまま通過させ
るデータ通過書換え部（９）と， 当該データ通過書換え部（９）でタイムスロットの空セ
ルに上書きを行ったとき，当該タイムスロットの空セル
に同期して上記データイネーブル制御信号にフラグを立
てるフラグ記述部（１４）とを備え， 入力されるタイムスロットの空セルに格納された制御デ
ータの内容及び当該空セルに同期したデータイネーブル
制御信号のフラグ状態に応じ，セレクタ部（５−ｉ）で
入力されたタイムスロットの空セルを書換え通過させる
ように構成したことを特徴とする出力信号制御方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3149089A JPH0530127A (ja) | 1991-06-21 | 1991-06-21 | 出力信号制御方式 |
| CA002071616A CA2071616C (en) | 1991-06-21 | 1992-06-18 | Input-output signal control apparatus |
| DE69222984T DE69222984T2 (de) | 1991-06-21 | 1992-06-19 | Steuerungsanordnung für Eingangs-Ausgangssignale |
| EP92110361A EP0519490B1 (en) | 1991-06-21 | 1992-06-19 | Input-output signal control apparatus |
| US07/902,596 US5359604A (en) | 1991-06-21 | 1992-06-22 | Input-output signal control apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3149089A JPH0530127A (ja) | 1991-06-21 | 1991-06-21 | 出力信号制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0530127A true JPH0530127A (ja) | 1993-02-05 |
Family
ID=15467461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3149089A Pending JPH0530127A (ja) | 1991-06-21 | 1991-06-21 | 出力信号制御方式 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5359604A (ja) |
| EP (1) | EP0519490B1 (ja) |
| JP (1) | JPH0530127A (ja) |
| CA (1) | CA2071616C (ja) |
| DE (1) | DE69222984T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN115087876A (zh) * | 2020-02-28 | 2022-09-20 | 索尼半导体解决方案公司 | 半导体装置和测试系统 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS56152352A (en) * | 1980-04-25 | 1981-11-25 | Hitachi Ltd | Data transmission system |
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| US4821258A (en) * | 1986-08-06 | 1989-04-11 | American Telephone And Telegraph Company At&T Bell Laboratories | Crosspoint circuitry for data packet space division switches |
| US4817082A (en) * | 1987-03-09 | 1989-03-28 | American Telephone And Telegraph Company, At&T Bell Laboratories | Crosspoint switching system using control rings with fast token circulation |
| JP2604385B2 (ja) * | 1987-08-28 | 1997-04-30 | 株式会社日立製作所 | ディジタル信号の多重化方法及び装置 |
| JP2760797B2 (ja) * | 1988-03-18 | 1998-06-04 | 株式会社日立製作所 | ディジタル信号の多重化方法 |
| JP2825093B2 (ja) * | 1988-06-21 | 1998-11-18 | 富士通株式会社 | 通信データ行先制御方式 |
-
1991
- 1991-06-21 JP JP3149089A patent/JPH0530127A/ja active Pending
-
1992
- 1992-06-18 CA CA002071616A patent/CA2071616C/en not_active Expired - Lifetime
- 1992-06-19 EP EP92110361A patent/EP0519490B1/en not_active Expired - Lifetime
- 1992-06-19 DE DE69222984T patent/DE69222984T2/de not_active Expired - Lifetime
- 1992-06-22 US US07/902,596 patent/US5359604A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69222984T2 (de) | 1998-03-26 |
| EP0519490A2 (en) | 1992-12-23 |
| EP0519490B1 (en) | 1997-11-05 |
| DE69222984D1 (de) | 1997-12-11 |
| CA2071616A1 (en) | 1992-12-22 |
| CA2071616C (en) | 1999-05-25 |
| EP0519490A3 (en) | 1993-01-13 |
| US5359604A (en) | 1994-10-25 |
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Legal Events
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|---|---|---|---|
| A02 | Decision of refusal |
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