JPH05303365A - カーソル出力方式 - Google Patents

Abstract

(57)【要約】 【目的】 カーソルを常に正しい位置に表示させ、ま
た、１フレームに１箇所必ず表示させて、カーソル表示
がとびとびになることを防止すること。 【構成】 カーソルデータ合成回路３では、水平，垂直
カウンタ５，６からの位置情報に従って、メモリ１に格
納された画像データに、レジスタ２に格納されたカーソ
ルパターンを合成して表示装置に出力する。一方、カー
ソル位置レジスタ７，８に現在のカーソル位置を随時書
込み、可視領域の走査が始まる前にラッチ回路１２，１
３で上記カーソル位置レジスタの値をラッチし、１フレ
ームの間はその値を保持する。該ラッチ回路によるラッ
チ動作は、カーソル位置レジスタの値が不安定になるデ
ータ書込中を避けて行うように同期回路１１によりタイ
ミングを調整する。比較回路９，１０では、上記カウン
タの値とラッチ回路の値とが一致した時一致信号を出し
て、上記カーソルデータ合成部から画像データに換えて
カーソルパターンを出力させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パーソナルコンピュー
タ，ワークステーション等において、カーソルを安定的
に表示するカーソル出力方式に関するものである。

【０００２】

【従来の技術】従来、パーソナルコンピュータ，ワーク
ステーション等においてマウス等を使って操作入力する
際に、カーソルを画面上に表示させ、それをマウス等の
操作に応じて移動させるようにしている。図１１は、従
来のカーソル出力方式の概要を示すブロック図である。
図１１において、１はディスプレイデータ格納メモリ、
２はカーソルパターンメモリ、３はカーソルデータ合成
回路、４は発振回路、５は水平カウンタ、６は垂直カウ
ンタ、７，８はカーソル位置レジスタ、９，１０は比較
回路である。

【０００３】ディスプレイデータ格納メモリ１には、Ｃ
ＰＵ（中央処理装置）から与えられた画像データが格納
されており、カーソルパターンメモリ２には、カーソル
パターンが格納されている。カーソルデータ合成回路３
は、ディスプレイデータ格納メモリ１に格納されている
データに、カーソルパターンメモリ２に格納されている
データを合成して、ＣＲＴ等の表示装置に送り出す。

【０００４】発振回路４は、画像データ転送のための基
本クロックを発生し、それを水平カウンタ５に与える。
水平カウンタ５は、基本クロックを順次カウントし、１
ライン分のカウントが終了すると、垂直カウンタ６に対
して垂直クロックＣ_V を出力すると共に、自らのカウン
ト値をリセットする。垂直カウンタ６は、垂直クロック
Ｃ_V を順次カウントし、１フレーム分のカウントが終了
すると自らのカウント値をリセットする。

【０００５】水平カウンタ５と垂直カウンタ６のカウン
ト値は、ディスプレイデータ格納メモリ１に与えられ、
それらのカウント値によって指定される位置の画像デー
タがカーソルデータ合成回路３に出力される。

【０００６】カーソル位置レジスタ７は、ＣＰＵからカ
ーソルの水平方向の現在位置が与えられ、それを保持す
る。カーソル位置レジスタ８は、ＣＰＵからカーソルの
垂直方向の現在位置が与えられ、それを保持する。比較
回路９は、水平カウンタ５のカウント値とカーソル位置
レジスタ７に保持されている値とを比較し、両者が一致
したらカーソルデータ合成回路３に一致信号を出す。比
較回路１０は、垂直カウンタ６のカウント値とカーソル
位置レジスタ８に保持されている値とを比較し、両者が
一致したらカーソルデータ合成回路３に一致信号を出
す。

【０００７】比較回路９と比較回路１０から同時に一致
信号が出力された時、カーソルデータ合成回路３では、
ディスプレイデータ格納メモリ１からの画像データに換
えてカーソルパターンメモリ２のデータを表示装置に送
出する。

【０００８】ところで、従来のこのようなカーソル出力
方式では、ＣＰＵによるカーソル位置レジスタ７及び８
へのカーソル位置のデータ書込は、ＣＰＵクロックを基
準にして行っていた。一方、比較回路９及び１０での水
平カウンタ５，垂直カウンタ６のカウント値とカーソル
位置レジスタ７及び８の値との比較は、発振回路４の基
本クロックを基準にして行っていた。したがって、両者
のタイミングは互いに無関係の状態にあった。また、Ｃ
ＰＵによるカーソル位置レジスタ７及び８へのカーソル
位置データの書込は、随時行われていた。そのため、比
較回路９及び１０がデータを比較するタイミングが、Ｃ
ＰＵがカーソル位置レジスタ７及び８にデータを書込む
タイミングと重なってしまう可能性があった。

【０００９】ＣＰＵがカーソル位置レジスタ７及び８に
データを書込んでいる最中は、カーソル位置レジスタ７
及び８の値は不安定な状態にある。したがって、そのよ
うな状態の時に、比較回路９及び１０で水平カウンタ
５，垂直カウンタ６のカウント値とカーソル位置レジス
タ７及び８の値とを比較した場合、正しい比較判断がで
きず、誤った出力を出してしまう結果になっていた。

【００１０】図１２は、従来のカーソル出力方式による
カーソル表示例を示す図である。図１２において、２３
は表示画面である。従来のカーソル出力方式では、カー
ソル位置Ａから右上方向にマウスを移動させた場合、上
述したことが原因となって、本来は位置Ｂにカーソルが
表示されるべきところ、位置Ｃに表示されてしまうこと
があった。誤って位置Ｃにカーソルが表示されるのは一
瞬ではあるが、操作者にとっては見苦しいものであっ
た。

【００１１】これを防ぐために、ＣＰＵがカーソル位置
レジスタ７及び８にデータを書込んでいる間は、比較回
路９及び１０の出力を無視するような回路を付加した
り、ＣＰＵがカーソル位置レジスタ７及び８にデータを
書込みにいけるタイミングを、可視領域表示期間以外に
限定するような回路を付加したりすることも行われてい
る。このような対策をとれば、カーソルを不適当な位置
に出力することはとりあえずなくなる。

【００１２】なお、このようなカーソル出力方式に関す
る従来の文献としては、特開平２−５４２９８号公報が
ある。

【００１３】

【発明が解決しようとする課題】

（問題点）しかしながら、前記した従来の技術には、次
のような問題点があった。第１の問題点は、ＣＰＵがカ
ーソル位置レジスタ７及び８に書込んでいる間は、比較
回路９及び１０の出力を無視する回路を付けると、カー
ソルが表示されないフレームが生じ、カーソル表示がと
びとびになってしまうことがあるという点である。

【００１４】第２の問題点は、ＣＰＵがカーソル位置レ
ジスタ７及び８に書込みにいけるタイミングを、可視領
域表示期間以外に限定するような回路を付けると、ＣＰ
Ｕが可視領域表示期間内に書込みにいった時、可視領域
表示期間が終わるまでＣＰＵは待たされるので、システ
ム全体の処理速度が遅くなるという点である。

【００１５】（問題点の説明）まず第１の問題点につい
て説明する。比較回路９及び１０の出力を無視すると、
その間カーソルデータ合成回路３は、ディスプレイデー
タ格納メモリ１のデータを出力し続けることになり、カ
ーソルパターンメモリ２のデータは出力されない。その
結果、カーソルが表示されないフレームが生じる。１フ
レームは、約６０〜７０分の１秒であるので、ＣＲＴの
ように残光が強い表示装置においてはそれほど気になら
ないが、液晶ディスプレイ，ＥＬディスプレイ，プラズ
マディスプレイ等では残光が少ないので、その部分でカ
ーソルが一瞬消えてしまう。その結果、カーソル表示が
とびとびになってしまう。

【００１６】次に第２の問題点について説明する。ＣＰ
Ｕによるカーソル位置レジスタ７及び８へのカーソル位
置の書込命令は、現在の表示位置に関係なく随時出され
る。そして、該書込命令が可視領域表示期間に出される
と、可視領域表示期間が終わるまで書込処理が行えず、
ＣＰＵは、そのままの状態で待たされることになる。そ
の結果、ＣＰＵの処理が止まってしまい、システム全体
の処理速度が遅くなる。本発明は、以上のような問題点
を解決することを課題とするものである。

【００１７】

【課題を解決するための手段】前記課題を解決するた
め、本発明のカーソル出力方式では、画像データを格納
するメモリと、カーソルパターンを格納するメモリと、
上記両メモリのデータを合成して表示装置に出力するデ
ータ合成部と、現在のカーソル位置を記憶するカーソル
位置レジスタと、クロックパルスをカウントして現在の
画像表示位置を出力するカウンタと、可視領域の走査が
始まる前に上記カーソル位置レジスタの値をラッチする
ラッチ回路と、該ラッチ回路によるラッチ動作を、カー
ソル位置レジスタにデータが書込まれている時以外の期
間に行うようにタイミングを調整する同期回路と、上記
カウンタの値とラッチ回路にラッチされている値とを比
較して両者の値が一致した時上記データ合成部にカーソ
ルパターンを出力させるように一致信号を発生する比較
回路とを設けることとした。

【００１８】

【作 用】同期回路により、カーソル位置レジスタに
データが書込まれている時以外の期間にラッチ回路の動
作を行うようにしたので、ＣＰＵがカーソル位置レジス
タにデータ書込中でレジスタの値が不安定な状態にある
間はラッチすることがなく、常に安定した正しい値をラ
ッチすることができる。そして、その時ラッチされた値
は、可視領域が表示されている間中変わることがないの
で、常に誤りのないカーソル位置を比較回路に与えるこ
とができる。その結果、カーソルが誤った位置に表示さ
れることはなく、操作者に見苦しさを感じさせることが
なくなる。

【００１９】また、カーソルは、１フレームに必ず１箇
所表示されるので、カーソル表示がとびとびになってし
まうこともなくなる。さらに、ＣＰＵのカーソル位置デ
ータ書込動作は、同期回路でタイミング調整しながら、
随時行えるので、ＣＰＵの処理が止まることはなく、シ
ステム全体の処理速度が遅くなるということはなくな
る。

【００２０】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明のカーソル出力方式の概要
を示すブロック図である。符号は、図９のものに対応
し、１１は同期回路、１２，１３はラッチ回路である。

【００２１】同期回路１１は、ＣＰＵがカーソル位置レ
ジスタ７及び８にデータを書込みにいく時点と、ラッチ
回路１２及び１３がカーソル位置レジスタ７及び８の値
をラッチする時点とが重ならないようにタイミングを調
整する。また、ラッチ回路１２及び１３は、可視領域の
走査が始まる前にカーソル位置レジスタ７及び８の値を
ラッチして１フレームが表示される期間その値を保持す
る。

【００２２】図２は、本発明のカーソル出力方式におけ
るタイミング図である。図２に示すように、可視領域の
走査が始まる前にカーソル位置レジスタ７及び８の値を
ラッチして、可視領域表示期間内にカーソル位置レジス
タ７及び８への新たな位置データの書込があっても、１
フレームの期間ラッチ回路１２及び１３の値はそのまま
保持され、比較回路９及び１０へは常に安定したカーソ
ル位置データが与えられる。

【００２３】図３は、ラッチ回路及びその周辺部分を示
すブロック図である。符号は、図１のものに対応し、１
４は可視領域スタートレジスタ、１５は比較回路、１６
はラッチレジスタである。可視領域スタートレジスタ１
４，比較回路１５及びラッチレジスタ１６でラッチ回路
１２が構成されている。

【００２４】可視領域スタートレジスタ１４は、何ライ
ン目から可視領域が始まるかを示す数がＣＰＵから与え
られ、それを保持している。比較回路１５は、可視領域
スタートレジスタ１４に保持されている数と、垂直カウ
ンタ６のカウント値とを比較し、両者が一致した時にラ
ッチレジスタ１６へラッチ信号を出力する。ラッチレジ
スタ１６は、該ラッチ信号が入力された時、カーソル位
置レジスタ７に保持されているカーソル位置データをラ
ッチして、１フレーム分の走査が終わるまで、そのまま
保持する。

【００２５】図４は、ラッチ動作を説明するためのタイ
ミング図である。図４において、Ｃ_V は垂直クロック、
Ｎ_C は垂直カウンタ６のカウント値、Ｌ_L はラッチレジ
スタ１６のラッチ信号、Ｒ_C はカーソル位置レジスタ７
に保持されているカーソル位置データの状態、Ｒ_L はラ
ッチレジスタ１６にラッチされているカーソル位置デー
タの状態を、それぞれ示している。

【００２６】図４を参照しながら、図３のラッチ回路の
動作を説明する。今、仮に０〜２番目の走査期間が垂直
帰線期間で、３〜Ｎ番目の走査期間が可視領域表示期間
であるとする。したがって、可視領域スタートレジスタ
１４には、可視領域の最初のラインを示す数「３」が保
持されている。

【００２７】垂直カウンタ６のカウント値Ｎ_C は、垂直
クロックＣ_V が立ち上がる毎にカウントアップし、１フ
レームの最終ラインに対応するカウント数Ｎまでカウン
トすると、次の垂直クロックＣ_V の立ち上がりで０にリ
セットされる。ラッチ信号Ｌ_L は、カウント値Ｎ_C が３
になる前に、前もって適宜なタイミングでレベルを下げ
ておく。そして、カウント値Ｎ_C が３になったら、垂直
クロックＣ_V の立ち上がりと同時に立ち上げる。

【００２８】カーソル位置レジスタ７に保持されている
カーソル位置データの状態Ｒ_C は、同期回路１１によっ
てラッチ信号Ｌ_L が立ち上がる時は、常に安定期間Ｓに
なるようにされている。不安定期間Ｕは、カーソル位置
レジスタ７にデータが書込まれている時で、その期間カ
ーソル位置レジスタ７の値は、不安定となる。ラッチレ
ジスタ１６中のカーソル位置データの状態Ｒ_L が示して
いるように、ラッチレジスタ１６中のカーソル位置デー
タは、ラッチレジスタ１６にラッチされた前と後とでデ
ータが入れ替わっている。

【００２９】図５は、同期回路の概要を示すブロック図
である。符号は、図３のものに対応し、１１−１はバッ
ファ回路、１１−２はラッチタイミング判定回路であ
る。また、Ｄ_C はＣＰＵからのデータ、Ｗ_S は可視領域
スタートレジスタ１４への書込信号、Ｗ_C はカーソル位
置レジスタ７及び８への書込信号、Ｃ_C はＣＰＵクロッ
ク、Ｌ_S は可視領域スタートレジスタ１４のラッチ信
号、Ｌ_C はカーソル位置レジスタ７及び８のラッチ信号
である。

【００３０】バッファ回路１１−１は、データ線の出力
能力を高めるためのもので、特に信号操作は行っていな
い。ラッチタイミング判定回路１１−２は、ＣＰＵクロ
ックＣ_C と垂直クロックＣ_V の立ち上がりのタイミング
を比較し、ＣＰＵからの可視領域スタートレジスタ１４
とカーソル位置レジスタ７及び８へのレジスタ書込信号
Ｗ_S,Ｗ_C のタイミングを調整して上記両レジスタのラッ
チ信号Ｌ_S,Ｌ_C を発生する。そのようにレジスタのラッ
チ信号のタイミングを調整することにより、ラッチレジ
スタ１６がカーソル位置レジスタ７及び８の値をラッチ
する時には、ＣＰＵからカーソル位置レジスタ７及び８
へのデータ書込が行われないようにしている。

【００３１】図６は、カーソルレジスタラッチ信号とラ
ッチレジスタラッチ信号の関係を示すタイミング図であ
る。なお、ＣＰＵクロックＣ_C の周波数は２０ＭＨ_Z 程
度であるのに対して、垂直クロックＣ_V の周波数は数十
ＫＨ_Z 程度であり、垂直クロックＣ_V のパルス幅は桁違
いに大きいが、図６では便宜的に小さく示している。

【００３２】ＣＰＵからはＣＰＵクロックＣ_C に同期し
て各レジスタへの書込データとレジスタ書込信号Ｗ_C が
２〜３クロックの幅で出力される。図１１に示した従来
のものにおけるカーソル位置レジスタ７及び８のように
ＣＰＵに直接接続された場合は、そのレジスタ書込信号
により、カーソル位置レジスタ７及び８にデータが書込
まれる。そのために、前述したような誤った位置にカー
ソルが表示されることがあるという問題が生じていたの
である。

【００３３】そこで、レジスタ書込信号が立ち上がった
（Ａ点）後、ＣＰＵクロックＣ_C の次の立ち上がりと同
時に立ち上がり（Ｂ点）、ＣＰＵクロックＣ_C のその次
の立ち上がり時に立ち下がる（Ｃ点）カーソル位置レジ
スタラッチ信号Ｌ_C をレジスタ書込信号として用いる。
そして、そのレジスタラッチ信号Ｌ_C は、垂直クロック
Ｃ_V とＣＰＵクロックＣ_C の立ち上がりタイミングが重
なってしまったときには、１ＣＰＵクロック遅らせて立
ち上げるようにする。

【００３４】図７は、カーソル位置レジスタラッチ信号
を１クロック分遅らせた状態を示すタイミング図であ
る。カーソル位置レジスタラッチ信号Ｌ_C は、通常は、
レジスタ書込信号Ｗ_C が立ち上がった後の最初のＣＰＵ
クロックＣ_C の立ち上がりと同時に、図７の点線の時点
（Ｄ点）で立ち上がる。しかし、図７の点線の時点で立
ち上げると垂直クロックＣ_V の立ち上がりと重なってし
まうので、実線（Ｅ点）で示すように１ＣＰＵクロック
分立ち上がりを遅らせている。

【００３５】このようにすれば、カーソル位置レジスタ
ラッチ信号Ｌ_C によってカーソル位置レジスタ７及び８
にデータが書込まれるタイミングと、ラッチ信号Ｌ_L に
よってカーソル位置レジスタ７及び８のデータがラッチ
レジスタ１６にラッチされるタイミングとが、常に一致
しないようにできる。その結果、該ラッチは、常にカー
ソル位置レジスタ７及び８のデータが安定になっている
状態で行うことができる。

【００３６】今までは、同期回路１１の動作の説明を、
カーソル位置レジスタ７及び８へのデータ書込について
述べてきたが、可視領域スタートレジスタ１４へのデー
タ書込についても、レジスタへのデータ書込と比較回路
１５による比較とのタイミングが重なると、同様に不正
確な値と比較することになる。したがって、可視領域ス
タートレジスタ１４のラッチ信号Ｌ_S もカーソル位置レ
ジスタ７及び８の場合と同様に調整する必要がある。

【００３７】次に、ラッチタイミング判定回路１１−２
について詳しく説明する。図８は、ラッチタイミング判
定回路の一例を示す図である。図８において、１７，１
８はＤフリップフロップ、１９，２０は遅延素子、２
１，２２はアンド回路である。ラッチタイミング判定回
路１１−２には、カーソル位置レジスタ７及び８と可視
領域スタートレジスタ１４とへのレジスタラッチ信号Ｌ
_C,Ｌ_S を出力するために、図８のような回路が２回路組
み込まれている。

【００３８】図８の回路の動作を説明する。図９は、ラ
ッチタイミング判定回路の動作を説明するためのタイミ
ング図である。図９において、レジスタ書込信号Ｗ_C の
立ち上がり後の最初のＣＰＵクロックＣ_C の立ち上がり
時点をＴとする。そして、遅延素子１９，２０の遅延時
間をそれぞれΔｔ_1,Δｔ₂ とする。

【００３９】図９中に実線で示すように、垂直クロック
Ｃ_V がＴ＋Δｔ₁ より後に立ち上がった時は、Ｄフリッ
プフロップ１７の出力Ｋの電位は、ＣＰＵクロックＣ_C
よりΔｔ₁ 遅れたクロックに従って、図９に実線で示す
ように変化する。Ｄフリップフロップ１８に印加される
クロックは、遅延素子１９，２０によりΔｔ₁ ＋Δｔ₂
遅れて印加されるので（以下、遅延素子２０を経たＣＰ
Ｕクロックを「遅れＣＰＵクロックＣ_CD」という）、レ
ジスタラッチ信号Ｌ_C は、ＴからΔｔ₁ ＋Δｔ₂ 遅れて
立ち上がる。そして、その次に印加される遅れＣＰＵク
ロックＣ_CDの立ち上がりでレジスタラッチ信号Ｌ_C は立
ち下がる。そして、さらにその次に印加される遅れＣＰ
ＵクロックＣ_CDが立ち上がる時には、レジスタ書込信号
Ｗ_C がローレベルになるので、レジスタラッチ信号Ｌ_C
もローレベルのままとなる。

【００４０】図９中に破線で示すように、垂直クロック
Ｃ_V がＴ＋Δｔ₁ より前に立ち上がった時は、Ｄフリッ
プフロップ１７の出力Ｋの電位は、図９に破線で示すよ
うに変化する。レジスタ書込信号Ｗ_C が立ち上がってか
らＤフリップフロップ１８に最初に遅れＣＰＵクロック
Ｃ_CDが印加される時は、出力Ｋの電位がローレベルにな
っており、Ｄフリップフロップ１８のＤ端子がローレベ
ルになっているのでレジスタラッチ信号Ｌ_C は立ち上が
らない。そして、その次に印加される遅れＣＰＵクロッ
クＣ_CDの立ち上がりでレジスタラッチ信号Ｌ_C は立ち上
がる。さらに、その次に印加される遅れＣＰＵクロック
Ｃ_CDの立ち上がりで立ち下がる。それを図に示すと、図
９のレジスタラッチ信号Ｌ_C の破線で示したもののよう
になる。

【００４１】このように、レジスタラッチ信号Ｌ_C は、
垂直クロックＣ_V が時点ＴからΔｔ₁ 経過するより後に
立ち上がった時は、時点ＴからΔｔ₁ ＋Δｔ₂ 遅れで立
ち上がるが、垂直クロックＣ_V が時点ＴからΔｔ₁ 経過
するより前に立ち上がった時は、１クロック分後ろにず
れて立ち上がる。したがって、遅延素子１９の遅延時間
Δｔ₁ を変えることにより、レジスタラッチ信号Ｌ_C の
立ち上がりのタイミングを垂直クロックＣ_V のタイミン
グに応じて変化させることができる。

【００４２】一方、カーソル位置レジスタ７及び８のデ
ータ書込は、素子の特性上、レジスタラッチ信号Ｌ_C を
受けてから多少の時間遅れを持って行われ、さらにレジ
スタラッチ信号Ｌ_C の立ち上がりは、それを立ち上げる
ＣＰＵクロックＣ_C の立ち上がりから多少の時間遅れを
もって立ち上がる。それらの合計の時間遅れをΔｘとす
る。そして、ラッチレジスタ１６のラッチ信号Ｌ_L は、
垂直クロックＣ_V の立ち上がりから多少の時間遅れΔｙ
を持って立ち上がる。

【００４３】図１０は、カーソル位置レジスタへのデー
タ書込時点と、レジスタラッチ信号の立ち上がり時点と
が、一致した時の関係をタイミング図である。図１０
は、カーソル位置レジスタ７及び８のデータＲ_C が書き
込まれている時にラッチレジスタ１６のラッチ信号Ｌ_L
が立ち上がる場合を示している。このようになるとカー
ソル位置レジスタ７及び８のデータが不安定な時にデー
タをラッチすることになるので、レジスタラッチ信号Ｌ
_C と垂直クロックＣ_V の関係がこのようになるときは、
レジスタラッチ信号Ｌ_C のタイミングを変えてやる必要
がある。

【００４４】そこで、上記遅延素子１９の遅延時間Δｔ
₁ を上述した時間遅れΔｘとΔｙとの差ａよりやや大き
く設定する。そうしておけば、図１０の関係になった
時、垂直クロックＣ_V がＣＰＵクロックＣ_C の立ち上が
り時点（図９の時点Ｔ）からΔｔ₁ 経過するより前に立
ち上がるので、レジスタラッチ信号Ｌ_C は１クロック分
後ろにずれて立ち上がるようになる。その結果、レジス
タへデータをラッチするタイミングをカーソル位置レジ
スタ７及び８にデータＲ_C を書込むタイミングに対して
常にずらせることができる。

【００４５】

【発明の効果】以上述べた如く、本発明のカーソル出力
方式によれば、次のような効果を奏する。同期回路によ
り、カーソル位置レジスタにデータが書込まれている時
以外の期間にラッチ回路の動作を行うようにしたので、
ＣＰＵがカーソル位置レジスタにデータ書込中でレジス
タの値が不安定な状態にある間はラッチすることがな
く、常に安定した値をラッチすることができる。そし
て、その時ラッチされた値は、可視領域が表示されてい
る間中変わることがないので、常に誤りのないカーソル
位置を比較回路に与えることができる。その結果、カー
ソルが誤った位置に表示されることはなく、操作者に見
苦しさを感じさせることがなくなる。

【００４６】また、カーソルは、１フレームに必ず１箇
所表示されるので、カーソル表示がとびとびになってし
まうこともなくなる。さらに、ＣＰＵのカーソル位置デ
ータ書込動作は、同期回路でタイミング調整しながら、
随時行えるので、ＣＰＵの処理が止まることはなく、シ
ステム全体の処理速度が遅くなるということはなくな
る。

【図面の簡単な説明】

【図１】 本発明のカーソル出力方式の概要を示すブロ
ック図

【図２】 本発明のカーソル出力方式におけるタイミン
グ図

【図３】 ラッチ回路及びその周辺部分を示すブロック
図

【図４】 ラッチ動作を説明するためのタイミング図

【図５】 同期回路の概要を示すブロック図

【図６】 カーソル位置レジスタラッチ信号とラッチレ
ジスタラッチ信号の関係を示すタイミング図

【図７】 カーソル位置レジスタラッチ信号を１クロッ
ク分遅らせた状態を示すタイミング図

【図８】 ラッチタイミング判定回路の一例を示す図

【図９】 ラッチタイミング判定回路の動作を説明する
ためのタイミング図

【図１０】 カーソル位置レジスタへのデータ書込時点
とレジスタラッチ信号の立ち上がり時点が一致した時の
関係をタイミング図

【図１１】 従来のカーソル出力方式の概要を示すブロ
ック図

【図１２】 従来のカーソル出力方式によるカーソル表
示例を示す図

【符号の説明】

１…ディスプレイデータ格納メモリ、２…カーソルパタ
ーンメモリ、３…カーソルデータ合成回路、４…発振回
路、５…水平カウンタ、６…垂直カウンタ、７，８…カ
ーソル位置レジスタ、９，１０…比較回路、１１…同期
回路、１１−１…バッファ回路、１１−２…ラッチタイ
ミング判定回路、１２，１３…ラッチ回路、１４…可視
領域スタートレジスタ、１５…比較回路、１６…ラッチ
レジスタ、１７，１８…Ｄフリップフロップ、１９，２
０…遅延素子、２１，２２…アンド回路、２３…表示画
面

Claims (1)

【特許請求の範囲】
1. 【請求項１】 画像データを格納するメモリと、カーソ
   ルパターンを格納するメモリと、上記両メモリのデータ
   を合成して表示装置に出力するデータ合成部と、現在の
   カーソル位置を記憶するカーソル位置レジスタと、クロ
   ックパルスをカウントして現在の画像表示位置を出力す
   るカウンタと、可視領域の走査が始まる前に上記カーソ
   ル位置レジスタの値をラッチするラッチ回路と、該ラッ
   チ回路によるラッチ動作を、カーソル位置レジスタにデ
   ータが書き込まれている時以外の期間に行うようにタイ
   ミングを調整する同期回路と、上記カウンタの値とラッ
   チ回路にラッチされている値とを比較して両者の値が一
   致した時上記データ合成部にカーソルパターンを出力さ
   せるように一致信号を発生する比較回路とを具えること
   を特徴とするカーソル出力方式。