JPH05303458A - バスライン駆動回路 - Google Patents
バスライン駆動回路Info
- Publication number
- JPH05303458A JPH05303458A JP10938692A JP10938692A JPH05303458A JP H05303458 A JPH05303458 A JP H05303458A JP 10938692 A JP10938692 A JP 10938692A JP 10938692 A JP10938692 A JP 10938692A JP H05303458 A JPH05303458 A JP H05303458A
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- 230000001052 transient effect Effects 0.000 description 5
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- 230000005669 field effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
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- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 負荷回路を誤って駆動することのないバスラ
イン駆動回路の提供。 【構成】 複数のバスライン駆動回路がバスラインに並
列に接続され、各バスライン駆動回路によって選択的に
共通の負荷回路が駆動される。バスライン駆動回路では
入力端子１１に与えられる制御信号に応じて第１のスイ
ッチ回路１３，１４がオンオフ動作する。第２のスイッ
チ回路１５によって第１のスイッチ回路が出力端子１２
に選択的に接続される。この第２のスイッチ回路は電圧
印加後時定数回路１６，１７によって設定された時間経
過するとオン状態となる。従って、所定時間経過前で
は、常に出力端子はオープン状態であり、電圧印加後第
１のスイッチ回路のオンオフ動作が確定するまで負荷回
路を誤駆動させることがない。
イン駆動回路の提供。 【構成】 複数のバスライン駆動回路がバスラインに並
列に接続され、各バスライン駆動回路によって選択的に
共通の負荷回路が駆動される。バスライン駆動回路では
入力端子１１に与えられる制御信号に応じて第１のスイ
ッチ回路１３，１４がオンオフ動作する。第２のスイッ
チ回路１５によって第１のスイッチ回路が出力端子１２
に選択的に接続される。この第２のスイッチ回路は電圧
印加後時定数回路１６，１７によって設定された時間経
過するとオン状態となる。従って、所定時間経過前で
は、常に出力端子はオープン状態であり、電圧印加後第
１のスイッチ回路のオンオフ動作が確定するまで負荷回
路を誤駆動させることがない。
Description
【０００１】
【産業上の利用分野】本発明はバスラインを駆動する際
に用いられるバスライン駆動回路に関する。
に用いられるバスライン駆動回路に関する。
【０００２】
【従来の技術】一般に複数のバスライン駆動回路が一本
の共通線（バスライン）に並列に接続され、さらにこの
バスラインに共通の負荷回路（例えば、フリップフロッ
プ回路）が接続された装置では、上記の複数のバスライ
ン駆動回路によって選択的に負荷回路を駆動している。
この際、バスライン駆動回路は、外部回路等から与えら
れる制御信号（例えば、駆動回路をオンオフさせる信
号）に基づいて動作状態となる。
の共通線（バスライン）に並列に接続され、さらにこの
バスラインに共通の負荷回路（例えば、フリップフロッ
プ回路）が接続された装置では、上記の複数のバスライ
ン駆動回路によって選択的に負荷回路を駆動している。
この際、バスライン駆動回路は、外部回路等から与えら
れる制御信号（例えば、駆動回路をオンオフさせる信
号）に基づいて動作状態となる。
【０００３】従来、この種のバスライン駆動回路とし
て、例えば、オープンコレクタ形トランジスタ又はオー
プンドレイン形電界効果トランジスタ（ＦＥＴ）が用い
られている。
て、例えば、オープンコレクタ形トランジスタ又はオー
プンドレイン形電界効果トランジスタ（ＦＥＴ）が用い
られている。
【０００４】ここで、図３を参照して、従来のバスライ
ン駆動回路について概説する。
ン駆動回路について概説する。
【０００５】複数のバスライン駆動回路２１乃至２Ｎ
（Ｎは２以上の整数）がバスライン３０に並列に接続さ
れている。各バスライン駆動回路２１乃至２Ｎはインバ
ータ３１及びＮ形ＭＯＳトランジスタ３２を備えてお
り、端子３３に与えられる制御信号によってオンオフ駆
動される。また、バスライン３０には負荷回路３４が接
続されており、負荷回路３４はフリップフロップ３５及
びプルアップ抵抗器３６を備えている。なお、ここで
は、バスライン駆動回路２１乃至２Ｎはそれぞれパッケ
ージに搭載されているものとする。
（Ｎは２以上の整数）がバスライン３０に並列に接続さ
れている。各バスライン駆動回路２１乃至２Ｎはインバ
ータ３１及びＮ形ＭＯＳトランジスタ３２を備えてお
り、端子３３に与えられる制御信号によってオンオフ駆
動される。また、バスライン３０には負荷回路３４が接
続されており、負荷回路３４はフリップフロップ３５及
びプルアップ抵抗器３６を備えている。なお、ここで
は、バスライン駆動回路２１乃至２Ｎはそれぞれパッケ
ージに搭載されているものとする。
【０００６】図４も参照して、いま、電源電圧ＶＤＤが
正常状態にある際、バスライン駆動回路２１乃至２Ｎの
一つを活線挿抜して、つまり、一旦パッケージを抜いた
後、再び挿入すると（図４に示す時間ｔ＝０で挿入した
ものとする）、挿入パッケージ内部の電圧はＶ´ＤＤで
示すような過渡応答を示す。一方、バスライン３０の電
圧はＶＢで示すように変化する。つまり、挿入パッケー
ジ内のＮ形ＭＯＳトランジスタは電源電圧が所定値に達
するまでオンオフ動作が確定せず、しかも、線形的な動
作をする時間帯が必然的に存在することになる。この結
果、プルアップ抵抗器３６を介してバスライン３０に電
流が流れ、Ｎ形ＭＯＳトランジスタがオフとなった瞬間
に誤ったデータ（Ｄ入力端子に与えられている信号）が
ラッチされてしまう。
正常状態にある際、バスライン駆動回路２１乃至２Ｎの
一つを活線挿抜して、つまり、一旦パッケージを抜いた
後、再び挿入すると（図４に示す時間ｔ＝０で挿入した
ものとする）、挿入パッケージ内部の電圧はＶ´ＤＤで
示すような過渡応答を示す。一方、バスライン３０の電
圧はＶＢで示すように変化する。つまり、挿入パッケー
ジ内のＮ形ＭＯＳトランジスタは電源電圧が所定値に達
するまでオンオフ動作が確定せず、しかも、線形的な動
作をする時間帯が必然的に存在することになる。この結
果、プルアップ抵抗器３６を介してバスライン３０に電
流が流れ、Ｎ形ＭＯＳトランジスタがオフとなった瞬間
に誤ったデータ（Ｄ入力端子に与えられている信号）が
ラッチされてしまう。
【０００７】
【発明が解決しようとする課題】上述のように、従来の
バスライン駆動回路では、パッケージに搭載されたバス
ライン駆動回路を給電状態にある装置にコネクタによっ
て接続及び切り離しする際（所謂活線挿抜）、パッケー
ジの電圧が所定のレベル（値）に達するまで、オンオフ
の動作条件が確定せず、その結果、負荷回路が誤って駆
動されてしまうという問題点がある。
バスライン駆動回路では、パッケージに搭載されたバス
ライン駆動回路を給電状態にある装置にコネクタによっ
て接続及び切り離しする際（所謂活線挿抜）、パッケー
ジの電圧が所定のレベル（値）に達するまで、オンオフ
の動作条件が確定せず、その結果、負荷回路が誤って駆
動されてしまうという問題点がある。
【０００８】さらに、電源投入時においても、電源電圧
が所定の値に達するまで、オンオフの動作条件が確定せ
ず、負荷回路が誤って駆動されてしまうという問題点が
ある。
が所定の値に達するまで、オンオフの動作条件が確定せ
ず、負荷回路が誤って駆動されてしまうという問題点が
ある。
【０００９】本発明の目的は負荷回路を誤って駆動する
ことのないバスライン駆動回路を提供することにある。
ことのないバスライン駆動回路を提供することにある。
【００１０】
【課題を解決するための手段】本発明によれば、バスラ
インを駆動制御する際に用いられ、動作時にオンとな
り、非動作時にオフとなるバスライン駆動回路におい
て、入力端子及び出力端子を備え、該入力端子に与えら
れる制御信号に応じてオンオフ動作する第１のスイッチ
回路と、該第１のスイッチ回路を前記出力端子に選択的
に接続する第２のスイッチ回路と、電圧印加後予め設定
された時間経過すると前記第２のスイッチ回路をオンと
する制御回路とを有することを特徴とするバスライン駆
動回路が得られる。
インを駆動制御する際に用いられ、動作時にオンとな
り、非動作時にオフとなるバスライン駆動回路におい
て、入力端子及び出力端子を備え、該入力端子に与えら
れる制御信号に応じてオンオフ動作する第１のスイッチ
回路と、該第１のスイッチ回路を前記出力端子に選択的
に接続する第２のスイッチ回路と、電圧印加後予め設定
された時間経過すると前記第２のスイッチ回路をオンと
する制御回路とを有することを特徴とするバスライン駆
動回路が得られる。
【００１１】
【実施例】以下本発明について実施例によって説明す
る。
る。
【００１２】図１を参照して、図示のバスライン駆動回
路は入力端子１１及び出力端子１２を備えており、入力
端子１１からは制御信号が与えられ、出力端子１２から
出力信号（駆動信号）が出力される。さらに、このバス
ライン駆動回路はインバータ１３、Ｎ形ＭＯＳトランジ
スタ１４、光ＭＯＳリレー１５、抵抗器１６、及びコン
デンサ１７を有しており、光ＭＯＳリレー１５は発光素
子１５ａ及びスイッチ素子１５ｂによって構成されてい
る。そして、抵抗器１６には電源電圧ＶＤＤが印加され
る。
路は入力端子１１及び出力端子１２を備えており、入力
端子１１からは制御信号が与えられ、出力端子１２から
出力信号（駆動信号）が出力される。さらに、このバス
ライン駆動回路はインバータ１３、Ｎ形ＭＯＳトランジ
スタ１４、光ＭＯＳリレー１５、抵抗器１６、及びコン
デンサ１７を有しており、光ＭＯＳリレー１５は発光素
子１５ａ及びスイッチ素子１５ｂによって構成されてい
る。そして、抵抗器１６には電源電圧ＶＤＤが印加され
る。
【００１３】いま、電源電圧ＶＤＤが正常状態であると
する。電源電圧ＶＤＤによって抵抗器１６を介して発光
素子１５ａに電流が流れ、これによって、発光素子１５
ａが発光する。この発光動作によってスイッチ素子１５
ｂはオン状態となる（以下この状態を光ＭＯＳリレー１
５がオン状態とあると定義する）。
する。電源電圧ＶＤＤによって抵抗器１６を介して発光
素子１５ａに電流が流れ、これによって、発光素子１５
ａが発光する。この発光動作によってスイッチ素子１５
ｂはオン状態となる（以下この状態を光ＭＯＳリレー１
５がオン状態とあると定義する）。
【００１４】入力端子１１に与えられる制御信号がロー
（ＬＯＷ）レベルであると、インバータ１３の出力はハ
イ（ＨＩＧＨ）レベルとなって、その結果、Ｎ形ＭＯＳ
トランジスタ１４はオン状態となる。前述のように、光
ＭＯＳリレー１５はオン状態であるから、出力端子１２
に現れる出力信号はローレベルとなる（ほぼグランドレ
ベルとなる）。
（ＬＯＷ）レベルであると、インバータ１３の出力はハ
イ（ＨＩＧＨ）レベルとなって、その結果、Ｎ形ＭＯＳ
トランジスタ１４はオン状態となる。前述のように、光
ＭＯＳリレー１５はオン状態であるから、出力端子１２
に現れる出力信号はローレベルとなる（ほぼグランドレ
ベルとなる）。
【００１５】一方、制御信号がハイレベルであると、イ
ンバータ１３の出力はローレベルとなって、Ｎ形ＭＯＳ
トランジスタ１４はオフ状態となる。その結果、出力端
子１２はオープン状態となる。つまり、出力信号は実質
的にハイレベルとなる。
ンバータ１３の出力はローレベルとなって、Ｎ形ＭＯＳ
トランジスタ１４はオフ状態となる。その結果、出力端
子１２はオープン状態となる。つまり、出力信号は実質
的にハイレベルとなる。
【００１６】ここで、電源投入時又は活線挿入時（以下
単に電源投入時という）のバスライン駆動回路の動作に
ついて説明する。
単に電源投入時という）のバスライン駆動回路の動作に
ついて説明する。
【００１７】図１及び図２を参照して、時間ｔ＝０で電
源が投入されると、電源電圧ＶＤＤは図２に示す過渡応
答を示し、発光素子１５ａにかかる電圧はＶＣで示すよ
うな過渡応答を示すものとする。ここで、ＶＦは発光素
子１５ａの順方向電圧である。そして、光ＭＯＳリレー
１５は電源投入後時間Ｔの後オンとなる。
源が投入されると、電源電圧ＶＤＤは図２に示す過渡応
答を示し、発光素子１５ａにかかる電圧はＶＣで示すよ
うな過渡応答を示すものとする。ここで、ＶＦは発光素
子１５ａの順方向電圧である。そして、光ＭＯＳリレー
１５は電源投入後時間Ｔの後オンとなる。
【００１８】図１に示すバスライン駆動回路において
は、電源電圧ＶＤＤが所定値に達するまで、従来例と同
様にＮ形ＭＯＳトランジスタ１４におけるオンオフ動作
は確定しないが、前述のように、光ＭＯＳリレー１５は
電源投入後時間Ｔの後オンとなるため、つまり、光ＭＯ
Ｓリレー１５は時間Ｔが経過するまでオフ状態であるか
ら、時間Ｔ経過まではＮ形ＭＯＳトランジスタ１４の状
態に無関係に出力端子１２はオープン状態におかれる。
は、電源電圧ＶＤＤが所定値に達するまで、従来例と同
様にＮ形ＭＯＳトランジスタ１４におけるオンオフ動作
は確定しないが、前述のように、光ＭＯＳリレー１５は
電源投入後時間Ｔの後オンとなるため、つまり、光ＭＯ
Ｓリレー１５は時間Ｔが経過するまでオフ状態であるか
ら、時間Ｔ経過まではＮ形ＭＯＳトランジスタ１４の状
態に無関係に出力端子１２はオープン状態におかれる。
【００１９】上記の時間Ｔは抵抗器１６及びコンデンサ
１７の値によって任意に設定可能であり、この結果、制
御信号によってＮ形ＭＯＳトランジスタ１４のオンオフ
制御が可能となるまで、光ＭＯＳリレー１５がオフ状態
となるように時間Ｔを設定すればよい。
１７の値によって任意に設定可能であり、この結果、制
御信号によってＮ形ＭＯＳトランジスタ１４のオンオフ
制御が可能となるまで、光ＭＯＳリレー１５がオフ状態
となるように時間Ｔを設定すればよい。
【００２０】図１に示すバスライン駆動回路を図３に示
す装置に用いて、パッケージの活線挿抜を行った際に
も、制御信号によってＮ形ＭＯＳトランジスタ１４のオ
ンオフ制御が可能となるまで、出力端子１２はオープン
状態となるため、バスライン３０に電流が流れることが
なく、その結果、フリップフロップに誤データがラッチ
されることはない。
す装置に用いて、パッケージの活線挿抜を行った際に
も、制御信号によってＮ形ＭＯＳトランジスタ１４のオ
ンオフ制御が可能となるまで、出力端子１２はオープン
状態となるため、バスライン３０に電流が流れることが
なく、その結果、フリップフロップに誤データがラッチ
されることはない。
【００２１】なお、上述の実施例から明らかなように、
インバータ１３及びＮ形ＭＯＳトランジスタ１４によっ
て第１のスイッチ回路が構成され、光ＭＯＳリレー１５
が第２のスイッチ回路に対応する。また、抵抗器１６及
びコンデンサ１７によって時定数回路が構成される。
インバータ１３及びＮ形ＭＯＳトランジスタ１４によっ
て第１のスイッチ回路が構成され、光ＭＯＳリレー１５
が第２のスイッチ回路に対応する。また、抵抗器１６及
びコンデンサ１７によって時定数回路が構成される。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
電源投入時又はパッケージの活線挿抜時における負荷回
路の誤駆動を防止できるという効果がある。
電源投入時又はパッケージの活線挿抜時における負荷回
路の誤駆動を防止できるという効果がある。
【図１】本発明によるバスライン駆動回路の一実施例を
示す図である。
示す図である。
【図２】図１に示すバスライン駆動回路の動作を説明す
るための過渡応答波形を示す図である。
るための過渡応答波形を示す図である。
【図３】従来のバスライン駆動回路が用いられた装置を
概略的に示す図である。
概略的に示す図である。
【図４】図３に示す装置の動作を説明するための過渡応
答波形を示す図である。
答波形を示す図である。
１１ 入力端子 １２ 出力端子 １３ インバータ １４ Ｎ形ＭＯＳトランジスタ １５ 光ＭＯＳリレー １６ 抵抗器 １７ コンデンサ
Claims (4)
- 【請求項１】 バスラインを駆動制御する際に用いら
れ、動作時にオンとなり、非動作時にオフとなるバスラ
イン駆動回路において、入力端子及び出力端子を備え、
該入力端子に与えられる制御信号に応じてオンオフ動作
する第１のスイッチ回路と、該第１のスイッチ回路を前
記出力端子に選択的に接続する第２のスイッチ回路と、
電圧印加後予め設定された時間経過すると前記第２のス
イッチ回路をオンとする制御回路とを有することを特徴
とするバスライン駆動回路。 - 【請求項２】 請求項１に記載されたバスライン駆動回
路において、前記制御回路は時定数回路であり、該時定
数回路によって前記予め設定された時間が設定されるよ
うにしたことを特徴するバスライン駆動回路。 - 【請求項３】 請求項２に記載されたバスライン駆動回
路において、前記第２のスイッチ回路は発光素子及びス
イッチ素子を備え、該スイッチ素子が前記第１のスイッ
チ回路と前記出力端子との間に配置され、前記時定数回
路で設定された時間後前記発光素子が発光動作して、前
記スイッチ素子がオンとなるようにしたことを特徴とす
るバスライン駆動回路。 - 【請求項４】 請求項１に記載されたバスライン駆動回
路において、前記制御信号はハイレベル及びローレベル
を有し、前記第１のスイッチ回路は前記制御信号に応じ
てその状態が変化するインバータと、該インバータの状
態に応じてオンオフするＮ形ＭＯＳトランジスタとを有
することを特徴とするバスライン駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10938692A JPH05303458A (ja) | 1992-04-28 | 1992-04-28 | バスライン駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10938692A JPH05303458A (ja) | 1992-04-28 | 1992-04-28 | バスライン駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05303458A true JPH05303458A (ja) | 1993-11-16 |
Family
ID=14508923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10938692A Withdrawn JPH05303458A (ja) | 1992-04-28 | 1992-04-28 | バスライン駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05303458A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5793812A (en) * | 1996-02-21 | 1998-08-11 | Hewlett-Packard Company | Line driver circuit for redundant timing signal generators |
-
1992
- 1992-04-28 JP JP10938692A patent/JPH05303458A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5793812A (en) * | 1996-02-21 | 1998-08-11 | Hewlett-Packard Company | Line driver circuit for redundant timing signal generators |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |