JPH05303525A - 高速描画装置 - Google Patents

Abstract

(57)【要約】 【目的】 パターンデータを利用した描画処理を高速で
行なうことを可能にする。 【構成】 ソースアドレス領域を走査する走査アドレス
信号を繰返し発生するソースアドレス繰返し発生回路３
２と、デスティネーション領域を走査するアドレス信号
を出力するデスティネーションアドレス発生回路２４
と、メモリ１６の、ソース領域の、ソースアドレス信号
ＳＡによって指定されるアドレスから、デスティネーシ
ョン領域の、デスティネーションアドレスＤＡに示され
るアドレスに対して画像情報を転送するための回路２
２、２８、３０、３６、３８を含む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、図形描画を行なうた
めのシステムに関し、特に、線パターン、塗りパターン
などのパターンのある図形描画をハードウェア的に高速
で行なう高速描画装置に関する。

【０００２】

【従来の技術】図形描画を行なうシステムにおいて、図
６に示されるような直線描画、図７に示されるような、
線種（線パターン）のある直線描画、図９に示されるよ
うな矩形領域の塗り、図１０に示されるような矩形領域
の特定のパターンによる塗りなどを行なう場合がある。
図８には、図７に示される線種のある直線描画において
使用される線パターンが、図１１には図１０に示される
ようなパターンのある矩形領域の塗りにおいて用いられ
る、パターンテーブルが示されている。

【０００３】図７、図１０に示されるような線パターン
のある直線描画、塗りパターンのある図形の塗り描画処
理は、従来以下の２つの方法のいずれかによって行なわ
れていた。

【０００４】方法１：ソフトウェアで処理する方法 図１２を参照して、ソフトウェア処理によって上述のパ
ターンのある図形描画処理を行なうためのシステムは、
ＣＰＵ１０と、プログラム／データ用メモリ１２と、表
示用メモリ１６と、表示装置１８とを含む。プログラム
／データ用メモリ１２は、ＣＰＵ１０の動作を制御する
プログラムを格納しておく領域、および動作のためのデ
ータを格納する領域として使用される。ＣＰＵ１０は、
メモリ１２に格納されたプログラムに従って、表示用メ
モリ１６への描画処理を行なうためのものである。表示
装置１８は、表示用メモリ１６の格納内容を表示するた
めのものであり、たとえばＣＲＴ（陰極線表示管）、Ｌ
ＣＤ（液晶表示装置）などからなる。表示用メモリ１６
は、表示装置１８に表示されるデータを格納するための
メモリである。表示内容を変更する場合には、表示用メ
モリ１６の内容を変更することで行なうことができる。

【０００５】図１２に示されるようなシステム構成にお
いて、図７に示されるような線パターンのある直線の描
画を行なう場合の動作は次のように行なわれる。

【０００６】図１３を参照して、まずステップＳ８１
で、パターンのどの部分から使用するかを決定するため
にパターンスタートポインタを設定する処理が行なわれ
る。たとえば、図８に示されるパターンの例では、パタ
ーンの始点はＡ点、終点はＢ点である。パターンスター
トポインタの位置は通常はＡ点であるが、必ずしもＡ点
でなくてもよく、Ａ点〜Ｂ点の間の、たとえばＣ点を指
定することもできる。Ｃ点をパターンスタートポインタ
の位置として指定した場合には、描画される直線のパタ
ーンは図７に示されるものとは異なったものとなる。図
７は、図８に示されるパターンのＡ点をパターンスター
トポインタとした場合の描画結果である。

【０００７】続いてステップＳ８２において、パターン
スタートポインタがパターンの終了点を越えているかど
うかについての判定が行なわれる。越えている場合には
制御はステップＳ８３からステップＳ８４に進み、越え
ていない場合には制御は直接ステップＳ８４に進む。

【０００８】ステップＳ８３では、パターンを繰返しそ
の始点から利用するために、パターンスタートポインタ
をパターンの始点に戻す処理が行なわれる。

【０００９】ステップＳ８４においては、パターンテー
ブルの内容のうち１バイト分のデータを利用して描画す
る処理が行なわれる。

【００１０】ステップＳ８２〜Ｓ８４の処理は、パター
ンテーブルの内容を数回繰返し利用するためのものであ
る。具体的には、図８に示されるパターンにおいて、パ
ターンスタートポインタがパターンの終了点（Ｂ点）ま
で到達したかどうかを判定し、もし到達していれば再び
Ａ点からパターンの利用を行なう。このようにすること
により、図７に示されるようなパターンを有する直線描
画が行なわれる。

【００１１】ステップＳ８４の後、制御はステップＳ８
５に進む。ステップＳ８５では、図１２の表示用メモリ
１６の、描画すべきアドレス（図形を書込むべきアドレ
ス）を更新する処理が行なわれる。

【００１２】続いてステップＳ８６で、パターンテーブ
ルの次の内容を利用できるようにするために、パターン
スタートポインタの内容を更新する処理が行なわれる。
ステップＳ８４で１バイト分のデータを利用している場
合には、ステップＳ８６ではパターンスタートポインタ
を１バイト分進める処理が行なわれる。

【００１３】続いてステップＳ８７では、描画すべき直
線の終了点まで描画処理が終了したか否かについての判
断が行なわれる。終了点までの描画が終了していれば処
理は終了する。終了していなければ制御は再びステップ
Ｓ８２に戻り、ステップＳ８２〜Ｓ８７の処理を繰返し
行なう。これにより、次のパターンテーブルの内容が次
の描画アドレスに描画される。そしてステップＳ８２に
おける判断の答が「真（Ｔ）」となって初めて描画処理
全体が終了することになる。

【００１４】Ｓ８４の描画処理では、実際には、描画を
開始するドット位置により、余分なビットを描画先アド
レスに書込まないようにするために、ビットマスク処理
を行なう必要がある。また、利用するパターンテーブル
の開始ドット位置と、描画を開始する直線のドット位置
との間にずれがあれば、パターンテーブルの利用に先立
って複数回のビットシフト処理を行なう必要がある。さ
らに、描画先のアドレスにすでにデータが書込まれてい
る場合には、新しく描画するために書込まれるデータ
と、これら以前に書かれていたデータとの間でＡＮＤ、
ＯＲなどのラスタオペレーションを行ない、その結果を
新しい描画データとするなどの処理を行なう必要もある
ことも多い。

【００１５】このような処理は次のようにして行なわれ
る。たとえば図１４を参照して、図１４（ａ）に示され
るような内容のデータが書込まれた表示メモリの、描画
開始位置として示された位置から描画終了位置として示
された位置まで、図１４（ｂ）に示されるようなパター
ンを書込む場合を考える。このパターンテーブルは、図
１４（ｂ）にも示されるように１６ビット、すなわち２
バイトである。また、そのパターン開始位置は、と書
込まれたビットであるものとする。

【００１６】図１４（ａ）に示される描画開始位置と、
図１４（ｂ）に示されるパターン利用開始位置との間に
は、２ビットのずれがある。したがって、図１４（ｃ）
に示されるように、描画開始位置から描画終了位置まで
の間に、パターン利用開始位置からの１５ビットを書込
むためには、２ビットのずれを解消するために、パター
ンテーブルのデータを左に２ビットシフトしたものを利
用する必要がある。また、表示用メモリにもとから書込
まれていたデータのうち、描画開始位置よりも前のデー
タおよび描画終了位置よりも後のデータについては、も
とのデータが残るようにマスク処理を行なう必要があ
る。この場合、図１４（ｃ）に示されるような描画結果
は、次のようにして出られる。

【００１７】以下の説明では、図１４に示される最初の
８ビット（１バイト）分の書込処理の手順を説明する。
この１バイトのデータは以下の手順で作成される。

【００１８】（１） 図１４（ｂ）に示されるパターン
テーブルのデータの１バイト目および２バイト目を、あ
わせて２ビット左へシフトする。シフト結果を、利用す
べきパターンテーブルの内容とする。この結果、図１５
（ａ）に示されるようなデータが得られる。この場合、
この１バイト分のみが図示されていることに注意すべき
である。以下同様である。

【００１９】（２） さらに、この最初の１バイトの左
４ビットのデータは、表示用メモリのもとのデータを残
す必要がある。そのため、この左４ビットにはデータを
書込まないようにビットマスクを行なう。ビットマスク
は、図１５（ｂ）に示されるように、１バイトのデータ
のうち、ビットマスクを行なうビットについては“０”
を、ビットマスクを行なわないビットについては“１”
というデータを準備し、書込むべきデータ（図１５
（ａ））とビットマスク用のデータとの間のＡＮＤを行
なうことによって行なわれる。この結果、図１５（ｃ）
に示されるように、先頭から４ビットについては“０”
が、後半の４ビットについては図１５（ａ）に示される
パターンデータのうちの第５番目〜第８番目のビット
（第４ビット〜第７ビット）からなる１バイトが得られ
る。

【００２０】（３） 図１６（ｂ）に示されるようなも
との表示用メモリのデータのうち、左４ビットのみ残
し、右４ビットは“０”が書込まれた図６（ｃ）に示さ
れるような１バイトを得る必要がある。このために、図
１６（ａ）に示されるように、残すべき４ビットの部分
には“１”が、マスクすべき後半４ビットには“０”が
それぞれ書込まれた１バイトのデータを準備し、この１
バイトと図１６（ｂ）に示される表示用メモリの格納内
容の１バイトとの間のＡＮＤをとる。このＡＮＤの結
果、図１６（ｃ）に示される１バイトが得られる。

【００２１】（４） 図１７を参照して、（ａ）で示さ
れる（２）の処理で得られたデータと、（ｂ）で示され
る、（３）の処理によって得られたデータとの間でＯＲ
をとる。このＯＲ演算の結果、左４ビットにはもとの表
示用メモリの内容が、右４ビットにはシフトされたパタ
ーンテーブルの内容が入った、図１７（ｃ）に示される
ようなデータが得られる。そのデータが表示用メモリに
描画すべきデータとなる。

【００２２】さらに、パターンテーブルの場合には単に
表示メモリの格納内容に上書きするだけではなく、何ら
かのデータとの間でＡＮＤ、ＯＲなどのラスタオペレー
ションを行なう場合もある。この場合には、パターンテ
ーブルを必要ビット数シフトした後、所望のラスタオペ
レーションを行ない、その結果を新しく利用すべきパタ
ーンテーブルの内容とする。後は、上述の処理と同様の
詳細を行なえばよい。このようにして新しい表示用メモ
リの内容が得られ、さらにこのような処理を繰返し行な
うことにより、パターンのある直線の描画を行なうこと
かできる。

【００２３】図１０に示されるようなパターンのある塗
り描画を行なう場合、ソフトウェアでは以下の様な方法
によって処理される。図１８を参照して、まずステップ
Ｓ１０１で、パターン行ポインタの設定が行なわれる。
パターン行ポインタは、パターンテーブルのどの行が利
用されているかを示すものであり、これを所定の初期値
に設定することにより、パターンテーブルのどの行から
利用するかを設定することができる。

【００２４】続いてステップＳ１０２において、パター
ン行ポインタの示す行が、パターンテーブルの終了行を
越えたかどうかについての判断が行なわれる。越えてい
れば制御はステップＳ１０３からステップＳ１０４に進
み、越えていない場合には制御は直接ステップＳ１０４
に進む。

【００２５】ステップＳ１０３においては、パターン行
ポインタが、パターンテーブルの先頭行に設定される。

【００２６】ステップＳ１０４では、すでに説明したよ
うな直線描画関数を使用することにより、パターンの１
ラインを描画する処理が行なわれる。

【００２７】続いてステップＳ１０５では、描画すべき
ラインを更新する処理が行なわれる。この処理により、
表示用メモリの、描画されるライン位置が１行進むこと
になる。

【００２８】ステップＳ１０６では、利用するパターン
テーブルのパターン行ポインタを更新する処理が行なわ
れる。

【００２９】ステップＳ１０７では、表示用メモリの、
描画すべき矩形の終了点まで描画が終了したかどうかに
ついての判断が行なわれる。終了していればすべての処
理が終了する。終了していなければ作業はステップＳ１
０２に戻り、以下ステップＳ１０２〜Ｓ１０７によって
各ラインを順次描画する処理が繰返し行なわれる。この
ようにして、矩形の塗り描画処理はソフトウェアによっ
て行なわれる。

【００３０】方法２：ＢＩＴＢＬＴ機能による方法 直線描画および矩形の塗り描画処理において、ＢＩＴＢ
ＬＴ（ｂｉｔ ｂｏｕｎｄａｒｙ ｂｌｏｃｋ ｔｒａ
ｎｓｆｅｒ）機能を利用することも行なわれる。

【００３１】ＢＩＴＢＬＴとは、図１９に示されるよう
に、矩形領域の内容を、別の矩形領域にコピーする機能
である。元の矩形領域をソース領域、コピー先の矩形領
域をデスティネーション領域と呼ぶ。ＢＩＴＢＬＴ装置
には、ただ単にコピーするのではなく、ソース領域と、
デスティネーション領域とのデータの間にＡＮＤ、ＯＲ
などのラスタオペレーションを行ない、新しいデスティ
ネーション領域のデータを決定する機能が用意されてい
るものもある。ラスタオペレーションの１機能として、
デスティネーション領域にデータ“１”を書込む機能と
データ“０”を書込む機能とを用意しておくことによ
り、デスティネーション領域をデータ“１”またはデー
タ“０”で埋め尽くすことができる。

【００３２】このように、ある一定のデータでデスティ
ネーション領域を埋め尽くす機能を利用すると、直線の
描画および矩形領域の塗り描画を容易に実現することが
できる。たとえば、デスティネーション領域として、描
画したい直線の場所または塗りつぶしたい矩形領域の場
所を指定すればよい。デスティネーション領域が直線で
ある場合とは、矩形領域の幅または高さを１とした特別
な場合と考えることもできる。

【００３３】ＢＩＴＢＬＴ機能を用いて描画処理を行な
うシステムのシステム構成図を図２０に示す。図２０を
参照して、このシステムは、ＣＰＵ１０と、プログラム
／データ用メモリ１２と、ＢＩＴＢＬＴ装置７８と、表
示用メモリ１６と、表示装置１８とを含む。図２０にお
いて、図１２に示されるシステムと同様の部品には同一
の参照番号および名称が与えられている。それらについ
ての機能も同一である。したがってここでは詳しい説明
は繰返さない。

【００３４】図２０に示すシステムにおいては、表示用
メモリ１６が、ＢＩＴＢＬＴ装置７８の管理下にある。
ＣＰＵ１０は、ＢＩＴＢＬＴ装置７８を用いることによ
り、表示用メモリ１６に高速で描画を行なうことかでき
る。

【００３５】

【発明が解決しようとする課題】上述の２つの方法のう
ち、方法１においては、すべてをソフトウェアで処理す
るために描画速度が遅いという問題点がある。また方法
２においては、ＢＩＴＢＬＴ機能は通常ハードウェア化
されているために高速処理が可能であるという利点があ
る。しかし、この方法においては、方法１において可能
であったようなパターンを用いた描画を行なうことがで
きない。これを解決するために、描画したい領域と同じ
大きさの領域をもつパターンテーブルを準備し、これを
ソース領域として指定することによって描画処理に利用
することも可能である。しかし、このような方法を用い
る場合には大きなソース領域が必要であり、また処理の
高速化は望めないという問題点がある。

【００３６】それゆえに請求項１、２および３に記載の
発明の目的は、パターンのある描画処理を高速に行なう
ことが可能な高速描画装置を提供することである。

【００３７】

【課題を解決するための手段】請求項１に記載の発明に
係る高速描画装置は、記憶手段に接続され、記憶手段内
の指定されたソース領域に格納された画像情報を、記憶
手段内の指定されたデスティネーション領域に高速で転
送するための高速描画装置であって、所定の周期でソー
ス領域を所定の順序で走査するためのソースアドレス信
号を繰返し発生するためのソースアドレス信号発生手段
と、所定の周期で、デスティネーション領域を所定の順
序で走査するデスティネーションアドレス信号を発生す
るためのデスティネーションアドレス信号発生手段と、
所定の周期で、記憶手段内の、アドレス信号によって決
定されるアドレスから、デスティネーションアドレス信
号によって特定されるアドレスに画像情報を転送するた
めの転送手段とを含む。

【００３８】請求項２に記載の発明に係る高速描画装置
は、請求項１に記載の装置であって、デスティネーショ
ン領域は複数個のデスティネーションサブ領域に区分さ
れる。またソース領域は複数個のソースサブ領域に区分
される。請求項２に記載の高速描画装置のソースアドレ
ス信号発生手段は、予めソース領域の開始アドレスが書
込まれる、書換可能なアドレス記憶手段と、デスティネ
ーションアドレス信号により示されるアドレスが、各デ
スティネーションサブ領域の終了アドレスのいずれかと
一致することを検出して第１の検出信号を、デスティネ
ーション領域の終了アドレスと一致することを検出して
第２の検出信号をそれぞれ出力するための第１の一致検
出手段と、第１の検出信号に応答して、アドレス記憶手
段に格納されているアドレスに所定増分を加算して、ア
ドレス記憶手段の格納内容を書換えるためのアドレス書
換手段と、ソースアドレス信号により示されるアドレス
が、ソースサブ領域の終了アドレスのいずれかと一致し
たことを検出して第３の検出信号を、ソース領域の終了
アドレスと一致したことを検出して第４の検出信号をそ
れぞれ出力するための第２の一致検出手段と、第１の検
出信号または第３の検出信号の少なくとも一方に応答し
て、アドレス記憶手段に記憶されたアドレスを起算点に
選び、また第４の検出信号に応答して、ソース領域の走
査を先頭アドレスを起算点に選び、順次所定周期で所定
増分の加算を行なうことによりソースアドレス信号を、
第２の検出信号を検出するまで出力するための加算手段
とを含む。

【００３９】請求項３に記載の高速描画装置は、請求項
１に記載の装置であって、デスティネーション領域は、
複数個のデスティネーションサブ領域に区分される。ま
たソース領域は複数個のソースサブ領域に区分される。
請求項３に記載の発明に係る装置のソースアドレス信号
発生手段は、予めソース領域の先頭アドレスが格納され
る、書換可能なアドレス記憶手段と、それぞれ所定のア
ドレスオフセット量を格納するための第１および第２の
オフセット記憶手段と、デスティネーションアドレス信
号により示されるアドレスが各デスティネーションサブ
領域の終了アドレスのいずれかと一致したことを検出し
て第１の検出信号を、デスティネーション領域の終了ア
ドレスと一致したことを検出して第２の検出信号を、そ
れぞれ出力するための第１の一致検出手段と、第１の検
出信号に応答して、アドレス記憶手段に格納されている
アドレスに所定増分を加算してアドレス記憶手段の格納
内容を書換えるためのアドレス書換手段と、ソースアド
レス信号により示されるアドレスが、ソースサブ領域の
終了アドレスのいずれかと一致したことを検出して第３
の検出信号を、ソース領域の終了アドレスと一致したこ
とを検出して第４の検出信号を、それぞれ出力するため
の第２の一致検出手段と、最初はソース領域の先頭アド
レスから第１および第２のオフセット記憶手段に記憶さ
れたオフセット量だけ変位したアドレスを起算点に選
び、第１の検出信号に応答して、アドレス記憶手段の格
納アドレスから第２のオフセット記憶手段に格納されて
いるオフセット量だけ変位したアドレスを起算点に選
び、第３の検出信号に応答してアドレス記憶手段の格納
アドレスを起算点に選び、および第４の検出信号に応答
して、ソース領域の先頭アドレスを起算点として選び、
所定周期で所定増分ずつ加算することにより、ソースア
ドレス信号を第２の検出信号を検出するまで出力するた
めの加算手段とを含む。

【００４０】

【作用】請求項１に記載の高速描画装置においては、ソ
ースアドレス信号がソース領域を所定の順序で走査する
ように繰返し発生され、ソース領域の該当アドレスの画
像情報が、そのときデスティネーションアドレス信号に
よって示されるデスティネーション領域の所定箇所に転
送手段によって書込まれる。したがってソース領域の画
像情報を複数回繰返して使用してデスティネーション領
域を埋め尽くすことができる。

【００４１】請求項２記載の高速描画装置では、ソース
アドレス信号が、アドレス記憶手段に最初に格納されて
いるソース領域の先頭アドレスから加算することにより
順次出力される。ソースアドレス信号がソースサブ領域
の終了点に達するたびに第３の検出信号が出力されて、
再びアドレス記憶手段に記憶されているアドレスを起算
点としてソースアドレス信号の出力が繰返される。この
繰返出力は、デスティネーションアドレス信号により示
されるアドレスが、各デスティネーションサブ領域の終
了アドレスに到達するまで行なわれる。到達した場合に
はアドレス書換手段に格納されるアドレスに所定増分が
加算され、この加算されたアドレスを新たな起算点とし
てソースアドレス信号の出力が行なわれる。そして、ソ
ースアドレス信号がソース領域の終了点まで達すると第
４の検出信号が出力され、再びソースアドレス信号はソ
ース領域の先頭アドレスを起算点として加算・出力が行
なわれる。このようにして、ソース領域の画像情報の各
サブ領域によってデスティネーションサブ領域が埋め尽
くされ、同じようにすべてのデスティネーションサブ領
域が埋め尽くされてデスティネーション領域をソース領
域の画像情報で埋め尽くすことができる。

【００４２】請求項３に記載の高速描画装置において
は、画像転送の最初と、ソースアドレス信号がソース領
域を終了点に達した場合とに、アドレス記憶手段にソー
ス領域の先頭アドレスが格納される。そして画像転送の
最初にはこの先頭アドレスから第１、第２のオフセット
記憶手段に記憶されたオフセット量の和だけ変位したア
ドレスを起算点としてソースアドレス信号加算出力が行
なわれる。ソースアドレス信号の示すアドレスがソース
サブ領域の終了点に達すると第３の検出信号が出力さ
れ、この第３の検出信号に応答して、ソースアドレス信
号の起算点はアドレス記憶手段に記憶されているアドレ
スとなる。このようにしてデスティネーションアドレス
信号がデスティネーションサブ領域の終了アドレスに到
達するまで、デスティネーションサブ領域がソースサブ
領域のデータによって繰返し埋め尽くされる。デスティ
ネーションアドレス信号の示すアドレスがデスティネー
ションサブ領域の終了点に到達すると、アドレス記憶手
段の格納内容に所定増分加算され、この加算されたアド
レスに第２のオフセット記憶手段に記憶されたオフセッ
ト量だけ変位したアドレスが起算点として選ばれてソー
スアドレス信号の出力が開始される。そして、ソースア
ドレス信号がソース領域の終了点にまで到達すると第４
の検出信号が出力され、アドレス記憶手段の格納内容が
ソース領域の先頭アドレスに書換えられ、再びソース領
域のデータを先頭から利用して同様の描画処理が行なわ
れる。このようにしてデスティネーション領域のすべて
のデスティネーションサブ領域は、それぞれ対応するソ
ースサブ領域の繰返しによって埋め尽くされ、デスティ
ネーション領域はソース領域の画像情報によって埋め尽
くされることになる。

【００４３】

【実施例】図１は、本発明に係る高速描画装置のブロッ
ク図である。この装置が図２０に示される従来のシステ
ムと異なるのは、図２０の従来のＢＩＴＢＬＴ装置７８
に代えて、機能拡張されたＢＩＴＢＬＴ装置１４を含む
ことにある。図１、図２０において、同一の部品には同
一の参照符号および名称が与えられている。それらの機
能も同一である。したがってここではそれらについて詳
しい説明は繰返さない。

【００４４】機能拡張されたＢＩＴＢＬＴ装置１４が図
２０に示されるＢＩＴＢＬＴ装置７８と異なるのは、ソ
ース領域のデータを繰返し使用してデスティネーション
領域を埋め尽くすことにより、ソース領域よりも大きな
デスティネーション領域を、ソース領域の画像情報をタ
イルのように敷きつめた形で埋め尽くすことかできると
いう点である。

【００４５】図２は、ＢＩＴＢＬＴ装置１４のブロック
図である。図２を参照して、このＢＩＴＢＬＴ装置１４
は、ＣＰＵ１０に接続されたアドレスデコーダ２０と、
オペレーションモードレジスタ２２と、タイミング発生
回路２６と、ＣＰＵ１０とアドレスデコーダ２０とタイ
ミング発生回路２６とに接続されたデスティネーション
アドレス発生回路２４と、ソースレジスタ２８、３０
と、タイミング発生回路２６とＣＰＵ１０とアドレスデ
コーダ２０とに接続されたソースアドレス繰返し発生回
路３０と、タイミング発生回路２６とデスティネーショ
ンアドレス発生回路２６とソースアドレス繰返し発生回
路３２とに接続され、ソースアドレス信号ＳＡとデステ
ィネーションアドレス信号ＤＡとのいずれか一方を選択
し、メモリ１６にメモリアドレス信号ＭＡとして与える
ためのアドレス出力回路３４と、デスティネーションレ
ジスタ３６と、デスティネーションレジスタ３６とソー
スレジスタ３０とオペレーションモードレジスタ２２と
に接続され、デスティネーションデータＡＤとソースデ
ータＳＤとにオペレーションモード信号ＭＯＤＥによっ
て指定されるラスタオペレーションを行ない、メモリ１
６にメモリデータＭＤとして与えるためのラスタオペレ
ーション回路３８とを含む。

【００４６】図２に示されるＢＩＴＢＬＴ装置１４は、
図２０に示される従来のＢＩＴＢＬＴ装置７８とほぼ同
様の構成であるが、従来のＢＩＴＢＬＴ装置のソースア
ドレス発生回路に代えて、ソース領域を繰返し走査する
ようなソースアドレス信号を繰返し発生することができ
るソースアドレス繰返し発生回路３２を含むことを特徴
とする。

【００４７】図３は、ソースアドレス繰返し発生回路３
２のブロック図である。図３を参照して、この回路３２
は、転送されるバイト数をカウントするための転送バイ
トカウンタ４０と、ソースアドレス信号４４を発生する
ためのアドレスカウンタ４２と、ソース領域開始アドレ
スレジスタ５０と、領域幅レジスタ５６と、１ライン幅
レジスタ５２と、ライン終了アドレスレジスタ５４と、
ライン開始アドレスレジスタ４８と、領域高さレジスタ
６４と、転送幅レジスタ５８と、回路６０と、ソースラ
インカウンタ６２と、比較回路６６と、ラインカウンタ
６８と、転送高さレジスタ７０と、比較回路７２とを含
む。

【００４８】図３において、ソース領域開始アドレスレ
ジスタ５２は、図４（ａ）に示されるソース領域の左上
のアドレスが予め格納される。１ライン幅レジスタ５２
には、ソース領域の入っているメモリにおいて、縦方向
に隣接するドットのアドレスの差を示した値が予め格納
される。領域幅レジスタ５６は、図４（ａ）に示される
ソース領域の領域幅の値を予め格納する。領域高さレジ
スタ６４は、図４（ａ）に示される、ソース領域の領域
高さを示す値を予め格納する。

【００４９】転送幅レジスタ５８は、図４（ｂ）に示さ
れるデスティネーション領域の転送幅を示す値を予め格
納する。転送高さレジスタ７０は、図４（ｂ）に示され
るデスティネーション領域の転送高さを示す値を予め格
納する。

【００５０】図３において、上述の各レジスタには、処
理に先立って予め上述のような各値が書込まれる。した
がってこれら各レジスタには、ＣＰＵ１０からデータを
受け取るための配線と、データ書込のための配線とが接
続されているが、図の簡単化のために、図３ではこれら
の配線は省略されている。

【００５１】図２、３に示されるＢＩＴＢＬＴ装置１４
は次のように動作する。図２を参照して、ＣＰＵ１０
は、予めソースアドレス繰返し発生回路３２に対し、図
４を参照して説明したようなソース領域、デスティネー
ション領域の領域開始アドレス、ソース領域の幅、高
さ、メモリのライン幅などのデータＣＤを与え記憶させ
ている。さらにＣＰＵ１０は、アドレスデコーダ２０に
対しＣＰＵの状態信号ＣＤを与える。オペレーションモ
ードレジスタ２２には、予めＣＰＵ１０によってマスタ
オペレーションモードを示す値が設定される。オペレー
ションモードレジスタ２０は、この値に従ってラスタオ
ペレーションモード信号ＭＯＤＥをラスタオペレーショ
ン回路３８に与える。

【００５２】ソースレジスタ２８および３０は、ソース
領域のデータを格納するためのレジスタである。ソース
レジスタ２８には、メモリ１６のソース領域から読出さ
れたデータが一旦格納される。ソースレジスタ３０に
は、ソースレジスタ２８に格納されたソース領域のデー
タに、必要なだけのビットシフト操作が行なわれたデー
タが与えられ、ソースレジスタ３０はそのデータを一旦
格納してラスタオペレーション回路３８に対しソースデ
ータＳＤとして与える。このビットシフトの量は、ソー
ス領域とデスティネーション領域のドット位置によって
定められる。この操作は、図１４において（ｂ）のパタ
ーン利用開始位置を、（ａ）の描画開始位置に合わせる
ようにシフトし、（ｃ）に示される位置とする操作に相
当する。

【００５３】ソースレジスタ２８にデータＭＤを書込む
タイミング信号ＳＴＷは、タイミング発生回路２６から
ソースレジスタ２８に与えられる。またビットシフトカ
ウント信号ＳＦＴＣは、タイミング発生回路２６からソ
ースレジスタ２８、３０にそれぞれ与えられる。

【００５４】デスティネーションレジスタ３６には、メ
モリ１６の、ラスタオペレーションのためデスティネー
ション領域から読出されるデスティネーション領域のデ
ータＭＤが一旦格納される。このデータはデスティネー
ションデータＤＤとしてラスタオペレーション回路３８
に与えられる。デスティネーションレジスタ３６へのデ
ータの書込は、タイミング発生回路２６から発生される
タイミング信号ＤＤＷに応答して行なわれる。

【００５５】デスティネーションアドレス発生回路２４
内の各レジスタ、すなわち、１４（ｄ）に示されるよう
な領域を特定するためのデータの書込レジスタには、予
めＣＰＵ１０からデータＣＤが与えられて、記憶されて
いる。この書込はアドレスデコーダ２０からのタイミン
グ信号ＤＳに応答して行なわれる。そしてデスティネー
ションアドレス発生回路２４は、タイミング発生回路２
６から与えられるデスティネーションアドレスカウント
信号ＤＣに応答してデスティネーションアドレス信号を
順次発生し、デスティネーションアドレス信号ＤＡをア
ドレスセレクタ回路３４に与える。

【００５６】ソースアドレス繰返し発生回路３２内の各
レジスタ５０、５２、５６、５８、６４、７０（図３参
照）には、予めＣＰＵ１０によってデータＣＤが書込ま
れている。この書込はアドレスデコーダ２０からのタイ
ミング信号ＳＳに応答して行なわれる。そしてソースア
ドレス繰返し発生回路３２は、タイミング発生回路２６
から与えられるソースアドレスカウント信号ＳＣに応答
して、以下のようにしてソースアドレス信号ＳＡを発生
し、アドレスセレクタ回路３４に与える。

【００５７】図３を参照して、ライン開始アドレスレジ
スタ４８には、アドレス発生の開始時には、ソース領域
開始アドレスレジスタ５０に格納されている、ソース領
域の左上のアドレスが格納される。このライン開始アド
レスレジスタ４８の内容は、以後比較回路６６から与え
られる信号ＬＤ４に応答して、１ライン幅レジスタ５２
に格納されている値だけ加算され書換えられる。すなわ
ち、ライン開始アドレスレジスタ４８は、現在転送して
いるソース領域の行の開始アドレスを格納していること
になる。一方、ライン終了アドレスレジスタ５４には、
ライン開始アドレスレジスタ４８の格納内容と領域幅レ
ジスタ１６の格納内容とを加算したアドレスが格納され
る。すなわち、ライン終了アドレスレジスタ５４には、
現在転送しているソース領域の行の終了アドレスが格納
されている。

【００５８】領域高さレジスタ６４には、ソース領域の
高さが予め格納されている。転送幅レジスタ５８および
転送高さレジスタ７０には、デスティネーション領域の
領域幅と高さとがそれぞれ予め格納されている。ソース
ラインカウンタ６２と、ラインカウンタ６８とは、いず
れも０で初期化されている。

【００５９】転送バイトカウンタ４０は、当初０に設定
されている。転送バイトカウンタ４０は、タイミング発
生回路２６からソースアドレスカウント信号ＳＣを１回
得るたびに、１だけカウントされる。本実施例では転送
は１バイトずつ行なわれるので、転送バイトカウンタ４
０の出力は、ソース領域からデスティネーション領域に
実際に転送されたバイト数を表わす。転送バイトカウン
タ４０は、後述するように、デスティネーション領域の
１行分の転送が終了すると０にリセットされる。

【００６０】以下、このソースアドレス繰返し発生回路
３２の動作を詳細に説明する。転送が開始されるとき
に、ライン開始アドレスレジスタ４８には、ソース領域
開始アドレスレジスタ５０の格納内容が書込まれてい
る。ライン終了アドレスレジスタ５４には、ライン開始
アドレスレジスタ４８の格納内容に、領域幅レジスタ５
６の格納内容が加算されたアドレスが格納されている。
すなわち、ライン開始アドレスレジスタ４８、ライン終
了アドレスレジスタ５４にはそれぞれ、ソース領域の先
頭行の対象アドレスと終了アドレスとがそれぞれ格納さ
れていることになる。

【００６１】アドレスカウンタ４２は、ライン開始アド
レスレジスタ４８に格納されているアドレスを起算点と
し、タイミング発生回路２６（１２参照）から与えられ
るソースアドレスカウント信号ＳＣに応答して所定増分
ずつ加算を行ない、ソースアドレス信号４４をアドレス
セレクタ回路２４（図２参照）および比較回路４６に与
える。

【００６２】比較回路４６は、アドレスカウンタ４２か
ら与えられるソースアドレス信号と、ライン終了アドレ
スレジスタ５４に格納されている、現在転送中のソース
領域の行の終了アドレスとを比較し、一致した場合には
ロードタイミング信号ＬＤ３をアドレスカウンタ４２に
与える。すなわち、比較回路４６は、ソースアドレス信
号によって示されるアドレスが、現在転送中のソース領
域の行の終了位置に到達するとロードタイミング信号Ｌ
Ｄ３を出力することになる。

【００６３】アドレスカウンタ４２は、このロードタイ
ミング信号ＬＤ３に応答して次のように動作する。アド
レスカウンタ４２は、ライン開始アドレスレジスタ４８
の格納内容を再び起算点に変更し、ソースアドレスカウ
ント信号ＳＣに応答して所定増分ずつ加算することによ
りソースアドレス信号４４を出力する。ライン開始アド
レスレジスタ４８の格納内容は、後述するようにロード
タイミング信号ＬＤ１またはＬＤ４が与えられない限り
変化しない。したがって、アドレスカウンタ４２は、ロ
ードタイミング信号ＬＤ３が与えられるたびに、転送中
のソース領域の行のアドレスを繰返し発生することにな
る。

【００６４】デスティネーションアドレス発生回路２４
は、この間デスティネーション領域のある行のアドレス
を先頭から順次発生しているため、ソースレジスタ２
８、３０とデスティネーションレジスタ３６とラスタオ
ペレーション回路３８とによって、メモリ１６のソース
領域の所定行のデータが、デスティネーション領域の対
応する行に繰返し１バイトずつ転送されることになる。
この転送は、デスティネーションアドレス信号が、その
デスティネーション領域の行の終了位置に到達するまで
行なわれる。このデスティネーション領域の転送中の最
終値までデスティネーションアドレスが到達したかどう
かは、次のようにして検出される。図３を参照して、転
送バイトカウンタ４０は、ソースアドレスカウント信号
ＳＣに応答してその内容を１ずつ加算している。したが
って転送バイトカウンタ４０の格納内容は、ソース領域
からデスティネーション領域に転送されたデータの実際
のバイト数を示す。比較回路６０は、転送幅レジスタ５
８に格納されているデスティネーション領域の領域幅
と、転送バイトカウンタ４０の値とを比較し、一致した
場合にロードタイミング信号ＬＤ１を出力する。すなわ
ち、転送バイトカウンタ４０のカウント内容によって、
デスティネーション領域の１行分のデータがソース領域
からデスティネーション領域に転送されたと判断された
場合に、ロードタイミング信号ＬＤ１が出力されること
になる。したがってこのロードタイミング信号ＬＤ１に
より、デスティネーションアドレス信号が、デスティネ
ーション領域の転送中の行の最終位置まで到達したこと
が判別できる。

【００６５】ロードタイミング信号ＬＤ１は、比較回路
６０からソースラインカウンタ６２、ラインカウンタ６
８、ライン開始アドレスレジスタ４８、アドレスカウン
タ４２、転送バイトカウンタ４０にそれぞれ与えられ
る。

【００６６】転送バイトカウンタ４０は、ロードタイミ
ング信号ＬＤ１に応答してその格納内容０にリセットす
る。したがって転送バイトカウンタ４０のカウント内容
は、デスティネーション領域の現在転送中の行にソース
領域から転送されたデータのバイト数を示すことにな
る。

【００６７】ソースラインカウンタ６２およびラインカ
ウンタ６８は、ともにロードタイミング信号ＬＤ１に応
答して１ずつその内容をインクリメントする。ソースラ
インカウンタ６２は、ソース領域の現在転送中の行を、
ラインカウンタ６８は、デスティネーション領域の現在
転送中の行をそれぞれ示すためのものである。

【００６８】ライン開始アドレスレジスタ４８は、この
ロードタイミング信号ＬＤ１に応答して、その内容を、
１ライン幅レジスタ５２に格納されている値だけインク
リメントする。これにより、ライン開始アドレスレジス
タ４８の格納内容は、ソース領域の、１行だけ進んだ行
の先頭アドレスとなる。これに伴いライン終了アドレス
レジスタ５４の格納内容は、ソース領域の、１ラインだ
け進んだ行の終了アドレスを示す値となる。

【００６９】アドレスカウンタ４２は、ロードタイミン
グ信号ＬＤ１に応答して、書換えられたライン開始アド
レスレジスタ４８の格納内容を起算点として、ソースア
ドレスカウント信号ＳＣに応答して加算を繰返すること
によりソースアドレス信号４４を出力する。ライン開始
アドレスレジスタ４８の格納内容は、ソース領域の１ラ
イン進んだ行の先頭アドレスに更新されているために、
ソースアドレス信号４４は、ソース領域の１ラインだけ
進んだ行を示すアドレス信号となる。このとき、図２に
示されるデスティネーションアドレス発生回路２４の出
力するデスティネーションアドレスＤＡも、当然１行進
んだ値となっているから、ロードタイミング信号ＬＤ１
が出力されることにより、ソース領域の次の行のライン
情報を、デスティネーション領域の次の行に転送する処
理が開始されることになる。

【００７０】このようにしてソース領域の内容を繰返
し、デスティネーション領域の対応する行に転送する。
この場合、ソース領域の領域高さが、デスティネーショ
ン領域の領域高さよりも小さければデスティネーション
領域の最終行まで到達する前にソース領域の最終行まで
到達してしまう。そこで、このソースアドレス繰返し発
生回路３２においては、ソース領域の終了位置までソー
スアドレス信号が到達した場合には、再びソース領域の
先頭位置まで転送位置を戻すようにするために、次のよ
うな処理が行なわれる。

【００７１】ソースラインカウンタ６２の内容は、転送
開始時は０であり、ロードタイミング信号ＬＤ１が出力
されるたびに１ずつインクリメントされる。したがって
その内容は、ソース領域の、現在転送中の行番号を示
す。比較回路６６は、ソースラインカウンタ６２の内容
と、領域高さレジスタ６４に予め格納されているソース
領域の高さとを比較し、一致した場合にロードタイミン
グ信号ＬＤ４を出力する。ロードタイミング信号ＬＤ４
は、ソースラインカウンタ６２と、ライン開始アドレス
レジスタ４８と、アドレスカウンタ４２とに与えられ
る。

【００７２】ライン開始アドレスレジスタ４８は、ロー
ドタイミング信号ＬＤ４に応答して、ソース領域開始ア
ドレスレジスタ５０に格納されている値を取込む。ソー
ス領域開始アドレスレジスタ５０に格納されている値
は、前述のように、処理の前に予め設定された値であっ
て、ソース領域の左上の点のアドレスを示す。

【００７３】一方、アドレスカウンタ４２には、このと
き前述のようにロードタイミング信号ＬＤ１が与えられ
ており、その結果アドレスカウンタ４２は、ソース領域
の左上のアドレスを起算点として、ソースアドレスカウ
ント信号ＳＣに応答してソースアドレス信号の加算出力
を開始することになる。そのため、ソースアドレス信号
４４の示すアドレスは、ロードタイミング信号ＬＤ４が
出力されたときにソース領域の左上に帰還する。

【００７４】ソースラインカウンタ６２は、ロードタイ
ミング信号ＬＤ４によってクリアされる。そのために、
ソースラインカウンタ６２の値は、常に、ソース領域の
現在転送中の行を示すことになる。

【００７５】このようにして、ソース領域のデータを繰
返しデスティネーション領域の横方向および縦方向に転
送することにより、デスティネーション領域がソース領
域の画像情報によって埋め尽くされることになる。この
状態は、ソース領域を１枚のタイルに例えるならば、デ
スティネーション領域に複数のタイルが敷きつめられる
ような状態に相当する。

【００７６】この間、ラインカウンタ６８はデスティネ
ーション領域の転送中の行が１行進むたびに１ずつカウ
ントアップしている。比較回路７２は、ラインカウンタ
６８の内容と、予め転送高さレジスタ７０に格納されて
いたデスティネーション領域の高さとを比較し、一致し
た場合に終了信号ＬＤ２を出力する。終了信号ＬＤ２に
応答してこのＢＩＴＢＬＴ装置の動作が終了する。

【００７７】図３に示される各カウンタ、レジスタなど
は、フリップフロップ等の組合せ回路によって簡単に構
成することができる。そして図３に示されるようなソー
スアドレス信号繰返し発生回路を含むＢＩＴＢＬＴ装置
１４を用いることにより、ソース領域のデータを、ソー
ス領域よりも大きなデスティネーション領域に繰返し転
送し、デスティネーション領域をソース領域のデータで
埋め尽くすことができる。したがってソース領域にパタ
ーンデータを予め準備してパターンテーブルとしておく
ことにより、デスティネーション領域をパターンテーブ
ルのデータによって埋め尽くすことが容易にできる。し
かもこの処理はハードウェア的に行われるために、ソフ
トウェアで行なった場合と比較してはるかに高速で行な
うことができる。

【００７８】上述の例では、ソース領域のデータをその
左上から順次デスティネーション領域に転送する実施例
について説明した。しかし、従来の図８で示されるよう
に、直線パターンの途中の点Ｃからパターンの利用を開
始する場合があったように、パターンデータを途中から
利用してデスティネーション領域をパターンデータで埋
め尽くす必要が生ずる場合がある。このためには、図４
（ａ）「スタートアドレス」で示されるように、ソース
領域の中の所望の１点を起点としてデスティネーション
領域へのデータ転送を開始できるようにすることが必要
である。以下、そのような改良を行なった、本発明の第
２の実施例について説明する。

【００７９】図５は、そのような装置において用いられ
るＢＩＴＢＬＴ装置の、ソースアドレス繰返し発生回路
のブロック図である。図４に示される回路が図３に示さ
れる回路と異なるのは、ソース領域の、転送開始アドレ
スを格納するためのスタートアドレスレジスタ７６を新
たに含むことと、図３に示されるアドレスカウンタ４２
に代えて、転送開始時にスタートアドレスレジスタ７６
の格納内容を起算点としてソースアドレス信号の加算出
力を開始するアドレスカウンタ７４を含むこととであ
る。図５と図３とにおいて、同一の部品には同一の参照
符号および名称が与えられている。それらの機能も同一
である。したがって、ここではそれらについての詳しい
説明は繰返さない。

【００８０】図５において、スタートアドレスレジスタ
７６には、ソース領域各行のどの部分から利用するかを
表わすスタートアドレスが、転送動作前にＣＰＵによっ
て他のレジスタと同様に書込まれている。このスタート
アドレスは、ソース領域の、転送開始アドレスの、その
行の先頭からのオフセット値である。ソース領域の転送
開始行位置は、予めソースラインカウンタ６２にその行
位置を書込んでいくことにより設定しておく。そして、
以下のようにアドレスカウンタ７４が動作することによ
り、ソースラインカウンタ６２の初期値およびスタート
アドレスレジスタ７６に格納されているオフセット値と
で決定されるスタートアドレスからの転送が開始され
る。

【００８１】アドレスカウンタ７４は、スタートアドレ
スレジスタ７６の値が設定されると、ＣＰＵから与えら
れるスタートアドレスロード信号８０に応答して、この
スタートアドレスレジスタ７６の格納内容をロードす
る。このとき、ラインカウンタ６８には初期値として０
が設定されているのは第１の実施例の場合と同様であ
る。また、ライン開始アドレスレジスタ４８には、転送
開始ラインの開始アドレスが予め設定される。ライン終
了アドレスレジスタ５４の内容はしたがって、スタート
アドレスを含むソース領域の行の終了アドレスを示す。

【００８２】アドレスカウンタ７４は、ソースアドレス
カウント信号ＳＣに応答して、ライン開始アドレスレジ
スタ４８の格納内容に、スタートアドレスレジスタ７６
に格納されているオフセット量だけ加えた点を起算点と
し、ソースアドレスカウント信号ＳＣに応答して順次加
算処理を行なう。これにより、ソースアドレス信号４４
を出力する。比較回路４６は、ソースアドレス信号４４
とライン終了アドレスレジスタ５４との値を比較し、一
致した場合にロードタイミング信号ＬＤ３をアドレスカ
ウンタ７４に与える。アドレスカウンタ７４は、ロード
タイミング信号ＬＤ３に応答して、今度はライン開始ア
ドレスレジスタ４８の格納内容を起算点とし、順次加算
処理を行なうことによりソースアドレス信号４４を出力
する。このようにすることにより、ソースアドレス信号
は、ソースラインカウンタ６２によって示されるソース
領域の行の先頭から、スタートアドレスレジスタ７６の
格納内容によって示されるオフセットにだけ変位した点
をスタートアドレスとし、この行の各点を順次示すアド
レス信号となる。この場合、このソースアドレス信号は
ソース領域の転送中の行の終了位置まで到達すると、ロ
ードタイミング信号ＬＤ３が出力され、この結果ソース
アドレスは再びその転送中の行の先頭位置に戻り、以下
この行の転送処理が繰返し行なわれることになる。

【００８３】また、ソースラインカウンタ６２のカウン
ト内容はデスティネーション領域が１行進むたびに１ず
つ加算されてソース領域の終了行まで到達すると０にク
リアされる。その結果、ソース領域のスタートアドレス
以下の部分を最初の部分とし、以後はソース領域全体の
データがが繰返して右方向、下方向にソース領域からデ
スティネーション領域へ転送されていく。

【００８４】その他の各部分の動作は、第１の実施例に
おいてすでに説明したものと同様である。したがってこ
こではそれらについては詳しい説明は繰返さない。

【００８５】上述の第２の実施例を用いてソース領域に
予め所定のパターンデータを書込んでパターンテーブル
を用意しておけば、パターンテーブルの所望の位置から
データ転送を開始し，デスティネーション領域をこのパ
ターンデータで埋め尽くすことが可能となる。

【００８６】

【発明の効果】以上のように請求項１に記載の発明によ
れば、ソースアドレス信号を繰返し発生し、デスティネ
ーション領域の各点にソース領域の画像情報を繰返し転
送することができる。その結果デスティネーション領域
にソース領域の画像情報を繰返し書込むことができ、デ
スティネーション領域をソース領域のデータで埋め尽く
すことができる。しかもソフトウェアを使用しないため
に、高速でこの処理を行なうことができる。ソース領域
にパターンデータを予め格納しておけば、デスティネー
ション領域をこのパターンデータで埋め尽くすことが高
速に行なえる。

【００８７】請求項２に記載の発明によれば、デスティ
ネーション領域の各デスティネーションサブ領域には、
ソース領域の対応するソースサブ領域のデータが繰返し
転送される。ソース領域のすべてのソースサブ領域から
の転送が終了すると、再びソース領域の先頭のソースサ
ブ領域からの転送が開始され、その結果デスティネーシ
ョン領域のすべてのサブ領域が、ソース領域のデータで
埋め尽くされる。この操作にはソフトウェアが使用され
ないために、これらの処理は高速で行なうことができ
る。ソース領域にパターンデータを予め書込んでおくこ
とにより、デスティネーション領域をこのパターンデー
タで埋め尽くすことが高速で行なえる。

【００８８】請求項３に記載の発明によれば、デスティ
ネーション領域の各デスティネーションサブ領域には、
ソース領域の対応するソースサブ領域のデータが繰返し
転送され、その画像情報で埋め尽くされる。このとき、
先頭のデスティネーションサブ領域に転送されるソース
サブ領域が、第１のオフセット記憶手段により指定され
る。また、各デスティネーションサブ領域に転送される
ソースサブ領域の先頭位置は、第２のオフセット記憶手
段によって指定される。その結果、ソース領域の所望の
位置を先頭として、デスティネーション領域に画像情報
を順次転送することが可能となる。ソース領域に所定の
パターンデータを予め書込んでおき、第１および第２の
オフセット記憶手段によって転送開始位置を指定してお
くことにより、デスティネーション領域を、所望のパタ
ーンデータで、パターンデータの所望の点を先頭として
埋め尽くすことができる。

【図面の簡単な説明】

【図１】本発明に係る装置のシステム構成図である。

【図２】機能拡張されたＢＩＴＢＬＴ装置のブロック図
である。

【図３】図２に示されるソースアドレス繰返し発生回路
のブロック図である。

【図４】各レジスタ、カウンタに設定される内容を示
す、ソース領域およびデスティネーション領域を示す模
式図である。

【図５】本発明の第２の実施例のＢＩＴＢＬＴ装置のソ
ースアドレス繰返し発生回路のブロック図である。

【図６】曲線描画の例を示す模式図である。

【図７】線パターンを利用した直線描画の例を示す模式
図である。

【図８】線パターンの例を示す模式図である。

【図９】矩形領域の塗り描画の例を示す模式図である。

【図１０】塗りパターンを利用した矩形領域の塗り描画
処理の例を示す模式図である。

【図１１】塗りパターンの例を示す模式図である。

【図１２】従来の描画システムの構成図である。

【図１３】図１２に示された描画システムにおいて、パ
ターンのある直線描画を行なうときの動作を説明するた
めのフローチャートである。

【図１４】表示用メモリに書込まれていたデータに重ね
て、パターンデータを書込む際の書込位置関係を示す模
式図である。

【図１５】図１４に示される処理において、１バイト目
のデータを得るための途中経過を示す模式図である。

【図１６】図１４に示される例において、１バイト目の
データを得るための途中経過を示す模式図である。

【図１７】図１５および図１６に示されるデータから図
１４に示される結果を得るための操作を説明する模式図
である。

【図１８】図１２に示される描画システムを用いて、塗
りパターンを利用した矩形の塗り描画処理を行なう場合
の動作を説明するためのフローチャートである。

【図１９】ＢＩＴＢＬＴ機能を説明するための模式図で
ある。

【図２０】ＢＩＴＢＬＴ装置を用いる従来の描画システ
ムのブロック構成図である。

【符号の説明】

１０ ＣＰＵ １２ プログラム／データ用メモリ １４ 機能拡張されたＢＩＴＢＬＴ装置 １６ 表示用メモリ １８ 表示装置 ２４ デスティネーションアドレス発生回路 ３２ ソースアドレス繰返し発生回路 ４０ 転送バイトカウンタ ４２ アドレスカウンタ ４６、６０、６６、７２ 比較回路 ５０ ソース領域開始アドレスレジスタ ６２ ソースラインカウンタ ７４ アドレスカウンタ ７６ スタートアドレスレジスタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 記憶手段に接続され、前記記憶手段内の
   指定されたソース領域に格納された画像情報を、前記記
   憶手段内の指定されたデスティネーション領域に高速で
   転送するための高速描画装置であって、 所定の周期で、前記ソース領域を所定の順序で走査する
   ためのソースアドレス信号を繰返し発生するためのソー
   スアドレス信号発生手段と、 前記所定の周期で、前記デスティネーション領域を所定
   の順序で走査するデスティネーションアドレス信号を発
   生するためのデスティネーションアドレス信号発生手段
   と、 前記所定の周期で、前記記憶手段の、前記ソースアドレ
   ス信号によって特定されるアドレスから、前記デスティ
   ネーションアドレス信号で特定されるアドレスに画像情
   報を転送するための転送手段とを含む、高速描画装置。
2. 【請求項２】 前記デスティネーション領域は複数個の
   デスティネーションサブ領域に区分され、 前記ソース領域は複数個のソースサブ領域に区分され、 前記ソースアドレス信号発生手段は、 予め前記ソース領域の開始アドレスが書込まれる、書換
   可能なアドレス記憶手段と、 前記デスティネーションアドレス信号により示されるア
   ドレスが、前記デスティネーションサブ領域の終了アド
   レスのいずれかと一致することを検出して第１の検出信
   号を，デスティネーション領域の終了アドレスと一致す
   ることを検出して第２の検出信号を、それぞれ出力する
   ための第１の一致検出手段と、 前記第１の検出信号に応答して、前記アドレス記憶手段
   に格納されているアドレスに所定増分を加算して、前記
   アドレス記憶手段の格納内容を書換えるためのアドレス
   書換手段と、 前記ソースアドレス信号により示されるアドレスが、前
   記ソースサブ領域の終了アドレスのいずれかと一致した
   ことを検出して第３の検出信号を，前記ソース領域の終
   了アドレスと一致したことを検出して第４の検出信号
   を、それぞれ出力するための第２の一致検出手段と、 前記第１の検出信号または前記第３の検出信号の少なく
   とも一方に応答して、前記アドレス記憶手段に記憶され
   たアドレスを起算点に選び、前記第４の検出信号に応答
   してソース領域の走査の先頭アドレスを起算点に選び、
   順次前記所定の周期で所定増分ずつ加算することによ
   り、前記ソースアドレス信号を，前記第２の検出信号を
   検出するまで出力するための加算手段とを含む、請求項
   １に記載の高速描画装置。
3. 【請求項３】 前記デスティネーション領域は、複数個
   のデスティネーション領域に区分され、 前記ソース領域は、複数個のソースサブ領域に区分さ
   れ、 前記ソースアドレス信号発生手段は、 予め前記ソース領域の開始アドレスが格納され、書換可
   能なアドレス記憶手段と、 それぞれ所定のアドレスオフセット量を格納するための
   第１および第２のオフセット記憶手段と、 前記デスティネーションアドレス信号により示されるア
   ドレスが各前記デスティネーションサブ領域の終了アド
   レスのいずれかと一致したことを検出して第１の検出信
   号を，デスティネーション領域の終了アドレスと一致し
   たことを検出して第２の検出信号を、それぞれ出力する
   ための第１の一致検出手段と、 前記第１の検出信号に応答して、前記アドレス記憶手段
   に格納されているアドレスに所定増分を加算して、前記
   アドレス記憶手段の格納内容を書換えるためのアドレス
   書換手段と、 前記ソースアドレス信号により示されるアドレスが、前
   記ソースサブ領域の終了アドレスのいずれかと一致した
   ことを検出して第３の検出信号を，ソース領域の終了ア
   ドレスと一致したことを検出して第４の検出信号を、そ
   れぞれ出力するための第２の一致検出手段と、 最初は前記アドレス記憶手段の格納アドレスから前記第
   １および第２のオフセット記憶手段に記憶されたオフセ
   ット量の和だけ変位した場所を起算点に選び、前記第１
   の検出信号に応答して、前記アドレス記憶手段に格納さ
   れているアドレスから、前記第２のオフセット記憶手段
   に記憶されているオフセット量だけ変位したアドレスを
   起算点に選び、前記第３の検出信号に応答して、前記ア
   ドレス記憶手段に記憶されているアドレスを起算点に選
   び、および前記第４の検出信号に応答して、前記ソース
   領域の先頭アドレスを起算点に選び、前記所定の周期で
   前記所定増分ずつ加算することにより、前記ソースアド
   レス信号を前記第２の検出信号を検出するまで出力する
   ための加算手段とを含む、請求項１に記載の高速描画装
   置。