JPH05303537A - 同報通信回路 - Google Patents
同報通信回路Info
- Publication number
- JPH05303537A JPH05303537A JP4018052A JP1805292A JPH05303537A JP H05303537 A JPH05303537 A JP H05303537A JP 4018052 A JP4018052 A JP 4018052A JP 1805292 A JP1805292 A JP 1805292A JP H05303537 A JPH05303537 A JP H05303537A
- Authority
- JP
- Japan
- Prior art keywords
- address
- circuit
- broadcast
- bus
- processing modules
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004891 communication Methods 0.000 title claims abstract description 21
- 238000012790 confirmation Methods 0.000 claims abstract description 19
- 230000005540 biological transmission Effects 0.000 claims abstract description 9
- 238000012545 processing Methods 0.000 claims description 45
- 238000001514 detection method Methods 0.000 abstract description 7
- 230000007704 transition Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000002159 abnormal effect Effects 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Small-Scale Networks (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
- Computer And Data Communications (AREA)
Abstract
(57)【要約】
【構成】同報送信側回路５は共通バス３の使用権を獲得
すると、同報アドレス生成回路１０から同報アドレスを
アドレスバス７に出力し、レジスタ１３〜１５の３バイ
トにパリティ生成回路１２からのパリティビットを付加
してデータバス８に送出する。同報受信側回路４は同報
アドレス検出回路１６で同報アドレスを取込んで検知信
号を出力し、レシーバ１７はその後の３バイドデータを
取込んでレジスタ２０〜２２に格納する。パリティチェ
ック回路１８はパリティチェックを行う。オープンコレ
クタ出力付アンド回路１９は制御信号，パリティチェッ
ク信号，検知信号を入力し、ＢＡＫが“１”→“０”の
タイミングで確認応答信号をアドレスバス７に出力す
る。 【効果】同報通信の際に受信側の確認応答を送信側でう
けとることができ、通信時間が削減でき、共通バス線を
少なくでき、リアクションとしての再送相手を唯一に限
定できる。
すると、同報アドレス生成回路１０から同報アドレスを
アドレスバス７に出力し、レジスタ１３〜１５の３バイ
トにパリティ生成回路１２からのパリティビットを付加
してデータバス８に送出する。同報受信側回路４は同報
アドレス検出回路１６で同報アドレスを取込んで検知信
号を出力し、レシーバ１７はその後の３バイドデータを
取込んでレジスタ２０〜２２に格納する。パリティチェ
ック回路１８はパリティチェックを行う。オープンコレ
クタ出力付アンド回路１９は制御信号，パリティチェッ
ク信号，検知信号を入力し、ＢＡＫが“１”→“０”の
タイミングで確認応答信号をアドレスバス７に出力す
る。 【効果】同報通信の際に受信側の確認応答を送信側でう
けとることができ、通信時間が削減でき、共通バス線を
少なくでき、リアクションとしての再送相手を唯一に限
定できる。
Description
【０００１】
【産業上の利用分野】本発明は共通バスにより複数の処
理モジュールが接続される分散処理システムにおける同
報通信回路に関する。
理モジュールが接続される分散処理システムにおける同
報通信回路に関する。
【０００２】
【従来の技術】従来、この種の同報通信では、確認応答
を行わない第１のシステムと、確認応答を行う第２のシ
ステムとがあり、確認応答する第２のシステムにはさら
に確認応答を時系列的にそれぞれ受信側モジュールが順
次送信側モジュールに送信する方式と、専用の信号線ま
たはアドレス線等を用いて受信側モジュールをグループ
化して一括で送信側モジュールに確認応答を送信する方
式とがある（例えば特願昭６２−１６７５５５公報）。
を行わない第１のシステムと、確認応答を行う第２のシ
ステムとがあり、確認応答する第２のシステムにはさら
に確認応答を時系列的にそれぞれ受信側モジュールが順
次送信側モジュールに送信する方式と、専用の信号線ま
たはアドレス線等を用いて受信側モジュールをグループ
化して一括で送信側モジュールに確認応答を送信する方
式とがある（例えば特願昭６２−１６７５５５公報）。
【０００３】
【発明が解決しようとする課題】上述した従来の第１の
システムでは、同報通信が確実に実施できたか確認でき
ないという問題がある。また、第２のシステムのうち前
者の方式では、確認のための応答を時系列的に各受信処
理モジュールから受けるので相当の時間を要する。一
方、後者の方式のうち専用の信号線による方式では、処
理モジュール間に接続するための信号線が増えて回路も
増加するという欠点があった。他方、アドレス線等を用
いて受信側モジュールをグループ化して一括で確認応答
を送信する方式では、システム内の処理モジュールが増
加すると１本の信号線で通知される確認応答元の処理モ
ジュール数が増加し、異常発生時に再送が行われると異
常の発生したモジュールと同一のグループに属する他の
処理モジュールは同一の同報を再度受信することにな
る。１グループ当たりの処理モジュール数が増加すると
余分な再送動作が行われ、再受信した処理モジュールで
は同報データの廃棄が行われるという欠点があった。
システムでは、同報通信が確実に実施できたか確認でき
ないという問題がある。また、第２のシステムのうち前
者の方式では、確認のための応答を時系列的に各受信処
理モジュールから受けるので相当の時間を要する。一
方、後者の方式のうち専用の信号線による方式では、処
理モジュール間に接続するための信号線が増えて回路も
増加するという欠点があった。他方、アドレス線等を用
いて受信側モジュールをグループ化して一括で確認応答
を送信する方式では、システム内の処理モジュールが増
加すると１本の信号線で通知される確認応答元の処理モ
ジュール数が増加し、異常発生時に再送が行われると異
常の発生したモジュールと同一のグループに属する他の
処理モジュールは同一の同報を再度受信することにな
る。１グループ当たりの処理モジュール数が増加すると
余分な再送動作が行われ、再受信した処理モジュールで
は同報データの廃棄が行われるという欠点があった。
【０００４】
【課題を解決するための手段】本発明の同報通信回路
は、複数の処理モジュールと、相手先または同報を意味
するアドレスを表示するアドレスバスを内蔵し前記処理
モジュール間の通信を行うための共通バスと、前記各処
理モジュール間の共通バス使用権の競合を制御するアー
ビタ回路とを備え、同報アドレスにより１つの処理モジ
ュールから他の複数の処理モジュールへ同報通信を行う
分散処理システムにおける同報通信回路において、確認
応答結果を送出するためのタイミングを表示する１本の
制御信号線と、複数の前記処理モジュールのそれぞれに
同報通信の際に受信が正常もしくは異常に行われたかの
結果を所定の１本の前記アドレスバスに前記制御信号の
タイミングに合わせて出力する同報受信側回路と、受信
側の複数の前記処理モジュールからの前記確認応答結果
を前記アドレスバスから受け取る同報送信側回路とを設
け、前記複数の処理モジュールを前記アドレスバスの本
数分だけのグループに分割し、この各グループ内の前記
処理モジュール毎に相異なる確認応答結果送出タイミン
グを割付け、前記各処理モジュールはその処理モジュー
ルが属するグループに対応する１本のアドレスバス線に
対して前記グループ内でその処理モジュールに対応する
タイミングで確認応答結果を時分割多重して通知するこ
とを特徴とする。
は、複数の処理モジュールと、相手先または同報を意味
するアドレスを表示するアドレスバスを内蔵し前記処理
モジュール間の通信を行うための共通バスと、前記各処
理モジュール間の共通バス使用権の競合を制御するアー
ビタ回路とを備え、同報アドレスにより１つの処理モジ
ュールから他の複数の処理モジュールへ同報通信を行う
分散処理システムにおける同報通信回路において、確認
応答結果を送出するためのタイミングを表示する１本の
制御信号線と、複数の前記処理モジュールのそれぞれに
同報通信の際に受信が正常もしくは異常に行われたかの
結果を所定の１本の前記アドレスバスに前記制御信号の
タイミングに合わせて出力する同報受信側回路と、受信
側の複数の前記処理モジュールからの前記確認応答結果
を前記アドレスバスから受け取る同報送信側回路とを設
け、前記複数の処理モジュールを前記アドレスバスの本
数分だけのグループに分割し、この各グループ内の前記
処理モジュール毎に相異なる確認応答結果送出タイミン
グを割付け、前記各処理モジュールはその処理モジュー
ルが属するグループに対応する１本のアドレスバス線に
対して前記グループ内でその処理モジュールに対応する
タイミングで確認応答結果を時分割多重して通知するこ
とを特徴とする。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。図３は本発明の同報通信回路の一適用例を示す分散
処理システムのブロック図である。
る。図３は本発明の同報通信回路の一適用例を示す分散
処理システムのブロック図である。
【０００６】共通バス３を介して多数の論理モジュール
（以下ＬＭ）１ａ，〜１ｎが接続されている。送信権の
競合を防止するための共通バスアービタ回路（以下ＡＢ
Ｔ）２が設けられている。本発明にかかる同報通信回路
を構成する同報受信側回路と同報送信側回路は各ＬＭ１
ａ，〜１ｎに設けられる。
（以下ＬＭ）１ａ，〜１ｎが接続されている。送信権の
競合を防止するための共通バスアービタ回路（以下ＡＢ
Ｔ）２が設けられている。本発明にかかる同報通信回路
を構成する同報受信側回路と同報送信側回路は各ＬＭ１
ａ，〜１ｎに設けられる。
【０００７】図１は本発明の同報通信回路の一実施例を
示す処理モジュールのブロック図で、１つの処理モジュ
ールに設けられる同報受信側回路と同報送信側回路とを
示す。共通バス３は制御信号バス６，アドレスバス７お
よびデータバス８から構成されている。図１は３バイト
のデータを共通バス３経由で同報する例である。図２は
図１における回路の動作を説明するためのタイムチャー
トを示す。
示す処理モジュールのブロック図で、１つの処理モジュ
ールに設けられる同報受信側回路と同報送信側回路とを
示す。共通バス３は制御信号バス６，アドレスバス７お
よびデータバス８から構成されている。図１は３バイト
のデータを共通バス３経由で同報する例である。図２は
図１における回路の動作を説明するためのタイムチャー
トを示す。
【０００８】本実施例の同報通信の動作説明にあたって
図１の同報送信側回路５を送信側処理モジュールの同報
送信側回路として、また同報受信側回路４を１つの受信
側回路として説明する。
図１の同報送信側回路５を送信側処理モジュールの同報
送信側回路として、また同報受信側回路４を１つの受信
側回路として説明する。
【０００９】同報送信側回路５は図２に示すように、Ｂ
ＲＱとＢＡＫにより共通バス３の使用権を獲得すると、
同報アドレス生成回路１０により同報アドレスを共通バ
ス３のアドレスバス７に出力する。そして、その後レジ
スタ１３，〜１５に蓄積されている３バイトのデータに
パリティ生成回路１２で生成したパリティビットを付加
し、ドライバ１１を介してデータバス８に送出する。
ＲＱとＢＡＫにより共通バス３の使用権を獲得すると、
同報アドレス生成回路１０により同報アドレスを共通バ
ス３のアドレスバス７に出力する。そして、その後レジ
スタ１３，〜１５に蓄積されている３バイトのデータに
パリティ生成回路１２で生成したパリティビットを付加
し、ドライバ１１を介してデータバス８に送出する。
【００１０】同報受信側回路４では同報アドレス検出回
路１６によりアドレスバス７上の同報アドレスを取り込
み、アドレス値と比較して同報アドレスであることを検
出して検知信号が出力される。この検知信号はオープン
コレクタ出力付アンド回路１９の一方とレシーバ１７と
に送出される。レシーバ１７は検知信号受信により、そ
の後にデータバス８上に送られてくる３バイトのデータ
を取り込む。そして最初の１バイトデータはレジスタ２
０に、次の１バイトデータはレジスタ２１に、最後の１
バイトデータはレジスタ２２にそれぞれ格納される。こ
のとき、データに付加されているパリティ信号もパリテ
ィチェック回路１８に取り込まれ、パリティチェックが
行われる。オープンコレクタ出力付アンド回路１９の入
力には制御信号バス６の制御信号とパリティチェックの
結果を示す信号と上記の検知信号が入力されるので、Ｂ
ＡＫが“１”→“０”のタイミングで正常／異常の結果
がオープンコレクタ出力付アンド回路１９から確認応答
信号としてアドレスバス７に送出される。
路１６によりアドレスバス７上の同報アドレスを取り込
み、アドレス値と比較して同報アドレスであることを検
出して検知信号が出力される。この検知信号はオープン
コレクタ出力付アンド回路１９の一方とレシーバ１７と
に送出される。レシーバ１７は検知信号受信により、そ
の後にデータバス８上に送られてくる３バイトのデータ
を取り込む。そして最初の１バイトデータはレジスタ２
０に、次の１バイトデータはレジスタ２１に、最後の１
バイトデータはレジスタ２２にそれぞれ格納される。こ
のとき、データに付加されているパリティ信号もパリテ
ィチェック回路１８に取り込まれ、パリティチェックが
行われる。オープンコレクタ出力付アンド回路１９の入
力には制御信号バス６の制御信号とパリティチェックの
結果を示す信号と上記の検知信号が入力されるので、Ｂ
ＡＫが“１”→“０”のタイミングで正常／異常の結果
がオープンコレクタ出力付アンド回路１９から確認応答
信号としてアドレスバス７に送出される。
【００１１】図４は図１における同報受信側回路で応答
結果をアドレスバスに出力する例を示すブロック図で、
アドレスバスＮ本に対し（２Ｎ−１）個の処理モジュー
ルを付加した一例を示している。ここで｛（２＊＊Ｎ−
１）÷Ｎ）｝を切り上げて整数とした数をＭとすると１
本のアドレスバスにはＭ個の確認応答信号を乗せること
ができる。本実施例では１本のアドレスにはＭ＝３個の
確認応答信号を乗せており、３個のグループを形成して
いる。
結果をアドレスバスに出力する例を示すブロック図で、
アドレスバスＮ本に対し（２Ｎ−１）個の処理モジュー
ルを付加した一例を示している。ここで｛（２＊＊Ｎ−
１）÷Ｎ）｝を切り上げて整数とした数をＭとすると１
本のアドレスバスにはＭ個の確認応答信号を乗せること
ができる。本実施例では１本のアドレスにはＭ＝３個の
確認応答信号を乗せており、３個のグループを形成して
いる。
【００１２】１本のアドレスバスに３個の処理モジュー
ルの確認応答信号を時分割多重することは、同報送信側
回路５内の確認応答タイミング生成回路２３からドライ
バ２４を介して出力される応答確認返送タイミング信号
バス２５に同期して順番にアドレスバス７に乗せること
によって実現される。すなわち、同報受信側回路４にお
いて応答確認返送タイミング信号２５が“１”→“０”
と変化する時に計数回路２６が計数を行い、計数値は比
較回路２８によってモジュール番号２７と比較される。
比較結果が一致したときのタイミングでパリティチェッ
クの結果が出力付アンド回路１９からアドレスバス７に
出力される。このようにしてアドレスバスに送出された
確認応答データは確認応答返送タイミングが“０”→
“１”のタイミングで同報送信側回路５の同報応答受信
回路９に取り込まれる。
ルの確認応答信号を時分割多重することは、同報送信側
回路５内の確認応答タイミング生成回路２３からドライ
バ２４を介して出力される応答確認返送タイミング信号
バス２５に同期して順番にアドレスバス７に乗せること
によって実現される。すなわち、同報受信側回路４にお
いて応答確認返送タイミング信号２５が“１”→“０”
と変化する時に計数回路２６が計数を行い、計数値は比
較回路２８によってモジュール番号２７と比較される。
比較結果が一致したときのタイミングでパリティチェッ
クの結果が出力付アンド回路１９からアドレスバス７に
出力される。このようにしてアドレスバスに送出された
確認応答データは確認応答返送タイミングが“０”→
“１”のタイミングで同報送信側回路５の同報応答受信
回路９に取り込まれる。
【００１３】同報送信側では受信結果により、いずれか
の受信モジュールで異常があった場合、これを処理モジ
ュールの単位で検知することができ、再度、異常受信の
処理モジュールへのみ再送する等のリアクションが可能
となる。
の受信モジュールで異常があった場合、これを処理モジ
ュールの単位で検知することができ、再度、異常受信の
処理モジュールへのみ再送する等のリアクションが可能
となる。
【００１４】
【発明の効果】以上説明したように本発明は、同報通信
の際に受信側の確認応答を送信側でうけとることができ
る。また確認応答を同報通信時間内に１回で受け取れる
ため、通信時間が削減できる。さらに確認応答をアドレ
スバスによって通信するので、応答のための専用線を設
ける必要がなく、共通バス線を少なくできる。さらにま
た、処理モジュール単位で異常応答が検知可能であるの
で、リアクションとしての再送相手を唯一に限定できる
という効果を有する。
の際に受信側の確認応答を送信側でうけとることができ
る。また確認応答を同報通信時間内に１回で受け取れる
ため、通信時間が削減できる。さらに確認応答をアドレ
スバスによって通信するので、応答のための専用線を設
ける必要がなく、共通バス線を少なくできる。さらにま
た、処理モジュール単位で異常応答が検知可能であるの
で、リアクションとしての再送相手を唯一に限定できる
という効果を有する。
【図１】本発明の同報通信回路の一実施例を示す処理モ
ジュールのブロック図である。
ジュールのブロック図である。
【図２】図１における回路の動作を説明するためのタイ
ムチャートである。
ムチャートである。
【図３】本発明の同報通信回路の一適用例を示す分散処
理システムのブロック図である。
理システムのブロック図である。
【図４】図１における同報受信側回路で応答結果をアド
レスバスに出力する例を示すブロック図である。
レスバスに出力する例を示すブロック図である。
１ａ，〜１ｎ，２３ａ，〜２３ｎ 処理モジュール
（ＬＭ） ２ 共通バスアービタ回路（ＡＢＴ） ３ 共通バス ４ 同報受信側回路 ５ 同報送信側回路 ６ 制御信号バス ７ アドレスバス ８ データバス ９ 同報応答受信回路 １０ 同報アドレス生成回路 １１，２４ ドライバ １２ パリティ生成回路 １３，〜１５，２０，〜２２ レジスタ １６ 同報アドレス検出回路 １７ レシーバ １８ パリティチェック回路 １９ オープンコレクタ出力付アンド回路 ２３ 確認応答返送タイミング生成回路 ２４ａ，〜２４ｎ 確認応答出力用オープンコレクタ
回路 ２５ 確認応答タイミング信号線 ２６ 計数回路 ２７ モジュール番号 ２８ 比較回路
（ＬＭ） ２ 共通バスアービタ回路（ＡＢＴ） ３ 共通バス ４ 同報受信側回路 ５ 同報送信側回路 ６ 制御信号バス ７ アドレスバス ８ データバス ９ 同報応答受信回路 １０ 同報アドレス生成回路 １１，２４ ドライバ １２ パリティ生成回路 １３，〜１５，２０，〜２２ レジスタ １６ 同報アドレス検出回路 １７ レシーバ １８ パリティチェック回路 １９ オープンコレクタ出力付アンド回路 ２３ 確認応答返送タイミング生成回路 ２４ａ，〜２４ｎ 確認応答出力用オープンコレクタ
回路 ２５ 確認応答タイミング信号線 ２６ 計数回路 ２７ モジュール番号 ２８ 比較回路
Claims (1)
- 【請求項１】 複数の処理モジュールと、相手先または
同報を意味するアドレスを表示するアドレスバスを内蔵
し前記処理モジュール間の通信を行うための共通バス
と、前記各処理モジュール間の共通バス使用権の競合を
制御するアービタ回路とを備え、同報アドレスにより１
つの処理モジュールから他の複数の処理モジュールへ同
報通信を行う分散処理システムにおける同報通信回路に
おいて、確認応答結果を送出するためのタイミングを表
示する１本の制御信号線と、複数の前記処理モジュール
のそれぞれに同報通信の際に受信が正常もしくは異常に
行われたかの結果を所定の１本の前記アドレスバスに前
記制御信号のタイミングに合わせて出力する同報受信側
回路と、受信側の複数の前記処理モジュールからの前記
確認応答結果を前記アドレスバスから受け取る同報送信
側回路とを設け、前記複数の処理モジュールを前記アド
レスバスの本数分だけのグループに分割し、この各グル
ープ内の前記処理モジュール毎に相異なる確認応答結果
送出タイミングを割付け、前記各処理モジュールはその
処理モジュールが属するグループに対応する１本のアド
レスバス線に対して前記グループ内でその処理モジュー
ルに対応するタイミングで確認応答結果を時分割多重し
て通知することを特徴とする同報通信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4018052A JPH05303537A (ja) | 1992-02-04 | 1992-02-04 | 同報通信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4018052A JPH05303537A (ja) | 1992-02-04 | 1992-02-04 | 同報通信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05303537A true JPH05303537A (ja) | 1993-11-16 |
Family
ID=11960931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4018052A Pending JPH05303537A (ja) | 1992-02-04 | 1992-02-04 | 同報通信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05303537A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006270447A (ja) * | 2005-03-23 | 2006-10-05 | Canon Inc | 同報通信システムおよび方法 |
-
1992
- 1992-02-04 JP JP4018052A patent/JPH05303537A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006270447A (ja) * | 2005-03-23 | 2006-10-05 | Canon Inc | 同報通信システムおよび方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0100662B1 (en) | Digital communication system | |
| EP0244117B1 (en) | A method of duplex data transmission using a send-and-wait protocol | |
| EP0123507B1 (en) | Data communication system and apparatus | |
| US4539677A (en) | Multiple access data communication system | |
| US5062104A (en) | Digital service unit for connecting data processing equipment to a telephone system based computer network | |
| EP0074672B1 (en) | Asynchronous data bus system | |
| US4896151A (en) | Simultaneous communication method and system | |
| JP2700843B2 (ja) | 多重通信制御装置 | |
| JPS602813B2 (ja) | コンピュ−タ間通信方法及びそのシステム | |
| CN222706518U (zh) | 传输系统 | |
| AU623122B2 (en) | Process for controlling and/or monitoring and circuit arrangement for implementing the process | |
| JPH05303537A (ja) | 同報通信回路 | |
| KR0165440B1 (ko) | 폴링통신방법 | |
| JP2000269988A (ja) | 同報通信データ転送システム | |
| JPS6147455B2 (ja) | ||
| JP3042822B2 (ja) | バス競合制御方式 | |
| JP2643089B2 (ja) | 並列／直列バスにおけるエラー検出および回復システム | |
| JP3096485B2 (ja) | 伝送制御方式 | |
| US6343102B1 (en) | In-station control system and method | |
| JPH05252163A (ja) | リモート入出力装置 | |
| JPH04182766A (ja) | 分散処理システム | |
| JP3246170B2 (ja) | データ通信装置 | |
| JP2000106566A (ja) | 通信制御装置 | |
| KR19990003250A (ko) | 교환기 시스템에서 전송 메시지 충돌 방지 장치 및 그 방법 | |
| JPH0546733B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981110 |