JPH05303891A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05303891A JPH05303891A JP4107195A JP10719592A JPH05303891A JP H05303891 A JPH05303891 A JP H05303891A JP 4107195 A JP4107195 A JP 4107195A JP 10719592 A JP10719592 A JP 10719592A JP H05303891 A JPH05303891 A JP H05303891A
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- Japan
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- signal
- address
- circuit
- latch circuit
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Abstract
(57)【要約】
【目的】同期信号によって同期を取り動作する方式の半
導体記憶装置において、データの読み出しを必要としな
い場合や、同一アドレスのデータを続けて読み出す場合
に無駄な電力を消費するのを防ぐ。 【構成】アドレスラッチ回路１を設け、このアドレスラ
ッチ回路１でラッチされていた信号１２と新しく入力さ
れていたアドレス信号１１とを比較し、一致不一致信号
を発生するアドレス信号比較回路２を設け、この一致不
一致信号によって内部回路を制御する回路３を設け、ア
ドレスデコーダ４，ＲＡＭセル５，ワードドライバ６，
センスアンプ７，出力ラッチ回路８，出力ラッチ回路７
を設ける。
導体記憶装置において、データの読み出しを必要としな
い場合や、同一アドレスのデータを続けて読み出す場合
に無駄な電力を消費するのを防ぐ。 【構成】アドレスラッチ回路１を設け、このアドレスラ
ッチ回路１でラッチされていた信号１２と新しく入力さ
れていたアドレス信号１１とを比較し、一致不一致信号
を発生するアドレス信号比較回路２を設け、この一致不
一致信号によって内部回路を制御する回路３を設け、ア
ドレスデコーダ４，ＲＡＭセル５，ワードドライバ６，
センスアンプ７，出力ラッチ回路８，出力ラッチ回路７
を設ける。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に同期信号により同期を取り動作する方式の半導体記
憶装置に関する。
特に同期信号により同期を取り動作する方式の半導体記
憶装置に関する。
【０００２】
【従来の技術】従来の半導体記憶装置は、図６に示す様
に、アドレスラッチ回路８０と、同期信号分配回路８１
と、アドレスデコーダ８２と、ワードドライバ８３と、
ＲＡＭセル８４と、センスアンプ８５と、出力ラッチ回
路８６とを有しており、同期信号分配回路８１に同期信
号８８が入力され、この信号８８によってアドレスラッ
チ回路８０とワードドライバ８３とセンスアンプ８５と
出力ラッチ回路８６との同期を取り動作する。
に、アドレスラッチ回路８０と、同期信号分配回路８１
と、アドレスデコーダ８２と、ワードドライバ８３と、
ＲＡＭセル８４と、センスアンプ８５と、出力ラッチ回
路８６とを有しており、同期信号分配回路８１に同期信
号８８が入力され、この信号８８によってアドレスラッ
チ回路８０とワードドライバ８３とセンスアンプ８５と
出力ラッチ回路８６との同期を取り動作する。
【０００３】まず、入力されたアドレス信号８６を、図
７のタイミング９６で、アドレスラッチ回路８０によっ
て取り込み、そのアドレスをアドレスデコーダ８２でア
ドレシングする。ワードドライバ８３とセンスアンプ８
５は非活性状態となり、電流の流れないスタンバイ状態
となる。
７のタイミング９６で、アドレスラッチ回路８０によっ
て取り込み、そのアドレスをアドレスデコーダ８２でア
ドレシングする。ワードドライバ８３とセンスアンプ８
５は非活性状態となり、電流の流れないスタンバイ状態
となる。
【０００４】続いて、図７のタイミング９７で、ワード
ドライバ８３とセンスアンプ８５を活性状態にし、アド
レスデコーダ８２でアドレッシングされたＲＡＭセル８
４からの信号が、センスアンプ８５で増幅され、読み出
しデータとして出力される。そして、それと同時に出力
データは出力ラッチ回路８６によってラッチされる。
ドライバ８３とセンスアンプ８５を活性状態にし、アド
レスデコーダ８２でアドレッシングされたＲＡＭセル８
４からの信号が、センスアンプ８５で増幅され、読み出
しデータとして出力される。そして、それと同時に出力
データは出力ラッチ回路８６によってラッチされる。
【０００５】
【発明が解決しようとする課題】このような従来の同期
信号によって同期を取り動作する方式の半導体記憶装置
では、常に同期信号が入力されているため、データを読
み出す必要が無い時でもスタンバイ状態と活性状態とを
繰り返し、活性状態毎にセンスアンプ８５が動作し、１
ビット当たり数ｍＡから数十ｍＡという非常に大きな電
流が流れる。この電流は、スタンバイ状態で安定してい
る場合は０であるため、データの読み出しが必要でない
ときにも、非常に大きい無駄な電力を消費しているとい
う欠点があった。
信号によって同期を取り動作する方式の半導体記憶装置
では、常に同期信号が入力されているため、データを読
み出す必要が無い時でもスタンバイ状態と活性状態とを
繰り返し、活性状態毎にセンスアンプ８５が動作し、１
ビット当たり数ｍＡから数十ｍＡという非常に大きな電
流が流れる。この電流は、スタンバイ状態で安定してい
る場合は０であるため、データの読み出しが必要でない
ときにも、非常に大きい無駄な電力を消費しているとい
う欠点があった。
【０００６】また、同一アドレスのデータを続けて読み
出すときも、読み出すべきデータは同期信号のクロック
１つ前に読み出されたデータであり、このデータは出力
ラッチ回路８６にラッチされている。それにもかかわら
ず、ワードドライバ８３とセンスアンプ８５を活性状態
にして、ＲＡＭセル８４からの信号を増幅してデータを
読み出しているため、非常に大きい無駄な電力を消費し
ているという欠点があった。
出すときも、読み出すべきデータは同期信号のクロック
１つ前に読み出されたデータであり、このデータは出力
ラッチ回路８６にラッチされている。それにもかかわら
ず、ワードドライバ８３とセンスアンプ８５を活性状態
にして、ＲＡＭセル８４からの信号を増幅してデータを
読み出しているため、非常に大きい無駄な電力を消費し
ているという欠点があった。
【０００７】本発明の目的は、前記欠点を解決し、無駄
な電力を消費しないで済むようにした半導体記憶装置を
提供することにある。
な電力を消費しないで済むようにした半導体記憶装置を
提供することにある。
【０００８】
【課題を解決するための手段】本発明の第１の構成は、
同期信号によって同期を取り動作する回路を備えた半導
体記憶装置において、出力ラッチ回路とアドレスラッチ
回路と、前記アドレスラッチ回路でラッチされていた信
号と入力したアドレス信号とを比較し一致不一致信号を
発生するアドレス信号比較回路と、前記一致不一致信号
によって読み出しを行う回路への前記同期信号を制御す
る回路とを備えた事を特徴とする。
同期信号によって同期を取り動作する回路を備えた半導
体記憶装置において、出力ラッチ回路とアドレスラッチ
回路と、前記アドレスラッチ回路でラッチされていた信
号と入力したアドレス信号とを比較し一致不一致信号を
発生するアドレス信号比較回路と、前記一致不一致信号
によって読み出しを行う回路への前記同期信号を制御す
る回路とを備えた事を特徴とする。
【０００９】本発明の第２の構成は、同期信号によって
同期を取り動作する回路を備えた半導体記憶装置におい
て、出力ラッチ回路と命令セットラッチ回路と、前記命
令セットラッチ回路でラッチされていた信号と入力した
命令セット信号とを比較し一致不一致信号を発生する命
令セット比較回路と、前記一致不一致信号によって読み
出しを行う回路への前記同期信号を制御する回路とを備
えた事を特徴とする。
同期を取り動作する回路を備えた半導体記憶装置におい
て、出力ラッチ回路と命令セットラッチ回路と、前記命
令セットラッチ回路でラッチされていた信号と入力した
命令セット信号とを比較し一致不一致信号を発生する命
令セット比較回路と、前記一致不一致信号によって読み
出しを行う回路への前記同期信号を制御する回路とを備
えた事を特徴とする。
【００１０】
【実施例】図１は本発明の第１の実施例の半導体記憶装
置を示すブロック図である。図１において、本実施例の
半導体記憶装置は、アドレスラッチ回路１と、アドレス
比較回路２と、同期信号制御回路３と、アドレスデコー
ダ４と、ワードドライバ５と、ＲＡＭ（ランダムアクセ
スメモリ）セル６と、センスアンプ７と、出力ラッチ回
路８とを備えている。
置を示すブロック図である。図１において、本実施例の
半導体記憶装置は、アドレスラッチ回路１と、アドレス
比較回路２と、同期信号制御回路３と、アドレスデコー
ダ４と、ワードドライバ５と、ＲＡＭ（ランダムアクセ
スメモリ）セル６と、センスアンプ７と、出力ラッチ回
路８とを備えている。
【００１１】ここで、アドレスラッチ回路１は、アドレ
ス信号１１，同期信号１３を受け、アドレスラッチ信号
１２を出力する。アドレス信号比較回路２は、アドレス
信号１１，アドレスラッチ信号１２を受け、アドレス一
致不一致信号１４を出力する。同期信号制御回路３は同
期信号１３，アドレス一致不一致信号１４を受け、同期
信号１５，１５′１５″を出力する。アドレスデコーダ
４はアドレスラッチ信号１２を受け、ワードドライバ５
へ出力する。ワードドライバ５は、同期信号１５，アド
レスデコーダ４の出力を受け、ＲＡＭセル６へ出力す
る。ＲＡＭセル６は、センスアンプ７へ出力する。セン
スアンプ７は、同期信号１５′でＲＡＭセル６の出力を
出力ラッチ回路８へ出力する。出力ラッチ回路８は同期
信号１５″，センスアンプ７の出力を受け、出力データ
１６を出力する。
ス信号１１，同期信号１３を受け、アドレスラッチ信号
１２を出力する。アドレス信号比較回路２は、アドレス
信号１１，アドレスラッチ信号１２を受け、アドレス一
致不一致信号１４を出力する。同期信号制御回路３は同
期信号１３，アドレス一致不一致信号１４を受け、同期
信号１５，１５′１５″を出力する。アドレスデコーダ
４はアドレスラッチ信号１２を受け、ワードドライバ５
へ出力する。ワードドライバ５は、同期信号１５，アド
レスデコーダ４の出力を受け、ＲＡＭセル６へ出力す
る。ＲＡＭセル６は、センスアンプ７へ出力する。セン
スアンプ７は、同期信号１５′でＲＡＭセル６の出力を
出力ラッチ回路８へ出力する。出力ラッチ回路８は同期
信号１５″，センスアンプ７の出力を受け、出力データ
１６を出力する。
【００１２】図２は図１の各部の波形を示すタイミング
図である。図２の信号（ａ）は、図１の同期信号１３
で、回路１，３に入力される。
図である。図２の信号（ａ）は、図１の同期信号１３
で、回路１，３に入力される。
【００１３】まず、同期信号１３のタイミング２１で、
アドレスラッチ回路１によってラッチされていたアドレ
スデータ１２と新しく入力されたアドレス信号１１とを
アドレス信号比較回路２で比較して、全ビット一致して
いるかどうかを調べ、その結果の信号を信号１４に出力
する。同時に、アドレスラッチ回路１では新しく入力さ
れたアドレスデータ４を取り込み、そのアドレスをアド
レスデコーダ４でアドレッシングする。この時、ワード
ドライバ５とセンスアンプ７とは非活性状態となり、電
流は流れないスタンバイ状態となる。そして、アドレス
一致不一致信号１４を同期信号制御回路３で受け、ワー
ドドライバ５とセンスアンプ７と出力ラッチ回路８への
同期信号１５，１５′１５″を発生する。
アドレスラッチ回路１によってラッチされていたアドレ
スデータ１２と新しく入力されたアドレス信号１１とを
アドレス信号比較回路２で比較して、全ビット一致して
いるかどうかを調べ、その結果の信号を信号１４に出力
する。同時に、アドレスラッチ回路１では新しく入力さ
れたアドレスデータ４を取り込み、そのアドレスをアド
レスデコーダ４でアドレッシングする。この時、ワード
ドライバ５とセンスアンプ７とは非活性状態となり、電
流は流れないスタンバイ状態となる。そして、アドレス
一致不一致信号１４を同期信号制御回路３で受け、ワー
ドドライバ５とセンスアンプ７と出力ラッチ回路８への
同期信号１５，１５′１５″を発生する。
【００１４】この時、アドレス信号が一致していれば、
アドレス信号に変化がないため、データの読み出しを必
要としていないとして、図２の信号１５，１５′，１
５″の波形（ｂ）で示すような信号を発生し、ワードド
ライバ５とセンスアンプ７とをスタンバイ状態に保ち、
ＲＡＭセル６からのデータの読み出しは行わないように
する。また、アドレスデータが１ビットでも不一致であ
れば、入力された同期信号と同様の図２の信号１５，１
５′，１５″の波形（ｃ）で示すような信号を発生し、
タイミング２３でセンスアンプ７を活性状態にし、アド
レッシングされたＲＡＭセル６からの信号をセンスアン
プ７で増幅し、出力する。そして、それと同時に読み出
したデータは出力ラッチ回路８によってラッチする。
アドレス信号に変化がないため、データの読み出しを必
要としていないとして、図２の信号１５，１５′，１
５″の波形（ｂ）で示すような信号を発生し、ワードド
ライバ５とセンスアンプ７とをスタンバイ状態に保ち、
ＲＡＭセル６からのデータの読み出しは行わないように
する。また、アドレスデータが１ビットでも不一致であ
れば、入力された同期信号と同様の図２の信号１５，１
５′，１５″の波形（ｃ）で示すような信号を発生し、
タイミング２３でセンスアンプ７を活性状態にし、アド
レッシングされたＲＡＭセル６からの信号をセンスアン
プ７で増幅し、出力する。そして、それと同時に読み出
したデータは出力ラッチ回路８によってラッチする。
【００１５】同一アドレスのデータを続けて読み出す場
合は、アドレス信号に変化がないため、前記のように読
み出しを必要としていないと判断され、ワードドライバ
５とセンスアンプ７とがスタンバイ状態のままでデータ
の読み出しは行われないが、同一アドレスであるため、
読み出すべきデータは、同期信号のクロック一つ前に読
み出したデータであり、このデータは既に出力ラッチ回
路８にラッチされている。
合は、アドレス信号に変化がないため、前記のように読
み出しを必要としていないと判断され、ワードドライバ
５とセンスアンプ７とがスタンバイ状態のままでデータ
の読み出しは行われないが、同一アドレスであるため、
読み出すべきデータは、同期信号のクロック一つ前に読
み出したデータであり、このデータは既に出力ラッチ回
路８にラッチされている。
【００１６】このように、データの読み出しを必要とし
ない場合や、同一アドレスのデータを続けて読み出す場
合は、センスアンプ７が非活性状態となり動作をしない
ため、これまでこのセンスアンプ７に流れていな大きな
電流が０になる。
ない場合や、同一アドレスのデータを続けて読み出す場
合は、センスアンプ７が非活性状態となり動作をしない
ため、これまでこのセンスアンプ７に流れていな大きな
電流が０になる。
【００１７】図３は図１のアドレス信号比較回路２の回
路図で、アドレス信号４ビットの場合の例である。図３
において、アドレス３１〜３４は図１のアドレスラッチ
回路１で同期信号のクロック一つ前でラッチされたアド
レスデータ信号である。アドレス３５〜３８は新しく入
力されたアドレス信号である。そしてそれぞれのビット
でＥＸＮＯＲすることでそれぞれのデータが一致してい
ればＥＸＮＯＲゲートの出力は論理レベル〔１〕、不一
致であれば論理レベル
路図で、アドレス信号４ビットの場合の例である。図３
において、アドレス３１〜３４は図１のアドレスラッチ
回路１で同期信号のクロック一つ前でラッチされたアド
レスデータ信号である。アドレス３５〜３８は新しく入
力されたアドレス信号である。そしてそれぞれのビット
でＥＸＮＯＲすることでそれぞれのデータが一致してい
ればＥＸＮＯＲゲートの出力は論理レベル〔１〕、不一
致であれば論理レベル
〔０〕となり、これら全てのビッ
トをＡＮＤゲート３個でＡＮＤすることにより、全ビッ
ト一致していれば、この回路の出力３９は、論理レベル
〔１〕、１ビットでも不一致であれば論理レベル
トをＡＮＤゲート３個でＡＮＤすることにより、全ビッ
ト一致していれば、この回路の出力３９は、論理レベル
〔１〕、１ビットでも不一致であれば論理レベル
〔０〕
となる。
となる。
【００１８】図４は図１の同期信号制御回路３の回路図
である。図４において、アドレス信号比較回路２より入
力された信号５０が一致信号の論理レベル〔１〕であれ
ばこの回路のＯＲゲートの出力５２は、同期信号５１の
入力にかかわらず常に論理レベル〔１〕出力となり、不
一致信号の論理レベル
である。図４において、アドレス信号比較回路２より入
力された信号５０が一致信号の論理レベル〔１〕であれ
ばこの回路のＯＲゲートの出力５２は、同期信号５１の
入力にかかわらず常に論理レベル〔１〕出力となり、不
一致信号の論理レベル
〔０〕であれば、この回路の出力
５２は同期信号５１と同様の波形出力となる。
５２は同期信号５１と同様の波形出力となる。
【００１９】また前述した図１のブロック図に入力され
る同期信号１３が図２の波形（ａ）の波形を反転させ
て、この波形の立ち下がりでアドレスデータを取り込
み、立ち上がりでデータの読み出しを行う場合も本実施
例に含まれる。
る同期信号１３が図２の波形（ａ）の波形を反転させ
て、この波形の立ち下がりでアドレスデータを取り込
み、立ち上がりでデータの読み出しを行う場合も本実施
例に含まれる。
【００２０】図５は本発明の第２の実施例の半導体記憶
装置を示すブロック図である。図５において、本実施例
は、マイクロコンピュータの構成回路の一部の命令セッ
トから制御回路を発生するインストラクションデコーダ
の構成である。第１の実施例と同様に、図２の波形
（ａ）の同期信号１３が、図５の同期信号６８として出
力され、同期を取り動作する。まず、同期信号６８のタ
イミング２１（図２）で、命令セットラッチ回路６０に
よってラッチされていた命令セットラッチ信号６７と新
しく入力された命令セット信号６６とを命令セット比較
回路６１で比較して、一致しているかどうかを調べ、そ
の結果の信号を信号６９に出力する。同時に、命令セッ
トラッチ回路６０では新しく入力された命令セットをラ
ッチし、その信号を命令デコーダ６３に送りスタンバイ
状態となる。
装置を示すブロック図である。図５において、本実施例
は、マイクロコンピュータの構成回路の一部の命令セッ
トから制御回路を発生するインストラクションデコーダ
の構成である。第１の実施例と同様に、図２の波形
（ａ）の同期信号１３が、図５の同期信号６８として出
力され、同期を取り動作する。まず、同期信号６８のタ
イミング２１（図２）で、命令セットラッチ回路６０に
よってラッチされていた命令セットラッチ信号６７と新
しく入力された命令セット信号６６とを命令セット比較
回路６１で比較して、一致しているかどうかを調べ、そ
の結果の信号を信号６９に出力する。同時に、命令セッ
トラッチ回路６０では新しく入力された命令セットをラ
ッチし、その信号を命令デコーダ６３に送りスタンバイ
状態となる。
【００２１】そして、命令セット一致不一致信号６９を
同期信号制御回路６２で受け、センスアンプ６４と出力
ラッチ回路６５への同期信号７０，７０′を、図２の波
形（ｂ）で示すような信号を発生し、センスアンプ６４
をスタンバイ状態に保ち、命令デコーダ６３の信号をセ
ンスアンプ６４で増幅する読み出しは行わず、出力ラッ
チ回路６５でラッチされていた信号を読み出す。命令セ
ットの変化がある場合は、入力された同期信号６８と同
様の図２の波形（ｃ）で示すような信号を発生し、タイ
ミング２２で命令デコーダ６３の信号をセンスアンプ６
４で増幅し出力する。そして、それと同時に出力された
制御信号は出力ラッチ回路６５によってラッチされる。
同期信号制御回路６２で受け、センスアンプ６４と出力
ラッチ回路６５への同期信号７０，７０′を、図２の波
形（ｂ）で示すような信号を発生し、センスアンプ６４
をスタンバイ状態に保ち、命令デコーダ６３の信号をセ
ンスアンプ６４で増幅する読み出しは行わず、出力ラッ
チ回路６５でラッチされていた信号を読み出す。命令セ
ットの変化がある場合は、入力された同期信号６８と同
様の図２の波形（ｃ）で示すような信号を発生し、タイ
ミング２２で命令デコーダ６３の信号をセンスアンプ６
４で増幅し出力する。そして、それと同時に出力された
制御信号は出力ラッチ回路６５によってラッチされる。
【００２２】このように同一の命令セットが続いた場合
は、センスアンプ６４が非活性状態となり動作をしない
ため、これまでこのセンスアンプ６４に流れていた大き
な電流が０になる。
は、センスアンプ６４が非活性状態となり動作をしない
ため、これまでこのセンスアンプ６４に流れていた大き
な電流が０になる。
【００２３】
【発明の効果】以上説明したように、本発明は、例えば
データの読み出しを必要としない場合や同一アドレスの
データを読み出す場合は、読み出しを行う回路を活性状
態にしないように同期信号を制御したので、センスアン
プが動作するために１ビット当たり数ｍＡから数十ｍＡ
という電流が流れていたものが０になり、特に１Ｋワー
ド×１６ビットの構成の半導体記憶装置において、デー
タの読み出しがクロック全体の５０％の確率で行われる
場合、全体で約４０％の消費電力の削減ができるという
効果を有する。
データの読み出しを必要としない場合や同一アドレスの
データを読み出す場合は、読み出しを行う回路を活性状
態にしないように同期信号を制御したので、センスアン
プが動作するために１ビット当たり数ｍＡから数十ｍＡ
という電流が流れていたものが０になり、特に１Ｋワー
ド×１６ビットの構成の半導体記憶装置において、デー
タの読み出しがクロック全体の５０％の確率で行われる
場合、全体で約４０％の消費電力の削減ができるという
効果を有する。
【図１】本発明の第１の実施例の半導体記憶装置のブロ
ック図である。
ック図である。
【図２】図１の第１の実施例の同期信号の各部の波形を
示すタイミング図である。
示すタイミング図である。
【図３】図１の第１の実施例のアドレス信号比較回路の
回路図である。
回路図である。
【図４】図１の第１の実施例の同期信号制御回路の回路
図である。
図である。
【図５】本発明の第２の実施例のインストラクションデ
コーダのブロック図である。
コーダのブロック図である。
【図６】従来の半導体記憶装置のブロック図である。
【図７】従来の半導体記憶装置に入力される同期信号の
波形を示すタイミング図である。
波形を示すタイミング図である。
【符号の説明】 １，８０ アドレスラッチ回路 ２ アドレス信号比較回路 ３，６２ 同期信号制御回路 ４，８２ アドレスデコーダ ５，８３ ワードドライバ ６，８４ ＲＡＭセル ７，６４，８５ センスアンプ ８，６５，８６ 出力ラッチ回路 １１，８７ アドレス信号 １２ アドレスラッチ信号 １３，２５，５１，６８，７０，８８，８９ 同期信
号 １４ アドレス一致不一致信号 １６，９０ 出力データ ２１，２２，９６ アドレス信号取り込みタイミング ２３，９７ データ読み出しタイミング ３１〜３４ アドレスラッチ回路でラッチされていた
アドレス信号 ３５〜３８ 新しく入力されたアドレス信号 ３８，５２ 出力信号 ５０ アドレス信号比較回路からの信号 ６０ 命令セットラッチ回路 ６１ 命令セット比較回路 ６３ 命令デコーダ ６６ 命令セット信号 ６７ 命令セットラッチ信号 ６９ 命令セット一致不一致信号 ７１ 制御信号 ８１ 同期信号分配回路
号 １４ アドレス一致不一致信号 １６，９０ 出力データ ２１，２２，９６ アドレス信号取り込みタイミング ２３，９７ データ読み出しタイミング ３１〜３４ アドレスラッチ回路でラッチされていた
アドレス信号 ３５〜３８ 新しく入力されたアドレス信号 ３８，５２ 出力信号 ５０ アドレス信号比較回路からの信号 ６０ 命令セットラッチ回路 ６１ 命令セット比較回路 ６３ 命令デコーダ ６６ 命令セット信号 ６７ 命令セットラッチ信号 ６９ 命令セット一致不一致信号 ７１ 制御信号 ８１ 同期信号分配回路
Claims (2)
- 【請求項１】 同期信号によって同期を取り動作する回
路を備えた半導体記憶装置において、出力ラッチ回路と
アドレスラッチ回路と、前記アドレスラッチ回路でラッ
チされていた信号と入力したアドレス信号とを比較し一
致不一致信号を発生するアドレス信号比較回路と、前記
一致不一致信号によって読み出しを行う回路への前記同
期信号を制御する回路とを備えた事を特徴とする半導体
記憶装置。 - 【請求項２】 同期信号によって同期を取り動作する回
路を備えた半導体記憶装置において、出力ラッチ回路と
命令セットラッチ回路と、前記命令セットラッチ回路で
ラッチされていた信号と入力した命令セット信号とを比
較し一致不一致信号を発生する命令セット比較回路と、
前記一致不一致信号によって読み出しを行う回路への前
記同期信号を制御する回路とを備えた事を特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4107195A JPH05303891A (ja) | 1992-04-27 | 1992-04-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4107195A JPH05303891A (ja) | 1992-04-27 | 1992-04-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05303891A true JPH05303891A (ja) | 1993-11-16 |
Family
ID=14452892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4107195A Withdrawn JPH05303891A (ja) | 1992-04-27 | 1992-04-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05303891A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007200523A (ja) * | 2006-01-26 | 2007-08-09 | Internatl Business Mach Corp <Ibm> | 書込みデータに基づいて選択的に行付勢するためのシステム及び方法 |
| JP2011008872A (ja) * | 2009-06-26 | 2011-01-13 | Fujitsu Ltd | 半導体記憶装置 |
| US8036057B2 (en) | 2008-04-25 | 2011-10-11 | Elpida Memory, Inc. | Semiconductor memory device and control method thereof |
| JP2020074256A (ja) * | 2015-05-29 | 2020-05-14 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | フラッシュメモリシステムに対する低パワー動作 |
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1992
- 1992-04-27 JP JP4107195A patent/JPH05303891A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007200523A (ja) * | 2006-01-26 | 2007-08-09 | Internatl Business Mach Corp <Ibm> | 書込みデータに基づいて選択的に行付勢するためのシステム及び方法 |
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