JPH05303899A - Ｎａｎｄ型ｒｏｍ用行デコーダ - Google Patents
Ｎａｎｄ型ｒｏｍ用行デコーダInfo
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- JPH05303899A JPH05303899A JP25585892A JP25585892A JPH05303899A JP H05303899 A JPH05303899 A JP H05303899A JP 25585892 A JP25585892 A JP 25585892A JP 25585892 A JP25585892 A JP 25585892A JP H05303899 A JPH05303899 A JP H05303899A
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- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
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- G11C8/10—Decoders
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【目的】 ＮＡＮＤ構造の非常に小さいセルビッチと両
立しワードライン用の独立した駆動回路を形成すること
を許容するＮＡＮＤ型ＲＯＭデバイスを提供する。 【構成】 第１及び第２のバスを通して駆動される第１
のブロック選択手段、第３のバスを通して駆動されるセ
ルの前記選択ブロックに関する前記セレクトライン中の
単一ライン用の第２の区画選択手段、第５のバスを通し
て駆動される選択された区画の少数の行により形成され
るグループ用の第３の予備選択手段、及び第５のバスを
通してコントロールされる第４の行選択手段、と組み合
わされたデコーダ。該デコーダでは少数の行を駆動で
き、幾何的な制限を克服できる。
立しワードライン用の独立した駆動回路を形成すること
を許容するＮＡＮＤ型ＲＯＭデバイスを提供する。 【構成】 第１及び第２のバスを通して駆動される第１
のブロック選択手段、第３のバスを通して駆動されるセ
ルの前記選択ブロックに関する前記セレクトライン中の
単一ライン用の第２の区画選択手段、第５のバスを通し
て駆動される選択された区画の少数の行により形成され
るグループ用の第３の予備選択手段、及び第５のバスを
通してコントロールされる第４の行選択手段、と組み合
わされたデコーダ。該デコーダでは少数の行を駆動で
き、幾何的な制限を克服できる。
Description
【０００１】
【産業上の利用分野】本発明は、メモリ構造、より詳細
にはいわゆるＮＡＮＤ型ＲＯＭ（読出専用メモリ）用の
行デコーダに関する。
にはいわゆるＮＡＮＤ型ＲＯＭ（読出専用メモリ）用の
行デコーダに関する。
【０００２】
【従来技術】ＮＡＮＤ型ＲＯＭは単一の列（コラム）位
置に沿って全てのセルが直列接続されている構造を使用
する。スイッチングしないセル（例えば「１」にプログ
ラムされたセル）は永続的にＯＮであり、他のセル
（「０」のセル）は行（ロー）のラインにより印加され
るシグナルに応じてターンオン又はオフを行う。従って
特定の行をセンシングする（読み取る）には他の全ての
行のトランジスタをターンオンさせる。電流がビットラ
インを流れ、列の全てのセルがターンオンしているとき
にのみセンス増幅器の読み取られたノードを取り出す。
このコンフィギュレーションの利点はアレイ中にコンタ
クトを必要としないため密度が増加することである。し
かし異なった解読用構造が必要である。
置に沿って全てのセルが直列接続されている構造を使用
する。スイッチングしないセル（例えば「１」にプログ
ラムされたセル）は永続的にＯＮであり、他のセル
（「０」のセル）は行（ロー）のラインにより印加され
るシグナルに応じてターンオン又はオフを行う。従って
特定の行をセンシングする（読み取る）には他の全ての
行のトランジスタをターンオンさせる。電流がビットラ
インを流れ、列の全てのセルがターンオンしているとき
にのみセンス増幅器の読み取られたノードを取り出す。
このコンフィギュレーションの利点はアレイ中にコンタ
クトを必要としないため密度が増加することである。し
かし異なった解読用構造が必要である。
【０００３】メモリマトリクスが行列のマトリクス中に
物理的に配置されかつ複数の選択できるＮＡＮＤセル中
に組織されているＲＯＭアレイを設計する際に解決され
るべき最も困難な問題の１つは、物理的な指令用「ピッ
チ」と両立するデコーダの形成である（つまり隣接する
メモリセル間の距離が非常に小さい）。更にＮＡＮＤコ
ンフィギュレーションに組織されたセルのマトリクス用
の解読は必然的に２レベル解読である。これは、セルの
全てのＮＡＮＤ区画の全ての同等行を並列に駆動できる
デコーダを必要とする。好適にバッファされたこの「２
レベル」解読回路は大きくかつ邪魔であり、従って通常
セルのマトリクスにより占有されるエリアの頂部又は底
部の「専用」エリアに必然的に位置しなければならな
い。
物理的に配置されかつ複数の選択できるＮＡＮＤセル中
に組織されているＲＯＭアレイを設計する際に解決され
るべき最も困難な問題の１つは、物理的な指令用「ピッ
チ」と両立するデコーダの形成である（つまり隣接する
メモリセル間の距離が非常に小さい）。更にＮＡＮＤコ
ンフィギュレーションに組織されたセルのマトリクス用
の解読は必然的に２レベル解読である。これは、セルの
全てのＮＡＮＤ区画の全ての同等行を並列に駆動できる
デコーダを必要とする。好適にバッファされたこの「２
レベル」解読回路は大きくかつ邪魔であり、従って通常
セルのマトリクスにより占有されるエリアの頂部又は底
部の「専用」エリアに必然的に位置しなければならな
い。
【０００４】これと対照的に専用「セレクトライン」解
読回路（第１レベル解読）は通常各セレクトライン（セ
ルの各ＮＡＮＤ区画用に少なくとも１本）の初めに位置
し、かついわゆるセレクトラインの選択用として独占的
に保存される。メモリマトリクスが非常に多数の（例え
ばメガビットメモリ用の128 区画の大きなメモリの場合
のように）ＮＡＮＤセル区画を含むと、全てのＮＡＮＤ
区画の同等行用の単一デコーダのドライバの負荷が非常
に大きく、従ってスイッチング時間が非常に長くなる。
メモリの過度に長いワードライン選択時間はメモリデバ
イスのアクセス時間に負の影響を与える。
読回路（第１レベル解読）は通常各セレクトライン（セ
ルの各ＮＡＮＤ区画用に少なくとも１本）の初めに位置
し、かついわゆるセレクトラインの選択用として独占的
に保存される。メモリマトリクスが非常に多数の（例え
ばメガビットメモリ用の128 区画の大きなメモリの場合
のように）ＮＡＮＤセル区画を含むと、全てのＮＡＮＤ
区画の同等行用の単一デコーダのドライバの負荷が非常
に大きく、従ってスイッチング時間が非常に長くなる。
メモリの過度に長いワードライン選択時間はメモリデバ
イスのアクセス時間に負の影響を与える。
【０００５】更に多くのワードラインを同時にスイッチ
ングすると、容量的充電及び放電に起因して電力消費が
増大する。この電力消費は、メモリデバイスの動作周波
数が高いほど大きくなる。更に非常に大きいキャパシタ
ンスのスイッチングは、例えばセンス増幅器、参照シス
テム、入力回路等のような感度の高い回路にノイズを誘
発するだけてなくサプライレールＶCC及びＶSS（グラウ
ンド）へ無視できない悪影響を与える。これはデバイス
の全性能を悪化させる。
ングすると、容量的充電及び放電に起因して電力消費が
増大する。この電力消費は、メモリデバイスの動作周波
数が高いほど大きくなる。更に非常に大きいキャパシタ
ンスのスイッチングは、例えばセンス増幅器、参照シス
テム、入力回路等のような感度の高い回路にノイズを誘
発するだけてなくサプライレールＶCC及びＶSS（グラウ
ンド）へ無視できない悪影響を与える。これはデバイス
の全性能を悪化させる。
【０００６】
【発明の目的及び概要】開示される発明は、ＮＡＮＤコ
ンフィギュレーションのＮＡＮＤ構造の非常に小さいセ
ルビッチと両立しかつメモリマトリクスの全てではない
ワードライン（行）用の独立した駆動回路を形成するこ
とを許容するＮＡＮＤ型ＲＯＭデバイスを提供し、該デ
バイスはこのタイプのメモリデバイスに利用される既知
の行デコーダの上述した効果に起因する性能の低下を防
止するという本発明の目的を達成する。本発明により提
供されるデコーダ構造は要求される２レベル解読を行う
ための４個の別個のセレクタに基づく構造を有してい
る。これらの４個のセレクタは、当業者に周知な一般的
な技術に従って前解読回路から来る５個の別個の複数ワ
イヤバスを通して駆動される。特に第１のブロックセレ
クタは前記バスの２本を通して駆動される。
ンフィギュレーションのＮＡＮＤ構造の非常に小さいセ
ルビッチと両立しかつメモリマトリクスの全てではない
ワードライン（行）用の独立した駆動回路を形成するこ
とを許容するＮＡＮＤ型ＲＯＭデバイスを提供し、該デ
バイスはこのタイプのメモリデバイスに利用される既知
の行デコーダの上述した効果に起因する性能の低下を防
止するという本発明の目的を達成する。本発明により提
供されるデコーダ構造は要求される２レベル解読を行う
ための４個の別個のセレクタに基づく構造を有してい
る。これらの４個のセレクタは、当業者に周知な一般的
な技術に従って前解読回路から来る５個の別個の複数ワ
イヤバスを通して駆動される。特に第１のブロックセレ
クタは前記バスの２本を通して駆動される。
【０００７】（図面の簡単な説明）本発明を重要な実施
例を示す添付図面を参照しながら説明する。図１は、本
発明に従って形成されたＮＡＮＤ型ＲＯＭ用行デコーダ
の概略部分図である。図２は、本発明のデコーダの代替
実施例である。
例を示す添付図面を参照しながら説明する。図１は、本
発明に従って形成されたＮＡＮＤ型ＲＯＭ用行デコーダ
の概略部分図である。図２は、本発明のデコーダの代替
実施例である。
【０００８】
【詳細な説明】本発明の多くの革新的教示を好ましい実
施例を参照しながら説明する。しかしこれらの実施例は
本発明の革新的教示の多くの有用な用途の幾つかの例の
みを提供するものであると理解されなければならない。
一般に本明細書中の説明は種々のクレームされた発明を
どのようにも限定するものではない。更に幾つかの説明
は幾つかの発明性のある態様には適用されるが他には適
用されない。
施例を参照しながら説明する。しかしこれらの実施例は
本発明の革新的教示の多くの有用な用途の幾つかの例の
みを提供するものであると理解されなければならない。
一般に本明細書中の説明は種々のクレームされた発明を
どのようにも限定するものではない。更に幾つかの説明
は幾つかの発明性のある態様には適用されるが他には適
用されない。
【０００９】明瞭化のために図面の簡略化されたブロッ
クダイアグラムには８ワイヤＳバスを通してコントロー
ルされる８本のセレクトライン（ＳＥＬ０〜７）のうち
の２本のみが示されている。同様に第２レベルの解読、
メモリのアドレスされた行を選択するために選択された
個々の行バッファを駆動し、８本のワイヤのＲバス及び
２本のワイヤのＱバスを通してコントロールされる、４
倍のワイヤ行の16本のうちの４本のラインのみが図面に
概略的に示されている。当業者には容易に認識できるよ
うに図面中に使用されたラベルつまりＲＯＷは描かれた
ラインは４本の同等のラインの代表であることを意味
し、１本のラインは括弧内の４個の行番号のそれぞれを
意味している。第１レベルの解読の４本の同等のセレク
トラインを概略的に特定するＳＥＬを示すラベルについ
ても同じである。勿論一般的な技術に従って全てのコン
トロールバスは予備解読回路（図示せず）からのもの
で、図１の実施例ではそれらは表１の特性を有すること
ができる。
クダイアグラムには８ワイヤＳバスを通してコントロー
ルされる８本のセレクトライン（ＳＥＬ０〜７）のうち
の２本のみが示されている。同様に第２レベルの解読、
メモリのアドレスされた行を選択するために選択された
個々の行バッファを駆動し、８本のワイヤのＲバス及び
２本のワイヤのＱバスを通してコントロールされる、４
倍のワイヤ行の16本のうちの４本のラインのみが図面に
概略的に示されている。当業者には容易に認識できるよ
うに図面中に使用されたラベルつまりＲＯＷは描かれた
ラインは４本の同等のラインの代表であることを意味
し、１本のラインは括弧内の４個の行番号のそれぞれを
意味している。第１レベルの解読の４本の同等のセレク
トラインを概略的に特定するＳＥＬを示すラベルについ
ても同じである。勿論一般的な技術に従って全てのコン
トロールバスは予備解読回路（図示せず）からのもの
で、図１の実施例ではそれらは表１の特性を有すること
ができる。
【００１０】
【表１】
【００１１】図１に示されたデコーダの動作は表１の通
りである。一般にマトリクスのメモリセルのあるブロッ
クが選択されると、Ｇバスから来る対応するコントロー
ルシグナルはドント（ＤＯＮ’Ｔ）「１」状態にある。
これらの条件下では仮想グラウンドノードを表す回路の
Ｇノードは「高い」状態（１）にあり、つまりこのノー
ドの電圧ＶG はＶG ＝ＶDD−ＶT （ＶT はしきい電圧）
である。回路のＳＬ及びＳＨノードも「高い」状態
（１）にあり、つまりＶDDポテンシャルにあり、従って
第１の解読レベルのセレクトライン（ＳＥＬ）は全て
「低い」状態（０）にあり、つまり特定のブロックのセ
ルの区画は選択されない。
りである。一般にマトリクスのメモリセルのあるブロッ
クが選択されると、Ｇバスから来る対応するコントロー
ルシグナルはドント（ＤＯＮ’Ｔ）「１」状態にある。
これらの条件下では仮想グラウンドノードを表す回路の
Ｇノードは「高い」状態（１）にあり、つまりこのノー
ドの電圧ＶG はＶG ＝ＶDD−ＶT （ＶT はしきい電圧）
である。回路のＳＬ及びＳＨノードも「高い」状態
（１）にあり、つまりＶDDポテンシャルにあり、従って
第１の解読レベルのセレクトライン（ＳＥＬ）は全て
「低い」状態（０）にあり、つまり特定のブロックのセ
ルの区画は選択されない。
【００１２】同様にＱ0 及びＱ1 ノードも「高い」状態
（ＶDD）にあり、従ってそれらはセルの選択されないブ
ロックの全ての行バッファの全ての入力をグラウンドポ
テンシャル（ＧＮＤ）にし、それぞれのＱ’0 及びＱ’
1 ノードのインバータＩにより行われるコントロールに
よりＲバスを通る任意の選択を使用禁止にする。従って
第２の解読レベルの全ての行ライン（ワードライン）を
「高い」（ＶDD）レベルにする。セルの選択されないブ
ロック内には、２個のサプライノード間に活性な電流経
路がないため電流吸収はない。
（ＶDD）にあり、従ってそれらはセルの選択されないブ
ロックの全ての行バッファの全ての入力をグラウンドポ
テンシャル（ＧＮＤ）にし、それぞれのＱ’0 及びＱ’
1 ノードのインバータＩにより行われるコントロールに
よりＲバスを通る任意の選択を使用禁止にする。従って
第２の解読レベルの全ての行ライン（ワードライン）を
「高い」（ＶDD）レベルにする。セルの選択されないブ
ロック内には、２個のサプライノード間に活性な電流経
路がないため電流吸収はない。
【００１３】セルの与えられたブロックがＧバスから来
る対応シグナルを「低い」（０）レベルにスイッチング
することにより選択される。Ｐバスの少なくとも１本の
ワイヤが活性つまり「高い」（１）レベルにあると選択
されたセルのブロックの対応回路ノードＧがパストラン
ジスタＴP によりグラウンドポテンシャルにされる。Ｓ
バス（活性「１」）及び対応するパストランジスタＴS
を通して行われる一義的な第１の解読レベル選択により
第１の解読レベル（ＳＥＬ「１」）の１本のセレクトラ
インのみが解読され、ブロックのセルのある区画が選択
され、そのセルの中で読出用にアドレスされた特定のセ
ルが確定されなければならない。同時に、２本ワイヤの
Ｑバスは対応するパストランジスタＴq0及びＴq1を通し
て16本の行のグループの選択ドライバを予備選択し、こ
れは対応する行バッファの入力を「フリー」にすること
により使用可能にされなければならず、かつ対応するパ
ストランジスタ例えばＴR0p 又はＴR1p を通してアドレ
スされた行を「低い」（０）レベルへスイッチングする
ことにより第２段階のレベルを完了するＲパスによりコ
ントロールされるインバータＩ及びネットワークにより
活性化される。
る対応シグナルを「低い」（０）レベルにスイッチング
することにより選択される。Ｐバスの少なくとも１本の
ワイヤが活性つまり「高い」（１）レベルにあると選択
されたセルのブロックの対応回路ノードＧがパストラン
ジスタＴP によりグラウンドポテンシャルにされる。Ｓ
バス（活性「１」）及び対応するパストランジスタＴS
を通して行われる一義的な第１の解読レベル選択により
第１の解読レベル（ＳＥＬ「１」）の１本のセレクトラ
インのみが解読され、ブロックのセルのある区画が選択
され、そのセルの中で読出用にアドレスされた特定のセ
ルが確定されなければならない。同時に、２本ワイヤの
Ｑバスは対応するパストランジスタＴq0及びＴq1を通し
て16本の行のグループの選択ドライバを予備選択し、こ
れは対応する行バッファの入力を「フリー」にすること
により使用可能にされなければならず、かつ対応するパ
ストランジスタ例えばＴR0p 又はＴR1p を通してアドレ
スされた行を「低い」（０）レベルへスイッチングする
ことにより第２段階のレベルを完了するＲパスによりコ
ントロールされるインバータＩ及びネットワークにより
活性化される。
【００１４】勿論セルの選択されたブロック内には、負
荷トランジスタＴLq及びＴLSが「スタチック」な接続で
使用されレイアウトの不都合及びコントロールラインの
負荷を最小にしているため、ある程度の電流吸収があ
る。本発明のデコーダは従来技術のデコーダと比較して
多くの利点を提供する。それは比較的少ない数の集積素
子により達成することができる。それは選択バス上の負
荷及び行駆動中の「相似性」の両者を減少させ、つまり
ドライバをマトリクスの各４本のワードライン専用にす
ることを許容する。第１レベルの解読回路を実現するこ
とによりチップのエリアを占有されないままに維持する
ため、デコーダの物理的な大きさは減少することがで
き、メモリマトリクスの近くのどこかの特定の専用エリ
ア中に別個に一体として位置する必要のない第２レベル
の解読回路を実現するために有効に利用される。複数の
別個に使用可能にできる行ドライバ上の負荷が比較的小
さいため、前記メモリデバイスは卓越した動的挙動を有
している。
荷トランジスタＴLq及びＴLSが「スタチック」な接続で
使用されレイアウトの不都合及びコントロールラインの
負荷を最小にしているため、ある程度の電流吸収があ
る。本発明のデコーダは従来技術のデコーダと比較して
多くの利点を提供する。それは比較的少ない数の集積素
子により達成することができる。それは選択バス上の負
荷及び行駆動中の「相似性」の両者を減少させ、つまり
ドライバをマトリクスの各４本のワードライン専用にす
ることを許容する。第１レベルの解読回路を実現するこ
とによりチップのエリアを占有されないままに維持する
ため、デコーダの物理的な大きさは減少することがで
き、メモリマトリクスの近くのどこかの特定の専用エリ
ア中に別個に一体として位置する必要のない第２レベル
の解読回路を実現するために有効に利用される。複数の
別個に使用可能にできる行ドライバ上の負荷が比較的小
さいため、前記メモリデバイスは卓越した動的挙動を有
している。
【００１５】本発明のデコーダの代替実施例が図２に示
されている。この実施例でコントロールバスは表２の特
性を有している。図１との比較から容易に判るように、
あるセレクトライン（ＳＥＬ）の選択に導かれるブロッ
ク選択と第１レベルの解読は、図１の実施例との関連で
既に述べたように同じ回路を利用し同じ手法で行うこと
ができる。従ってセルの特定のブロックが選択されない
と、対応するノードＱＬ及びＱＨが「高い」レベル（Ｖ
DD）になり、これによりブロックの行バッファの全ての
入力がグラウンドポテンシャルにされ、従ってトランジ
スタＴqpを通して行われるコントロールにより第２レベ
ルの解読のＲバスを通して行われる選択を排除する。従
ってブロックの全ての行ライン（ワードライン）は「高
い」状態（ＶDD）となる。
されている。この実施例でコントロールバスは表２の特
性を有している。図１との比較から容易に判るように、
あるセレクトライン（ＳＥＬ）の選択に導かれるブロッ
ク選択と第１レベルの解読は、図１の実施例との関連で
既に述べたように同じ回路を利用し同じ手法で行うこと
ができる。従ってセルの特定のブロックが選択されない
と、対応するノードＱＬ及びＱＨが「高い」レベル（Ｖ
DD）になり、これによりブロックの行バッファの全ての
入力がグラウンドポテンシャルにされ、従ってトランジ
スタＴqpを通して行われるコントロールにより第２レベ
ルの解読のＲバスを通して行われる選択を排除する。従
ってブロックの全ての行ライン（ワードライン）は「高
い」状態（ＶDD）となる。
【００１６】
【表２】
【００１７】セルのブロックはＧバスから来る対応する
シグナルを「低い」レベル（０）にスイッチングするこ
とにより選択することができる。Ｐバスの少なくとも１
本のワイヤが活性つまり「高い」（１）レベルにあると
いう事実を考慮すると、対応する回路ノードＧはグラウ
ンドポテンシャルにされる。Ｓバス（活性「１」）を通
って行われる一義的な（第１の解読レベル）選択によ
り、第１のレベルの解読（ＳＥＬ「１」）の独自の活性
なセレクトラインが解読され、これによりＧのある区画
が選択され、その中で読出用にアドレスされた特定のセ
ルが確定されなければならない。同時に２本ワイヤのＱ
バスは特定のセクションを選択しそこでは対応する行バ
ッファの入力をフリーにすること及び対応するトランジ
スタＴqp及びＲバスの選択により活性化することにより
第２のレベルの解読が行われなければならず、これはア
ドレスされた行を「低い」（０）レベルにスイッチング
することによる第２レベルの解読を完了する。
シグナルを「低い」レベル（０）にスイッチングするこ
とにより選択することができる。Ｐバスの少なくとも１
本のワイヤが活性つまり「高い」（１）レベルにあると
いう事実を考慮すると、対応する回路ノードＧはグラウ
ンドポテンシャルにされる。Ｓバス（活性「１」）を通
って行われる一義的な（第１の解読レベル）選択によ
り、第１のレベルの解読（ＳＥＬ「１」）の独自の活性
なセレクトラインが解読され、これによりＧのある区画
が選択され、その中で読出用にアドレスされた特定のセ
ルが確定されなければならない。同時に２本ワイヤのＱ
バスは特定のセクションを選択しそこでは対応する行バ
ッファの入力をフリーにすること及び対応するトランジ
スタＴqp及びＲバスの選択により活性化することにより
第２のレベルの解読が行われなければならず、これはア
ドレスされた行を「低い」（０）レベルにスイッチング
することによる第２レベルの解読を完了する。
【００１８】図２の行デコーダによる利点は、行デコー
ダの機能的回路を形成するために必要な素子数を更に減
少させることができる点以外は図１に示した実施例の利
点と実質的に同じである。本明細書で開示された革新的
な概念は広い用途に使用できることは当業者に容易に認
識されるであろう。好ましい実施の形態は多数の方法で
修正できる。従って本明細書における修正や変形は単な
る例示であると理解すべきである。これらの例は革新的
概念の範囲を示す補助となるであろうが、これらの例は
開示した新規な概念中の変形の全ての範囲を尽くした訳
ではない。当業者により認識されるように、本明細書中
に開示した革新的概念は広い範囲の多数の用途として修
正又は変形することができ、従って本発明の範囲は教示
した例により限定されるべきではない。
ダの機能的回路を形成するために必要な素子数を更に減
少させることができる点以外は図１に示した実施例の利
点と実質的に同じである。本明細書で開示された革新的
な概念は広い用途に使用できることは当業者に容易に認
識されるであろう。好ましい実施の形態は多数の方法で
修正できる。従って本明細書における修正や変形は単な
る例示であると理解すべきである。これらの例は革新的
概念の範囲を示す補助となるであろうが、これらの例は
開示した新規な概念中の変形の全ての範囲を尽くした訳
ではない。当業者により認識されるように、本明細書中
に開示した革新的概念は広い範囲の多数の用途として修
正又は変形することができ、従って本発明の範囲は教示
した例により限定されるべきではない。
【図１】本発明に従って形成されたＮＡＮＤ型ＲＯＭ用
行デコーダの概略部分図。
行デコーダの概略部分図。
【図２】本発明のデコーダの代替実施例。
Claims (4)
- 【請求項１】 第１レベルの解読がセルの選択できるブ
ロックのセルの区画のセレクトライン用であり、第２レ
ベルの解読がセルの前記各区画の同等行用である２レベ
ル解読を行うことのできる行列のマトリクスに物理的に
配置されたメモリセルの選択できるＮＡＮＤブロック及
び区画に組織されたＲＯＭアレイ用デコーダにおいて、 該デコーダが、 第１及び第２のバスを通して駆動される第１のブロック
選択手段、 第３のバスを通して駆動されるセルの前記選択ブロック
に関する前記セレクトライン中の単一ライン用の第２の
区画選択手段、 第５のバスを通して駆動される選択された区画の少数の
行により形成されるグループ用の第３の予備選択手段、 第５のバスを通してコントロールされる第４の行選択手
段、 と組み合わされていることを特徴とするデコーダ。 - 【請求項２】 少数の行の予備選択されたグループのそ
れぞれが前記第５のバスを通してコントロールされる専
用駆動回路により駆動される請求項１に記載のデコー
ダ。 - 【請求項３】 前記選択手段がそれそれのコントロール
バスのワイヤに接続されたコントロールターミナルを有
するトランジスタにより構成されるスイッチである請求
項１に記載のデコーダ。 - 【請求項４】 行の予備選択されたそれぞれのグループ
の前記少数の行が16である請求項１に記載のデコーダ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| ITVA910027A IT1253680B (it) | 1991-08-30 | 1991-08-30 | Decodificatore per rom di tipo nand |
| IT91/A/0027 | 1991-08-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05303899A true JPH05303899A (ja) | 1993-11-16 |
Family
ID=11423147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25585892A Pending JPH05303899A (ja) | 1991-08-30 | 1992-08-31 | Ｎａｎｄ型ｒｏｍ用行デコーダ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5347493A (ja) |
| EP (1) | EP0534910B1 (ja) |
| JP (1) | JPH05303899A (ja) |
| DE (1) | DE69224576T2 (ja) |
| IT (1) | IT1253680B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5808500A (en) * | 1996-06-28 | 1998-09-15 | Cypress Semiconductor Corporation | Block architecture semiconductor memory array utilizing non-inverting pass gate local wordline driver |
| US5940332A (en) * | 1997-11-13 | 1999-08-17 | Stmicroelectronics, Inc. | Programmed memory with improved speed and power consumption |
| KR100481857B1 (ko) | 2002-08-14 | 2005-04-11 | 삼성전자주식회사 | 레이아웃 면적을 줄이고 뱅크 마다 독립적인 동작을수행할 수 있는 디코더를 갖는 플레쉬 메모리 장치 |
| US7623367B2 (en) * | 2006-10-13 | 2009-11-24 | Agere Systems Inc. | Read-only memory device and related method of design |
Family Cites Families (3)
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|---|---|---|---|---|
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| US5241511A (en) * | 1991-08-28 | 1993-08-31 | Motorola, Inc. | BiCMOS memory word line driver |
-
1991
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-
1992
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- 1992-08-27 EP EP92830457A patent/EP0534910B1/en not_active Expired - Lifetime
- 1992-08-31 US US07/938,731 patent/US5347493A/en not_active Expired - Lifetime
- 1992-08-31 JP JP25585892A patent/JPH05303899A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0534910B1 (en) | 1998-03-04 |
| ITVA910027A1 (it) | 1993-03-02 |
| EP0534910A2 (en) | 1993-03-31 |
| DE69224576T2 (de) | 1998-11-12 |
| DE69224576D1 (de) | 1998-04-09 |
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| IT1253680B (it) | 1995-08-22 |
| ITVA910027A0 (it) | 1991-08-30 |
| EP0534910A3 (en) | 1994-05-18 |
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