JPH05304424A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPH05304424A JPH05304424A JP4308213A JP30821392A JPH05304424A JP H05304424 A JPH05304424 A JP H05304424A JP 4308213 A JP4308213 A JP 4308213A JP 30821392 A JP30821392 A JP 30821392A JP H05304424 A JPH05304424 A JP H05304424A
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Abstract
(57)【要約】
【目的】 回路規模が小さく、回路電流が少ない基準電
圧発生回路を提供する。 【構成】 ＰＮＰトランジスタのＱ１とＱ２は、エミッ
タサイズの比がＱ１：Ｑ２＝１：Ｋ1 であり、ベース同
士が共通接続されてアナロググランドＶAGを介して接地
され、コレクタもそれぞれ接地される。つまり、Ｑ１と
Ｑ２はダイオード接続されている。ＰチャネルＭＯＳト
ランジスタ（Ｍ１、Ｍ２）及びＮチャネルＭＯＳトラン
ジスタ（Ｍ３、Ｍ４）はそれぞれカレントミラー回路を
構成し、ミラー比はＭ１：Ｍ２＝Ｍ３：Ｍ４＝Ｋ2 ：１
である。この２つのカレントミラー回路は能力の等しい
トランジスタ同士［（Ｍ１とＭ３）、（Ｍ２とＭ４）］
が直列接続される。Ｍ３のソースがＲ1 を介してＱ１の
エミッタに接続され、Ｍ４のソースがＲ2 とＲ3 の直列
回路を介してＱ２のエミッタに接続される。ＶREF とＶ
REF ′は温度特性の良好な出力基準電圧である。
圧発生回路を提供する。 【構成】 ＰＮＰトランジスタのＱ１とＱ２は、エミッ
タサイズの比がＱ１：Ｑ２＝１：Ｋ1 であり、ベース同
士が共通接続されてアナロググランドＶAGを介して接地
され、コレクタもそれぞれ接地される。つまり、Ｑ１と
Ｑ２はダイオード接続されている。ＰチャネルＭＯＳト
ランジスタ（Ｍ１、Ｍ２）及びＮチャネルＭＯＳトラン
ジスタ（Ｍ３、Ｍ４）はそれぞれカレントミラー回路を
構成し、ミラー比はＭ１：Ｍ２＝Ｍ３：Ｍ４＝Ｋ2 ：１
である。この２つのカレントミラー回路は能力の等しい
トランジスタ同士［（Ｍ１とＭ３）、（Ｍ２とＭ４）］
が直列接続される。Ｍ３のソースがＲ1 を介してＱ１の
エミッタに接続され、Ｍ４のソースがＲ2 とＲ3 の直列
回路を介してＱ２のエミッタに接続される。ＶREF とＶ
REF ′は温度特性の良好な出力基準電圧である。
Description
【０００１】
【産業上の利用分野】本発明は、定電圧発生回路で基準
電圧の発生に用いられる基準電圧発生回路に係り、特に
ＭＯＳトランジスタとバイポーラトランジスタとで構成
される基準電圧発生回路に関する。
電圧の発生に用いられる基準電圧発生回路に係り、特に
ＭＯＳトランジスタとバイポーラトランジスタとで構成
される基準電圧発生回路に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタとバイポーラトラン
ジスタとで構成される基準電圧発生回路としては、従
来、例えば図５に示すものが知られている。この基準電
圧発生回路は、バンドギャップ・ボルテージ・リファレ
ンス回路と一般に称されるものであるが、図５は、ＬＳ
Ｉ化を指向してＮ型サブストレート上にＣＭＯＳプロセ
スを実施して実現した例を示しＯＰアンプ５１といわゆ
る寄生トランジスタ（Ｑ１、Ｑ２）とを中心に構成され
る。以下、概要を説明する。
ジスタとで構成される基準電圧発生回路としては、従
来、例えば図５に示すものが知られている。この基準電
圧発生回路は、バンドギャップ・ボルテージ・リファレ
ンス回路と一般に称されるものであるが、図５は、ＬＳ
Ｉ化を指向してＮ型サブストレート上にＣＭＯＳプロセ
スを実施して実現した例を示しＯＰアンプ５１といわゆ
る寄生トランジスタ（Ｑ１、Ｑ２）とを中心に構成され
る。以下、概要を説明する。
【０００３】図５において、Ｑ１のベース・エミッタ間
電圧ＶBE1 は数式１で表され、Ｑ２のベース・エミッタ
間電圧ＶBE2 は数式２で表される。なお、数式１と同２
において、ＩS1、ＩS2はそれぞれＱ１、Ｑ２の飽和電流
であり、またＶT ＝ｋＴ／ｑである。但し、ｋはボルツ
マン定数、ｑは単位電子電荷、Ｔは絶対温度である。
電圧ＶBE1 は数式１で表され、Ｑ２のベース・エミッタ
間電圧ＶBE2 は数式２で表される。なお、数式１と同２
において、ＩS1、ＩS2はそれぞれＱ１、Ｑ２の飽和電流
であり、またＶT ＝ｋＴ／ｑである。但し、ｋはボルツ
マン定数、ｑは単位電子電荷、Ｔは絶対温度である。
【０００４】
【数１】ＶBE1 ＝ＶT ln（Ｉ1 ／ＩS1）
【０００５】
【数２】ＶBE2 ＝ＶT ln（Ｉ2 ／ＩS2）
【０００６】数式１と同２から、ベース・エミッタ間電
圧の差電圧ΔＶBEは数式３となる。
圧の差電圧ΔＶBEは数式３となる。
【０００７】
【数３】 ΔＶBE＝ＶBE1 −ＶBE2 ＝ＶT ln｛（Ｉ1 ／Ｉ2)（ＩS2／ＩS1）｝
【０００８】ここで、Ｑ１とＱ２のエミッタサイズは等
しいので、ＩS1＝ＩS2である。従って、差電圧ΔＶBEは
数式４となる。
しいので、ＩS1＝ＩS2である。従って、差電圧ΔＶBEは
数式４となる。
【０００９】
【数４】ΔＶBE＝ＶT ln（Ｉ1 ／Ｉ2)
【００１０】また、Ｉ2 ＝ΔＶBE／Ｒ3 である。従っ
て、出力基準電圧ＶREF は数式５と求められる。
て、出力基準電圧ＶREF は数式５と求められる。
【００１１】
【数５】 ＶREF ＝（Ｒ1 ＋Ｒ3)Ｉ2 ＋ＶBE2 ＝（１＋Ｒ1 ／Ｒ3)ΔＶBE＋ＶBE2 ＝ＶBE1 ＋（Ｒ1 ／Ｒ3)ΔＶBE
【００１２】この出力基準電圧ＶREF の温度特性は、Ｒ
1 ／Ｒ3 の温度特性は無視できるので、数式６と表せ
る。
1 ／Ｒ3 の温度特性は無視できるので、数式６と表せ
る。
【００１３】
【数６】 ｄＶREF ／ｄＴ＝ｄＶBE1 ／ｄＴ＋（Ｒ1 ／Ｒ3)ｄΔＶBE／ｄＴ
【００１４】この数式６の右辺第１項は、ほぼ−２ｍＶ
／deg である。また数式４においてＩ1 とＩ2 の比はほ
ぼ一定とみなせ、かつ、対数圧縮されるので、差電圧Δ
ＶBEの温度特性は数式７となる。
／deg である。また数式４においてＩ1 とＩ2 の比はほ
ぼ一定とみなせ、かつ、対数圧縮されるので、差電圧Δ
ＶBEの温度特性は数式７となる。
【００１５】
【数７】 ｄΔＶBE／ｄＴ≒＋０．０８５ｍＶ／deg ×ln（Ｉ1 ／Ｉ2)
【００１６】従って、（Ｒ1 ／Ｒ3)ln（Ｉ1 ／Ｉ2)＝２
３．５に設定すれば、ｄＶREF/ｄＴ≒０となる。このと
き、ＶBE1 ≒０．６Ｖとすれば、ＶREF ≒１．２１１Ｖ
と求まる。
３．５に設定すれば、ｄＶREF/ｄＴ≒０となる。このと
き、ＶBE1 ≒０．６Ｖとすれば、ＶREF ≒１．２１１Ｖ
と求まる。
【００１７】
【発明が解決しようとする課題】上述した従来の基準電
圧発生回路は、制御素子としてＯＰアンプを使用してい
るので、回路規模が大きくなり、また回路電流も多くな
るという問題がある。
圧発生回路は、制御素子としてＯＰアンプを使用してい
るので、回路規模が大きくなり、また回路電流も多くな
るという問題がある。
【００１８】本発明の目的は、回路規模を小さくでき、
かつ、回路電流の低減を可能にする新規構成の基準電圧
発生回路を提供することにある。
かつ、回路電流の低減を可能にする新規構成の基準電圧
発生回路を提供することにある。
【００１９】
【課題を解決するための手段】前記目的を達成するため
本発明の基準電圧発生回路は次の如き構成を有する。即
ち、第１発明の基準電圧発生回路は、一方の電源端子が
わに配置されるトランジスタであって、エミッタサイズ
が異なりベース同士が共通接続されダイオードとして動
作する２つのトランジスタと； 他方の電源端子がわに
配置され前記２つのトランジスタそれぞれのエミッタと
抵抗を介して接続される定電流源であって、能力が異な
る２つのＦＥＴで構成されるカレントミラー回路の２回
路または能力が等しい２つのＦＥＴで構成されるカレン
トミラー回路の３回路で構成される定電流源と； を備
えたことを特徴とするものである。
本発明の基準電圧発生回路は次の如き構成を有する。即
ち、第１発明の基準電圧発生回路は、一方の電源端子が
わに配置されるトランジスタであって、エミッタサイズ
が異なりベース同士が共通接続されダイオードとして動
作する２つのトランジスタと； 他方の電源端子がわに
配置され前記２つのトランジスタそれぞれのエミッタと
抵抗を介して接続される定電流源であって、能力が異な
る２つのＦＥＴで構成されるカレントミラー回路の２回
路または能力が等しい２つのＦＥＴで構成されるカレン
トミラー回路の３回路で構成される定電流源と； を備
えたことを特徴とするものである。
【００２０】第２発明の基準電圧発生回路は、一方の電
源端子がわに配置されるトランジスタであって、エミッ
タサイズ比が１：Ｋ1 でありベース同士が共通接続され
ダイオードとして動作する２つのトランジスタと； 他
方の電源端子がわに配置される定電流源であって、能力
比がＫ2 ：１である２つのＰチャネルＦＥＴ及び２つの
ＮチャネルＦＥＴで構成される第１及び第２のカレント
ミラー回路で構成される定電流源と； を備え、前記第
１及び第２のカレントミラー回路を能力の等しいＦＥＴ
同士を直列接続すると共に； その能力がＫ2 である方
のＦＥＴの出力端に抵抗を介して前記２つのトランジス
タのうちエミッタサイズの比が１であるトランジスタの
エミッタを接続し； その能力が１である方のＦＥＴの
出力端に抵抗を介して前記２つのトランジスタのうちエ
ミッタサイズの比がＫ1 であるトランジスタのエミッタ
を接続してある； ことを特徴とするものである。
源端子がわに配置されるトランジスタであって、エミッ
タサイズ比が１：Ｋ1 でありベース同士が共通接続され
ダイオードとして動作する２つのトランジスタと； 他
方の電源端子がわに配置される定電流源であって、能力
比がＫ2 ：１である２つのＰチャネルＦＥＴ及び２つの
ＮチャネルＦＥＴで構成される第１及び第２のカレント
ミラー回路で構成される定電流源と； を備え、前記第
１及び第２のカレントミラー回路を能力の等しいＦＥＴ
同士を直列接続すると共に； その能力がＫ2 である方
のＦＥＴの出力端に抵抗を介して前記２つのトランジス
タのうちエミッタサイズの比が１であるトランジスタの
エミッタを接続し； その能力が１である方のＦＥＴの
出力端に抵抗を介して前記２つのトランジスタのうちエ
ミッタサイズの比がＫ1 であるトランジスタのエミッタ
を接続してある； ことを特徴とするものである。
【００２１】また、第３発明の基準電圧発生回路は、一
方の電源端子がわに配置されるトランジスタであって、
エミッタサイズが異なりベース同士が共通接続されダイ
オードとして動作する２つのトランジスタと； 他方の
電源端子がわに配置され前記２つのトランジスタそれぞ
れのエミッタと抵抗を介して接続される定電流源であっ
て、能力が等しい２つのＦＥＴで構成されるカレントミ
ラー回路の３回路で構成される定電流源と； を備え、
前記カレントミラー回路の３回路は、中間のカレントミ
ラー回路がＰチャネルＦＥＴ又はＮチャネルＦＥＴで構
成され； 他方の電源端子側又はトランジスタ駆動側の
何れか一方のカレントミラー回路がＰチャネルＦＥＴで
構成され； 他方の電源端子側又はトランジスタ駆動側
の何れか他方のカレントミラー回路がＮチャネルＦＥＴ
で構成される； ことを特徴とするものである。
方の電源端子がわに配置されるトランジスタであって、
エミッタサイズが異なりベース同士が共通接続されダイ
オードとして動作する２つのトランジスタと； 他方の
電源端子がわに配置され前記２つのトランジスタそれぞ
れのエミッタと抵抗を介して接続される定電流源であっ
て、能力が等しい２つのＦＥＴで構成されるカレントミ
ラー回路の３回路で構成される定電流源と； を備え、
前記カレントミラー回路の３回路は、中間のカレントミ
ラー回路がＰチャネルＦＥＴ又はＮチャネルＦＥＴで構
成され； 他方の電源端子側又はトランジスタ駆動側の
何れか一方のカレントミラー回路がＰチャネルＦＥＴで
構成され； 他方の電源端子側又はトランジスタ駆動側
の何れか他方のカレントミラー回路がＮチャネルＦＥＴ
で構成される； ことを特徴とするものである。
【００２２】なお、第３発明の基準電圧発生回路におい
て； トランジタ駆動側に配置されるカレントミラー回
路は、一方のＦＥＴのゲートを他方のＦＥＴのドレイン
に接続してなる； ものも含まれる。
て； トランジタ駆動側に配置されるカレントミラー回
路は、一方のＦＥＴのゲートを他方のＦＥＴのドレイン
に接続してなる； ものも含まれる。
【００２３】
【作用】次に、前記の如く構成される本発明の基準電圧
発生回路の作用を説明する。本発明では、ＯＰアンプを
使用せず、エミッタサイズが異なりダイオードとして動
作する２つのトランジスタと、この２つのトランジスタ
を抵抗を介して各別に駆動する定電流源とで構成し、定
電流源は２つ又は３つのカレントミラー回路で構成して
ある。従って、回路規模を小さくでき、回路電流を少な
くできる。なお、カレントミラー回路は能力が異なる２
つのＦＥＴ（第２発明）又は能力が等しい２つのＦＥＴ
（第３発明）で構成されるが、能力とは、ゲート幅Ｗと
ゲート長Ｌの比（Ｗ／Ｌ）を言う。
発生回路の作用を説明する。本発明では、ＯＰアンプを
使用せず、エミッタサイズが異なりダイオードとして動
作する２つのトランジスタと、この２つのトランジスタ
を抵抗を介して各別に駆動する定電流源とで構成し、定
電流源は２つ又は３つのカレントミラー回路で構成して
ある。従って、回路規模を小さくでき、回路電流を少な
くできる。なお、カレントミラー回路は能力が異なる２
つのＦＥＴ（第２発明）又は能力が等しい２つのＦＥＴ
（第３発明）で構成されるが、能力とは、ゲート幅Ｗと
ゲート長Ｌの比（Ｗ／Ｌ）を言う。
【００２４】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の第１実施例に係る基準電圧発生
回路を示す。なお、トランジスタに関し符号は図５と同
一符号を使用するが、これは同一物であることを意味し
ない。また、記号も説明の便宜上同一記号を使用する
が、内容の同一を意味するものではない。以下、同じ。
この第１実施例路は、一方の電源端子がわ（接地端が
わ）に配置される２つのＰＮＰトランジスタ（Ｑ１、Ｑ
２）と、他方の電源端子がわ（電源ＶDDがわ）に配置さ
れ定電流源を構成する２つのカレントミラー回路［（Ｍ
１、Ｍ２）（Ｍ３、Ｍ４）］とを中心に構成される。
する。図１は、本発明の第１実施例に係る基準電圧発生
回路を示す。なお、トランジスタに関し符号は図５と同
一符号を使用するが、これは同一物であることを意味し
ない。また、記号も説明の便宜上同一記号を使用する
が、内容の同一を意味するものではない。以下、同じ。
この第１実施例路は、一方の電源端子がわ（接地端が
わ）に配置される２つのＰＮＰトランジスタ（Ｑ１、Ｑ
２）と、他方の電源端子がわ（電源ＶDDがわ）に配置さ
れ定電流源を構成する２つのカレントミラー回路［（Ｍ
１、Ｍ２）（Ｍ３、Ｍ４）］とを中心に構成される。
【００２５】２つのトランジスタ（Ｑ１、Ｑ２）は、エ
ミッタサイズの比が、Ｑ１：Ｑ２＝１：Ｋ1 であり、ベ
ース同士が共通接続されてアナロググランドＶAGを介し
て接地され、またコレクタもそれぞれ接地される。つま
り、このＱ１とＱ２はダイオード接続されている。な
お、アナロググランドＶAGは、省略してもよい。
ミッタサイズの比が、Ｑ１：Ｑ２＝１：Ｋ1 であり、ベ
ース同士が共通接続されてアナロググランドＶAGを介し
て接地され、またコレクタもそれぞれ接地される。つま
り、このＱ１とＱ２はダイオード接続されている。な
お、アナロググランドＶAGは、省略してもよい。
【００２６】定電流源を構成する２つのカレントミラー
回路［（Ｍ１、Ｍ２）（Ｍ３、Ｍ４）］は、図示例で
は、（第１の）カレントミラー回路（Ｍ１、Ｍ２）が電
源ＶDD側に配置され、（第２の）カレントミラー回路
（Ｍ３、Ｍ４）が駆動側に配置されるが、（第１の）カ
レントミラー回路を構成する２つのトランジスタ（Ｍ
１、Ｍ２）は、ＰチャネルＦＥＴ（ＭＯＳトランジス
タ）で構成され、また、（第２の）カレントミラー回路
を構成する２つのトランジスタ（Ｍ３、Ｍ４）は、Ｎチ
ャネルＦＥＴ（ＭＯＳトランジスタ）で構成され、これ
らのトランジスタの能力（Ｗ／Ｌ）の比（ミラー比）
は、Ｍ１：Ｍ２＝Ｍ３：Ｍ４＝Ｋ2 ：１である。
回路［（Ｍ１、Ｍ２）（Ｍ３、Ｍ４）］は、図示例で
は、（第１の）カレントミラー回路（Ｍ１、Ｍ２）が電
源ＶDD側に配置され、（第２の）カレントミラー回路
（Ｍ３、Ｍ４）が駆動側に配置されるが、（第１の）カ
レントミラー回路を構成する２つのトランジスタ（Ｍ
１、Ｍ２）は、ＰチャネルＦＥＴ（ＭＯＳトランジス
タ）で構成され、また、（第２の）カレントミラー回路
を構成する２つのトランジスタ（Ｍ３、Ｍ４）は、Ｎチ
ャネルＦＥＴ（ＭＯＳトランジスタ）で構成され、これ
らのトランジスタの能力（Ｗ／Ｌ）の比（ミラー比）
は、Ｍ１：Ｍ２＝Ｍ３：Ｍ４＝Ｋ2 ：１である。
【００２７】この２つのカレントミラー回路は、能力の
等しいトランジスタ同士［（Ｍ１とＭ３）、（Ｍ２とＭ
４）］が直列接続されて１つの定電流源を構成してい
る。即ち、（第２の）カレントミラー回路（Ｍ３、Ｍ
４）において、能力がＫ2 であるトランジスタＭ３のソ
ースが抵抗Ｒ1 を介してエミッタサイズの比が１である
トランジスタＱ１のエミッタに接続され、能力が１であ
るトランジスタＭ４のソースが抵抗Ｒ2 と抵抗Ｒ3 の直
列回路を介してエミッタサイズの比がＫ1 であるトラン
ジスタＱ２のエミッタを接続される。なお、抵抗Ｒ2 と
抵抗Ｒ3 は実体は１つの抵抗であるが、動作解析の都合
から２つに区分したものである。
等しいトランジスタ同士［（Ｍ１とＭ３）、（Ｍ２とＭ
４）］が直列接続されて１つの定電流源を構成してい
る。即ち、（第２の）カレントミラー回路（Ｍ３、Ｍ
４）において、能力がＫ2 であるトランジスタＭ３のソ
ースが抵抗Ｒ1 を介してエミッタサイズの比が１である
トランジスタＱ１のエミッタに接続され、能力が１であ
るトランジスタＭ４のソースが抵抗Ｒ2 と抵抗Ｒ3 の直
列回路を介してエミッタサイズの比がＫ1 であるトラン
ジスタＱ２のエミッタを接続される。なお、抵抗Ｒ2 と
抵抗Ｒ3 は実体は１つの抵抗であるが、動作解析の都合
から２つに区分したものである。
【００２８】以上の構成において、抵抗Ｒ1 を流れる電
流をＩ1 、抵抗Ｒ2 と同Ｒ3 を流れる電流をＩ2 とする
と、（第１の）カレントミラー回路のＭ１とＭ２のミラ
ー比がＫ2 ：１であるので、Ｉ1 ＝Ｋ2 ×Ｉ2 である。
また（第２の）カレントミラー回路のＭ３とＭ４のミラ
ー比もＫ2 ：１であるので、Ｍ４のソース電圧ＶREFと
Ｍ３のソース電圧ＶREF ′とは等しくなる。
流をＩ1 、抵抗Ｒ2 と同Ｒ3 を流れる電流をＩ2 とする
と、（第１の）カレントミラー回路のＭ１とＭ２のミラ
ー比がＫ2 ：１であるので、Ｉ1 ＝Ｋ2 ×Ｉ2 である。
また（第２の）カレントミラー回路のＭ３とＭ４のミラ
ー比もＫ2 ：１であるので、Ｍ４のソース電圧ＶREFと
Ｍ３のソース電圧ＶREF ′とは等しくなる。
【００２９】このとき、Ｑ１のベース・エミッタ間電圧
ＶBE1 は数式８で表され、Ｑ２のベース・エミッタ間電
圧ＶBE2 は数式９で表されるので、差電圧ΔＶBEは数式
１０となる。
ＶBE1 は数式８で表され、Ｑ２のベース・エミッタ間電
圧ＶBE2 は数式９で表されるので、差電圧ΔＶBEは数式
１０となる。
【００３０】
【数８】ＶBE1 ＝ＶT ln（Ｋ2 Ｉ2 ／ＩS)
【００３１】
【数９】ＶBE2 ＝ＶT lnＩ2 ／（Ｋ1 ＩS)
【００３２】
【数１０】ΔＶBE＝ＶBE1 −ＶBE2 ＝ＶT ln（Ｋ1 Ｋ2)
【００３３】また、ＶREF ＝ＶREF ′であるので、Ｉ2
＝ΔＶBE／Ｒ3 となる。従って、出力基準電圧ＶREF は
数式１１となる。
＝ΔＶBE／Ｒ3 となる。従って、出力基準電圧ＶREF は
数式１１となる。
【００３４】
【数１１】 ＶREF ＝ＶBE2 ＋（１＋Ｒ2 ／Ｒ3)ΔＶBE ＝ＶBE1 ＋（Ｒ2 ／Ｒ3)ΔＶBE ＝ＶBE1 ＋（Ｒ1 ／Ｒ3)Ｋ2 ΔＶBE
【００３５】そして、この出力基準電圧ＶREF の温度特
性は、数式１２となる。
性は、数式１２となる。
【００３６】
【数１２】 ｄＶREF ／ｄＴ＝ｄＶBE1 ／ｄＴ＋（Ｒ2 ／Ｒ3)ｄΔＶBE／ｄＴ ＝ｄＶBE1 ／ｄＴ＋（Ｒ1 ／Ｒ3)Ｋ2 ｄΔＶBE／ｄＴ
【００３７】ここで数式１２において、ｄＶBE1 ／ｄＴ
≒−２ｍＶ／deg 、ｄΔＶBE／ｄＴ＝０．０８５ｍＶ／
deg である。従って、（Ｒ2 ／Ｒ3)ln（Ｋ1 Ｋ2)＝（Ｒ
1 ／Ｒ3)Ｋ2 ln（Ｋ1 Ｋ2)＝２３．５に設定すれば、ｄ
ＶREF ／ｄＴ≒０となる。このときのＶREF の値はＶ
BE1 ≒０．６Ｖとすると、ＶREF ≒１．２１１Ｖとな
る。つまり、図５に示したのと同等の特性の基準電圧発
生回路を実現できたのである。
≒−２ｍＶ／deg 、ｄΔＶBE／ｄＴ＝０．０８５ｍＶ／
deg である。従って、（Ｒ2 ／Ｒ3)ln（Ｋ1 Ｋ2)＝（Ｒ
1 ／Ｒ3)Ｋ2 ln（Ｋ1 Ｋ2)＝２３．５に設定すれば、ｄ
ＶREF ／ｄＴ≒０となる。このときのＶREF の値はＶ
BE1 ≒０．６Ｖとすると、ＶREF ≒１．２１１Ｖとな
る。つまり、図５に示したのと同等の特性の基準電圧発
生回路を実現できたのである。
【００３８】次に、図２は、本発明の第２実施例に係る
基準電圧発生回路を示す。この第２実施例回路は、一方
の電源端子がわを電源ＶDDがわとし、他方の電源端子が
わを接地がわとして構成したものである。即ち、前記第
１実施例回路において、ＰＮＰトランジスタをＮＰＮト
ランジスタとし、ＰチャネルＭＯＳトランジスタをＮチ
ャネルＭＯＳトランジスタとし、ＮチャネルＭＯＳトラ
ンジスタをＰチャネルＭＯＳトランジスタとしたもの
で、同等の特性が得られる。
基準電圧発生回路を示す。この第２実施例回路は、一方
の電源端子がわを電源ＶDDがわとし、他方の電源端子が
わを接地がわとして構成したものである。即ち、前記第
１実施例回路において、ＰＮＰトランジスタをＮＰＮト
ランジスタとし、ＰチャネルＭＯＳトランジスタをＮチ
ャネルＭＯＳトランジスタとし、ＮチャネルＭＯＳトラ
ンジスタをＰチャネルＭＯＳトランジスタとしたもの
で、同等の特性が得られる。
【００３９】なお、本第１、第２実施例回路は、３つの
方式で実現できる。第１は個別部品で実現する方式であ
る。回路規模が小さいので、当該回路単独ならばそれな
りの利点がある。第２はＣＭＯＳプロセスで実現する方
式である。図１の構成はＰサブストレートを用いたＣＭ
ＯＳ集積回路に適用でき、図２の構成はＮサブストレー
トを用いたＣＭＯＳ集積回路に適用できる。この場合に
は、Ｑ１とＱ２はいわゆる寄生トランジスタを利用する
ことになり、アナロググランドＶAGは必要があれば、外
部から供給する。第３はバイポーラトランジスタとＭＯ
Ｓトランジスタとを同一サブストレートに形成するＢｉ
−ＣＭＯＳプロセスで実現する方式である。
方式で実現できる。第１は個別部品で実現する方式であ
る。回路規模が小さいので、当該回路単独ならばそれな
りの利点がある。第２はＣＭＯＳプロセスで実現する方
式である。図１の構成はＰサブストレートを用いたＣＭ
ＯＳ集積回路に適用でき、図２の構成はＮサブストレー
トを用いたＣＭＯＳ集積回路に適用できる。この場合に
は、Ｑ１とＱ２はいわゆる寄生トランジスタを利用する
ことになり、アナロググランドＶAGは必要があれば、外
部から供給する。第３はバイポーラトランジスタとＭＯ
Ｓトランジスタとを同一サブストレートに形成するＢｉ
−ＣＭＯＳプロセスで実現する方式である。
【００４０】次に、図３は、本発明の第３実施例に係る
基準電圧発生回路を示す。この第３実施例回路は、一方
の電源端子がわ（接地端がわ）に配置される２つのＰＮ
Ｐトランジスタ（Ｑ１、Ｑ２）と、他方の電源端子がわ
（電源ＶDDがわ）に配置され定電流源を構成する３つの
カレントミラー回路［（Ｍ１、Ｍ２）（Ｍ３、Ｍ４）
（Ｍ５、Ｍ６）］とを中心に構成される。
基準電圧発生回路を示す。この第３実施例回路は、一方
の電源端子がわ（接地端がわ）に配置される２つのＰＮ
Ｐトランジスタ（Ｑ１、Ｑ２）と、他方の電源端子がわ
（電源ＶDDがわ）に配置され定電流源を構成する３つの
カレントミラー回路［（Ｍ１、Ｍ２）（Ｍ３、Ｍ４）
（Ｍ５、Ｍ６）］とを中心に構成される。
【００４１】２つのトランジスタ（Ｑ１、Ｑ２）は、エ
ミッタサイズの比が、Ｑ１：Ｑ２＝１：Ｋであり、ベー
ス同士が共通接続されて接地され、またコレクタもそれ
ぞれ接地される。つまり、このＱ１とＱ２はダイオード
接続されている。
ミッタサイズの比が、Ｑ１：Ｑ２＝１：Ｋであり、ベー
ス同士が共通接続されて接地され、またコレクタもそれ
ぞれ接地される。つまり、このＱ１とＱ２はダイオード
接続されている。
【００４２】３つのカレントミラー回路では、各カレン
トミラー回路を構成する２つのＦＥＴ（ＭＯＳトランジ
スタ）は同一能力、つまり、各カレントミラー回路にお
けるミラー比は１であるが、電源ＶDD側のカレントミラ
ー回路（Ｍ１、Ｍ２）はＰチャネルＦＥＴで構成され、
中間のカレントミラー回路（Ｍ３、Ｍ４）と駆動側のカ
レントミラー回路（Ｍ５、Ｍ６）はそれぞれＮチャネル
ＦＥＴで構成され、トランジスタＭ５のソースが抵抗Ｒ
1 を介してエミッタサイズの比が１であるトランジスタ
Ｑ１のエミッタに接続され、トランジスタＭ６のソース
が抵抗Ｒ2 と抵抗Ｒ3 の直列回路を介してエミッタサイ
ズの比がＫ1 であるトランジスタＱ２のエミッタを接続
される。なお、抵抗Ｒ2 と抵抗Ｒ3 は実体は１つの抵抗
であるが、動作解析の都合から２つに区分したものであ
る。
トミラー回路を構成する２つのＦＥＴ（ＭＯＳトランジ
スタ）は同一能力、つまり、各カレントミラー回路にお
けるミラー比は１であるが、電源ＶDD側のカレントミラ
ー回路（Ｍ１、Ｍ２）はＰチャネルＦＥＴで構成され、
中間のカレントミラー回路（Ｍ３、Ｍ４）と駆動側のカ
レントミラー回路（Ｍ５、Ｍ６）はそれぞれＮチャネル
ＦＥＴで構成され、トランジスタＭ５のソースが抵抗Ｒ
1 を介してエミッタサイズの比が１であるトランジスタ
Ｑ１のエミッタに接続され、トランジスタＭ６のソース
が抵抗Ｒ2 と抵抗Ｒ3 の直列回路を介してエミッタサイ
ズの比がＫ1 であるトランジスタＱ２のエミッタを接続
される。なお、抵抗Ｒ2 と抵抗Ｒ3 は実体は１つの抵抗
であるが、動作解析の都合から２つに区分したものであ
る。
【００４３】なお、（Ｍ３、Ｍ４）（Ｍ５、Ｍ６）の各
カレントミラー回路において、Ｍ３とＭ５がドレイン・
ゲート間を接続し、Ｍ４とＭ６が開放の場合を図示して
あるが、これらの関係は相互に交換可能である。また、
駆動側のカレントミラー回路（Ｍ５、Ｍ６）は、図４に
示すように、Ｍ５のゲートをＭ６のドレインに接続し、
Ｍ６のゲートをＭ５のドレインに接続しても良い。ま
た、中間のカレントミラー回路（Ｍ３、Ｍ４）は、図示
例ではＮチャネルＦＥＴで構成してあるが、Ｐチャネル
ＦＥＴで構成しても良い。そして、図示省略したが第１
実施例に対する第２実施例のように、一方の電源端子が
わを電源ＶDDがわとし、他方電源端子がわを接地がわと
しても構成できる。
カレントミラー回路において、Ｍ３とＭ５がドレイン・
ゲート間を接続し、Ｍ４とＭ６が開放の場合を図示して
あるが、これらの関係は相互に交換可能である。また、
駆動側のカレントミラー回路（Ｍ５、Ｍ６）は、図４に
示すように、Ｍ５のゲートをＭ６のドレインに接続し、
Ｍ６のゲートをＭ５のドレインに接続しても良い。ま
た、中間のカレントミラー回路（Ｍ３、Ｍ４）は、図示
例ではＮチャネルＦＥＴで構成してあるが、Ｐチャネル
ＦＥＴで構成しても良い。そして、図示省略したが第１
実施例に対する第２実施例のように、一方の電源端子が
わを電源ＶDDがわとし、他方電源端子がわを接地がわと
しても構成できる。
【００４４】以上示した第３実施例回路（図３）及び第
４実施例回路（図４）の構成において、ＭＯＳトランジ
スタのゲート幅変調は無視するとして、抵抗Ｒ1 を流れ
る電流をＩ1 、抵抗Ｒ2 と同Ｒ3 を流れる電流をＩ2 と
すると、各カレントミラー回路のミラー比は１であるの
で、Ｉ1 ＝Ｉ2 となり、Ｍ５のソース電圧ＶREF とＭ６
のソース電圧ＶREF ′とは等しくなる。
４実施例回路（図４）の構成において、ＭＯＳトランジ
スタのゲート幅変調は無視するとして、抵抗Ｒ1 を流れ
る電流をＩ1 、抵抗Ｒ2 と同Ｒ3 を流れる電流をＩ2 と
すると、各カレントミラー回路のミラー比は１であるの
で、Ｉ1 ＝Ｉ2 となり、Ｍ５のソース電圧ＶREF とＭ６
のソース電圧ＶREF ′とは等しくなる。
【００４５】トランジスタＱ１のベース・エミッタ間電
圧ＶBE1 は数式１３で表され、Ｑ２のベース・エミッタ
間電圧ＶBE2 は数式１４で表される。また、Ｑ１とＱ２
のエミッタサイズ比はＱ１：Ｑ２＝１：Ｋであるから、
ＩS2＝ＫＩS1である。従って、差電圧ΔＶBEは数式１５
となる。
圧ＶBE1 は数式１３で表され、Ｑ２のベース・エミッタ
間電圧ＶBE2 は数式１４で表される。また、Ｑ１とＱ２
のエミッタサイズ比はＱ１：Ｑ２＝１：Ｋであるから、
ＩS2＝ＫＩS1である。従って、差電圧ΔＶBEは数式１５
となる。
【００４６】
【数１３】ＶBE1 ＝ＶT ln（Ｉ1 ／ＩS1 )
【００４７】
【数１４】ＶBE2 ＝ＶT ln（Ｉ2 ／ＩS2 )
【００４８】
【数１５】ΔＶBE＝ＶBE1 −ＶBE2 ＝ＶT lnＫ
【００４９】各カレントミラー回路において、２つのＭ
ＯＳトランジスタは同一能力、つまり、ゲート幅Ｗとゲ
ート長Ｌの比（Ｗ／Ｌ）は等しいので、Ｒ1 ＝Ｒ2 とお
くと、ΔＶBE＝Ｉ2 Ｒ3 となる。従って、出力基準電圧
ＶREF は数式１６となる。
ＯＳトランジスタは同一能力、つまり、ゲート幅Ｗとゲ
ート長Ｌの比（Ｗ／Ｌ）は等しいので、Ｒ1 ＝Ｒ2 とお
くと、ΔＶBE＝Ｉ2 Ｒ3 となる。従って、出力基準電圧
ＶREF は数式１６となる。
【００５０】
【数１６】 ＶREF ＝ＶREF ′ ＝ＶBE1 ＋Ｉ1 Ｒ1 ＝ＶBE1 ＋（Ｒ1 ／Ｒ3)ＫΔＶBE
【００５１】そして、この出力基準電圧ＶREF の温度特
性は、数式１７となる。
性は、数式１７となる。
【００５２】
【数１７】 ｄＶREF ／ｄＴ＝ｄＶREF ′／ｄＴ ＝ｄＶBE1 ／ｄＴ＋（Ｒ1 ／Ｒ3)ｄΔＶBE／ｄＴ
【００５３】ここで数式１７において、ｄＶBE1 ／ｄＴ
≒−２ｍＶ／deg であるので、数式１５から、ｄΔＶBE
／ｄＴ＝（lnＫ）×０．０８５ｍＶ／deg と求まる。従
って、（Ｒ1 ／Ｒ3)lnＫ＝２３．５に設定すれば、ｄＶ
REF ／ｄＴ≒０となる。このときのＶREF の値は常温で
ＶBE1 ≒０．６Ｖとすると、ＶREF ≒１．２１１Ｖとな
る。
≒−２ｍＶ／deg であるので、数式１５から、ｄΔＶBE
／ｄＴ＝（lnＫ）×０．０８５ｍＶ／deg と求まる。従
って、（Ｒ1 ／Ｒ3)lnＫ＝２３．５に設定すれば、ｄＶ
REF ／ｄＴ≒０となる。このときのＶREF の値は常温で
ＶBE1 ≒０．６Ｖとすると、ＶREF ≒１．２１１Ｖとな
る。
【００５４】つまり、本第３、第４実施例回路は電源電
圧が上述した第１、第２実施例の場合よりも若干高くな
るものの、第１、第２実施例と同様に図５に示したのと
同等の特性の基準電圧発生回路を実現できたのである。
圧が上述した第１、第２実施例の場合よりも若干高くな
るものの、第１、第２実施例と同様に図５に示したのと
同等の特性の基準電圧発生回路を実現できたのである。
【００５５】なお、以上の解析では、ゲート幅変調を無
視したが、実際のトランジスタにはゲート幅変調が現れ
る。しかし、Ｍ３〜Ｍ６の２つのカレントミラー回路を
図３に示すようにカスコード接続するか、図４に示すよ
うにトランスリニアクロスクァッド接続とすれば、Ｉ1
とＩ2 の比がずれても、ＶREF とＶREF ′の値をほぼ等
しくできる。
視したが、実際のトランジスタにはゲート幅変調が現れ
る。しかし、Ｍ３〜Ｍ６の２つのカレントミラー回路を
図３に示すようにカスコード接続するか、図４に示すよ
うにトランスリニアクロスクァッド接続とすれば、Ｉ1
とＩ2 の比がずれても、ＶREF とＶREF ′の値をほぼ等
しくできる。
【００５６】また、本第３、第４実施例回路は、３つの
カレントミラー回路は特性を揃える必要があるので、Ｃ
ＭＯＳプロセス又はＢｉ−ＣＭＯＳプロセスで実現する
方が望ましい。
カレントミラー回路は特性を揃える必要があるので、Ｃ
ＭＯＳプロセス又はＢｉ−ＣＭＯＳプロセスで実現する
方が望ましい。
【００５７】
【発明の効果】以上説明したように、本発明の基準電圧
発生回路によれば、ＯＰアンプを使用せず、エミッタサ
イズが異なりダイオードとして動作する２つのトランジ
スタと、この２つのトランジスタを抵抗を介して各別に
駆動する定電流源とで構成し、定電流源は２つ又は３つ
のカレントミラー回路で構成してあるので、回路規模を
小さくでき、回路電流を少なくできる効果がある。
発生回路によれば、ＯＰアンプを使用せず、エミッタサ
イズが異なりダイオードとして動作する２つのトランジ
スタと、この２つのトランジスタを抵抗を介して各別に
駆動する定電流源とで構成し、定電流源は２つ又は３つ
のカレントミラー回路で構成してあるので、回路規模を
小さくでき、回路電流を少なくできる効果がある。
【図１】本発明の第１実施例に係る基準電圧発生回路の
回路図である。
回路図である。
【図２】本発明の第２実施例に係る基準電圧発生回路の
回路図である。
回路図である。
【図３】本発明の第３実施例に係る基準電圧発生回路の
回路図である。
回路図である。
【図４】本発明の第４実施例に係る基準電圧発生回路の
回路図である。
回路図である。
【図５】従来の基準電圧発生回路の回路図である。
Ｑ１ トランジスタ Ｑ２ トランジスタ Ｍ１〜Ｍ６ ＭＯＳトランジスタ Ｒ1 〜Ｒ3 抵抗 ＶAG アナロググランド ＶDD 直流電源 ＶREF 基準電圧 ＶREF ′ 基準電圧
Claims (4)
- 【請求項１】 一方の電源端子がわに配置されるトラン
ジスタであって、エミッタサイズが異なりベース同士が
共通接続されダイオードとして動作する２つのトランジ
スタと； 他方の電源端子がわに配置され前記２つのト
ランジスタそれぞれのエミッタと抵抗を介して接続され
る定電流源であって、能力が異なる２つのＦＥＴで構成
されるカレントミラー回路の２回路または能力が等しい
２つのＦＥＴで構成されるカレントミラー回路の３回路
で構成される定電流源と； を備えたことを特徴とする
基準電圧発生回路。 - 【請求項２】 一方の電源端子がわに配置されるトラン
ジスタであって、エミッタサイズ比が１：Ｋ1 でありベ
ース同士が共通接続されダイオードとして動作する２つ
のトランジスタと； 他方の電源端子がわに配置される
定電流源であって、能力比がＫ2 ：１である２つのＰチ
ャネルＦＥＴ及び２つのＮチャネルＦＥＴで構成される
第１及び第２のカレントミラー回路で構成される定電流
源と；を備え、前記第１及び第２のカレントミラー回路
を能力の等しいＦＥＴ同士を直列接続すると共に； そ
の能力がＫ2 である方のＦＥＴの出力端に抵抗を介して
前記２つのトランジスタのうちエミッタサイズの比が１
であるトランジスタのエミッタを接続し； その能力が
１である方のＦＥＴの出力端に抵抗を介して前記２つの
トランジスタのうちエミッタサイズの比がＫ1 であるト
ランジスタのエミッタを接続してある； ことを特徴と
する基準電圧発生回路。 - 【請求項３】 一方の電源端子がわに配置されるトラン
ジスタであって、エミッタサイズが異なりベース同士が
共通接続されダイオードとして動作する２つのトランジ
スタと； 他方の電源端子がわに配置され前記２つのト
ランジスタそれぞれのエミッタと抵抗を介して接続され
る定電流源であって、能力が等しい２つのＦＥＴで構成
されるカレントミラー回路の３回路で構成される定電流
源と；を備え、前記カレントミラー回路の３回路は、中
間のカレントミラー回路がＰチャネルＦＥＴ又はＮチャ
ネルＦＥＴで構成され； 他方の電源端子側又はトラン
ジスタ駆動側の何れか一方のカレントミラー回路がＰチ
ャネルＦＥＴで構成され； 他方の電源端子側又はトラ
ンジスタ駆動側の何れか他方のカレントミラー回路がＮ
チャネルＦＥＴで構成される； ことを特徴とする基準
電圧発生回路。 - 【請求項４】 請求項３に記載の基準電圧発生回路にお
いて； トランジスタ駆動側に配置されるカレントミラ
ー回路は、一方のＦＥＴのゲートを他方のＦＥＴのドレ
インに接続してなる； ことを特徴とする基準電圧発生
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-75215 | 1992-02-26 | ||
| JP7521592 | 1992-02-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05304424A true JPH05304424A (ja) | 1993-11-16 |
| JP2522468B2 JP2522468B2 (ja) | 1996-08-07 |
Family
ID=13569770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4308213A Expired - Lifetime JP2522468B2 (ja) | 1992-02-26 | 1992-10-22 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2522468B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11134043A (ja) * | 1997-10-30 | 1999-05-21 | Sharp Corp | 直流安定化電源回路 |
| US5926121A (en) * | 1997-10-24 | 1999-07-20 | Victor Company Of Japan, Ltd. | Signal processing apparatus |
| KR100890849B1 (ko) * | 2002-01-29 | 2009-03-27 | 세이코 인스트루 가부시키가이샤 | 기준전압회로 및 전자기기 |
| JP2013183268A (ja) * | 2012-03-01 | 2013-09-12 | Denso Corp | コンパレータ |
| CN103376269A (zh) * | 2012-04-20 | 2013-10-30 | 雅马哈发动机株式会社 | 印刷电路板的检查装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5535543A (en) * | 1978-09-05 | 1980-03-12 | Toshiba Corp | Output buffer circuit |
| JPS5858843A (ja) * | 1981-09-30 | 1983-04-07 | 松下電工株式会社 | 電力線搬送システム |
-
1992
- 1992-10-22 JP JP4308213A patent/JP2522468B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5535543A (en) * | 1978-09-05 | 1980-03-12 | Toshiba Corp | Output buffer circuit |
| JPS5858843A (ja) * | 1981-09-30 | 1983-04-07 | 松下電工株式会社 | 電力線搬送システム |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5926121A (en) * | 1997-10-24 | 1999-07-20 | Victor Company Of Japan, Ltd. | Signal processing apparatus |
| JPH11134043A (ja) * | 1997-10-30 | 1999-05-21 | Sharp Corp | 直流安定化電源回路 |
| KR100890849B1 (ko) * | 2002-01-29 | 2009-03-27 | 세이코 인스트루 가부시키가이샤 | 기준전압회로 및 전자기기 |
| JP2013183268A (ja) * | 2012-03-01 | 2013-09-12 | Denso Corp | コンパレータ |
| CN103376269A (zh) * | 2012-04-20 | 2013-10-30 | 雅马哈发动机株式会社 | 印刷电路板的检查装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2522468B2 (ja) | 1996-08-07 |
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