JPH05304448A - 入力プルアップ回路付半導体集積回路 - Google Patents
入力プルアップ回路付半導体集積回路Info
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- JPH05304448A JPH05304448A JP3295366A JP29536691A JPH05304448A JP H05304448 A JPH05304448 A JP H05304448A JP 3295366 A JP3295366 A JP 3295366A JP 29536691 A JP29536691 A JP 29536691A JP H05304448 A JPH05304448 A JP H05304448A
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000005669 field effect Effects 0.000 claims description 4
- 230000005856 abnormality Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
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Abstract
(57)【要約】
【目的】ＧＮＤ，入力信号線間でデッドショートが発生
しても、システムとしての重大事故が発生しないよう
に、入力プルアップ回路に対策を行なう。 【構成】入力端子１からの信号と内臓リファレンス信号
とをそれぞれ入力するコンパレータ３の出力をプルアッ
プ用Ｐチャンネルトランジスタ４のゲートに接続する。 【効果】自動車分野などの再重大故障の一つであるＧＮ
Ｄと入力信号線間のショート故障に対し、熱破壊を防止
するとともに誤動作を防ぐ。
しても、システムとしての重大事故が発生しないよう
に、入力プルアップ回路に対策を行なう。 【構成】入力端子１からの信号と内臓リファレンス信号
とをそれぞれ入力するコンパレータ３の出力をプルアッ
プ用Ｐチャンネルトランジスタ４のゲートに接続する。 【効果】自動車分野などの再重大故障の一つであるＧＮ
Ｄと入力信号線間のショート故障に対し、熱破壊を防止
するとともに誤動作を防ぐ。
Description
【０００１】
【産業上の利用分野】本発明は集積回路に内蔵される入
力プルアップ回路に係わり、特に外部に対し一定以上の
ソース電流を必要とする自動車分野などに使用可能な入
力プルアップ回路付半導体集積回路に関する。
力プルアップ回路に係わり、特に外部に対し一定以上の
ソース電流を必要とする自動車分野などに使用可能な入
力プルアップ回路付半導体集積回路に関する。
【０００２】
【従来の技術】従来の入力プルアップ回路付半導体集積
回路は、図５に示す様に、入力端子（ＩＮ）１と高位側
基準電位（以後、ＶＣＣ、という）線とにドレイン電極
（Ｄ）とソース電極（Ｓ）をそれぞれ接続し、ゲート電
極（Ｇ）を低位側基準電位（以後、ＶＳＳ、という）た
とえば接地電位に接続したＰチャンネル型絶縁ゲート電
界効果トランジスタ（以後、Ｐチャンネル型トランジス
タ、という）４を具備し、かつ、入力端子１と出力端子
（ＯＵＴ）２との間に内部回路５をもうけている。
回路は、図５に示す様に、入力端子（ＩＮ）１と高位側
基準電位（以後、ＶＣＣ、という）線とにドレイン電極
（Ｄ）とソース電極（Ｓ）をそれぞれ接続し、ゲート電
極（Ｇ）を低位側基準電位（以後、ＶＳＳ、という）た
とえば接地電位に接続したＰチャンネル型絶縁ゲート電
界効果トランジスタ（以後、Ｐチャンネル型トランジス
タ、という）４を具備し、かつ、入力端子１と出力端子
（ＯＵＴ）２との間に内部回路５をもうけている。
【０００３】又、図７の従来技術では、Ｐチャンネル型
トランジスタの代りに抵抗１３を用いている。
トランジスタの代りに抵抗１３を用いている。
【０００４】次に動作について説明する。図５の外部ス
イッチ（ＳＷ）１０がＯＦＦの時、集積回路（以後、Ｉ
Ｃ、という）の入力端子１は、ＩＣ内蔵のプルアップト
ランジスタ４によりハイレベルとなる。この時、ＩＣの
出力端子２にはハイレベル（出力非反転）が出力され
る。次に、外部スイッチ１０がＯＮの時、外部スイッチ
１０、外部コネクタ９、外部抵抗８（抵抗値がＲｅ）を
通してＩＣ入力端子１がプルダウンされるため、この入
力端子よりソース電流（ｉs ）が流れ出す。この時のＩ
Ｃ入力端子１の電圧は外部抵抗８の抵抗値Ｒｅと内蔵プ
ルアップトランジスタ４のＯＮ抵抗の抵抗値ＲONとの分
圧比によって決定される。この場合、図６に示す様にＩ
Ｃの内部回路５の入力電圧（閾値電圧）（ＶIHL ）をこ
の時の入力端子電圧レベル（ＶIN）以上に設定する事に
より出力端子にロウレベルが出力される。尚、外部スイ
ッチ１０がＯＮの時のＶIHL とＶINとの関係は次の
（１）式で示される。
イッチ（ＳＷ）１０がＯＦＦの時、集積回路（以後、Ｉ
Ｃ、という）の入力端子１は、ＩＣ内蔵のプルアップト
ランジスタ４によりハイレベルとなる。この時、ＩＣの
出力端子２にはハイレベル（出力非反転）が出力され
る。次に、外部スイッチ１０がＯＮの時、外部スイッチ
１０、外部コネクタ９、外部抵抗８（抵抗値がＲｅ）を
通してＩＣ入力端子１がプルダウンされるため、この入
力端子よりソース電流（ｉs ）が流れ出す。この時のＩ
Ｃ入力端子１の電圧は外部抵抗８の抵抗値Ｒｅと内蔵プ
ルアップトランジスタ４のＯＮ抵抗の抵抗値ＲONとの分
圧比によって決定される。この場合、図６に示す様にＩ
Ｃの内部回路５の入力電圧（閾値電圧）（ＶIHL ）をこ
の時の入力端子電圧レベル（ＶIN）以上に設定する事に
より出力端子にロウレベルが出力される。尚、外部スイ
ッチ１０がＯＮの時のＶIHL とＶINとの関係は次の
（１）式で示される。
【０００５】
【０００６】
【発明が解決しようとする課題】この従来の入力プルア
ップ回路付半導体集積回路では、自動車分野などで使用
された場合に問題となる、ＩＣの入力端子１と外部抵抗
９の間のどこかと接地（ＧＮＤ）間でショート（図５に
おいて点線１５で示す）した場合（通称デッドショート
と言いシステムダウンにつながる最も重大な故障モー
ド）、図６に示す様に正常時のソース電流（ｉs ）に比
べ非常に大きいショート電流（ｉss）が流れ、やがてＩ
Ｃは熱破壊しシステムがダウンしてしまう。またシステ
ムがダウンするまでこのＩＣは外部スイッチがＯＮ／Ｏ
ＦＦに関係なく誤動作をし続けるというような問題点が
あった。
ップ回路付半導体集積回路では、自動車分野などで使用
された場合に問題となる、ＩＣの入力端子１と外部抵抗
９の間のどこかと接地（ＧＮＤ）間でショート（図５に
おいて点線１５で示す）した場合（通称デッドショート
と言いシステムダウンにつながる最も重大な故障モー
ド）、図６に示す様に正常時のソース電流（ｉs ）に比
べ非常に大きいショート電流（ｉss）が流れ、やがてＩ
Ｃは熱破壊しシステムがダウンしてしまう。またシステ
ムがダウンするまでこのＩＣは外部スイッチがＯＮ／Ｏ
ＦＦに関係なく誤動作をし続けるというような問題点が
あった。
【０００７】
【課題を解決するための手段】本発明の特徴は、入力端
子と、ＶＣＣ線と、ＶＳＳ線と、出力端子と、前記入出
力端子間に設けられた内部回路と、リファレンス電圧を
発生させる回路と、前記入力端子に接続する第１の入力
端と前記リファレンス電圧を入力する第２の入力端とゲ
ート信号を出力する出力端とを有するコンパレータと、
前記入力端子と前記ＶＣＣ線との間に接続されゲートに
前記ゲート信号を入力するゲート素子とを具備する入力
プルアップ回路付半導体集積回路にある。
子と、ＶＣＣ線と、ＶＳＳ線と、出力端子と、前記入出
力端子間に設けられた内部回路と、リファレンス電圧を
発生させる回路と、前記入力端子に接続する第１の入力
端と前記リファレンス電圧を入力する第２の入力端とゲ
ート信号を出力する出力端とを有するコンパレータと、
前記入力端子と前記ＶＣＣ線との間に接続されゲートに
前記ゲート信号を入力するゲート素子とを具備する入力
プルアップ回路付半導体集積回路にある。
【０００８】前記ゲート素子は絶縁ゲート電界効果トラ
ンジスタたとえばＰチャンネル型トランジスタであり、
前記ゲートは該トランジスタのゲート電極であることが
好ましい。
ンジスタたとえばＰチャンネル型トランジスタであり、
前記ゲートは該トランジスタのゲート電極であることが
好ましい。
【０００９】また、前記ゲート素子と並列に前記入力端
子と前記ＶＣＣとの間にプルアップ抵抗を接続する事が
できる。
子と前記ＶＣＣとの間にプルアップ抵抗を接続する事が
できる。
【００１０】さらに、前記ゲートと前記コンパレータの
出力端との間に、コントロール端子からのコントロール
信号を入力しその出力を前記内部回路のリセット信号と
するＡＮＤゲートを設ける事ができる。
出力端との間に、コントロール端子からのコントロール
信号を入力しその出力を前記内部回路のリセット信号と
するＡＮＤゲートを設ける事ができる。
【００１１】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の入力プルアップ回路
付半導体集積回路の等価回路図である。尚、図１におい
て図５と同一もしくは類似の機能の箇所は同じ符号で示
している。
る。図１は本発明の第１の実施例の入力プルアップ回路
付半導体集積回路の等価回路図である。尚、図１におい
て図５と同一もしくは類似の機能の箇所は同じ符号で示
している。
【００１２】入力端子１と、ＶＣＣ線と、ＶＳＳ（ＧＮ
Ｄ）線と、出力端子２と、前記入出力端子１，２間に設
けられた内部回路５と、ＶＣＣ線とＶＳＳ線間の抵抗６
と抵抗７との直列体から成りリファレンス電位
（Ｖref ）を発生させる回路と、前記入力端子１に接続
する第１の入力端（−）と前記リファレンス電位（Ｖ
ref ）を入力する第２の入力端（＋）とゲート信号を出
力する出力端１４とを有するコンパレータ３とを有して
いる。このゲート信号はＰチャンネル型トランジスタ４
のゲート電極（Ｇ）に入力され、かつ、このゲート信号
線は内部回路５のリセット端子（Ｒ）とも接続されてい
る。
Ｄ）線と、出力端子２と、前記入出力端子１，２間に設
けられた内部回路５と、ＶＣＣ線とＶＳＳ線間の抵抗６
と抵抗７との直列体から成りリファレンス電位
（Ｖref ）を発生させる回路と、前記入力端子１に接続
する第１の入力端（−）と前記リファレンス電位（Ｖ
ref ）を入力する第２の入力端（＋）とゲート信号を出
力する出力端１４とを有するコンパレータ３とを有して
いる。このゲート信号はＰチャンネル型トランジスタ４
のゲート電極（Ｇ）に入力され、かつ、このゲート信号
線は内部回路５のリセット端子（Ｒ）とも接続されてい
る。
【００１３】正常時は、外部スイッチ（ＳＷ）１０のＯ
Ｎ／ＯＦＦに合せＩＣの入力端子（ＩＮ）１の電位（Ｖ
IN ）は図２の（ａ）に示す電圧範囲である。
Ｎ／ＯＦＦに合せＩＣの入力端子（ＩＮ）１の電位（Ｖ
IN ）は図２の（ａ）に示す電圧範囲である。
【００１４】ここでＩＣの内臓リファレンス電位（Ｖ
ref ）は、ＩＣの入力端子１におけるロウレベル（ＶIN
（Ｌ））（外部スイッチ１０がＯＮの時の入力端子電
圧）より低く設定してあるから、コンパレータ３の出力
は、すなわちゲート信号は外部スイッチのＯＮ／ＯＦＦ
に関係なく常にロウレベルを出力してプルアップ用のＰ
チャンネル型トランジスタ４は常時ＯＮ状態となり通常
動作を行なう。
ref ）は、ＩＣの入力端子１におけるロウレベル（ＶIN
（Ｌ））（外部スイッチ１０がＯＮの時の入力端子電
圧）より低く設定してあるから、コンパレータ３の出力
は、すなわちゲート信号は外部スイッチのＯＮ／ＯＦＦ
に関係なく常にロウレベルを出力してプルアップ用のＰ
チャンネル型トランジスタ４は常時ＯＮ状態となり通常
動作を行なう。
【００１５】一方、図５の点線１５で示した様に、入力
端子１の外で（例えば、入力端子１と外部抵抗８との
間）接地ライン（ＧＮＤ）との間でショート異常が発生
した場合、図２の（ｂ）に示す様に、ＩＣの入力端子１
の電圧（ＶIN）はリファレンス電位（Ｖref ）以下とな
り、Ｐチャンネル型トランジスタ４はＯＦＦ状態とな
る。これにより、図２の（ｂ）に示す様に電流ｉs は瞬
時にｉssとなるだけですぐに零（０）となるから、ＩＣ
が熱破壊しシステムがダウンしてしまったりシステムが
ダウンするまでこのＩＣが外部スイッチのＯＮ／ＯＦＦ
に関係なく誤動作をし続けるというような不都合な事故
は無くなる。
端子１の外で（例えば、入力端子１と外部抵抗８との
間）接地ライン（ＧＮＤ）との間でショート異常が発生
した場合、図２の（ｂ）に示す様に、ＩＣの入力端子１
の電圧（ＶIN）はリファレンス電位（Ｖref ）以下とな
り、Ｐチャンネル型トランジスタ４はＯＦＦ状態とな
る。これにより、図２の（ｂ）に示す様に電流ｉs は瞬
時にｉssとなるだけですぐに零（０）となるから、ＩＣ
が熱破壊しシステムがダウンしてしまったりシステムが
ダウンするまでこのＩＣが外部スイッチのＯＮ／ＯＦＦ
に関係なく誤動作をし続けるというような不都合な事故
は無くなる。
【００１６】更に、このショート発生時のコンパレータ
１４の反転出力がリセット端子（Ｒ）に入力されて内部
回路５も初期化される。
１４の反転出力がリセット端子（Ｒ）に入力されて内部
回路５も初期化される。
【００１７】次に本発明の第２の実施例を図３を参照し
て説明する。尚、図３において図１と同一もしくは類似
の機能の箇所は同じ符号で示している。
て説明する。尚、図３において図１と同一もしくは類似
の機能の箇所は同じ符号で示している。
【００１８】第２の実施例ではＩＣの入力端子１とＶＣ
Ｃとの間にＰチャンネル型トランジスタ４と並列に高プ
ルアップ抵抗１１（Ｐチャンネル型トランジスタ４のオ
ン抵抗値ＲONの５０倍程度すなわち１００ＫΩ程度）を
接続している。
Ｃとの間にＰチャンネル型トランジスタ４と並列に高プ
ルアップ抵抗１１（Ｐチャンネル型トランジスタ４のオ
ン抵抗値ＲONの５０倍程度すなわち１００ＫΩ程度）を
接続している。
【００１９】これは異状発生後正常に復帰した場合、Ｐ
チャンネル型トランジスタ４が正常にすぐ戻るためのプ
ルアップ抵抗として、コンパレータ３の出力を正常時の
ロウレベルに戻す働きがある。
チャンネル型トランジスタ４が正常にすぐ戻るためのプ
ルアップ抵抗として、コンパレータ３の出力を正常時の
ロウレベルに戻す働きがある。
【００２０】次に本発明の第３の実施例を図４を参照し
て説明する。尚、図４において図１と同一もしくは類似
の機能の箇所は同じ符号で示している。
て説明する。尚、図４において図１と同一もしくは類似
の機能の箇所は同じ符号で示している。
【００２１】この第３の実施例のＩＣでは、別にコトロ
ール端子１６を設けこの信号とコンパレタ３の出力をそ
れぞれ入力とするＡＮＤゲート１２を介し、Ｐチャンネ
ル型とトランジスタのゲートＧに接続している。これに
より異状時→正常時にコントロール端子をハイレベル→
ロウレベルにする事によりＩＣは正常状態に復帰でき
る。また本実施例では、ＩＣの選別検査時にこのコント
ロール端子をロウレベルとする事により入力端子のリー
ク測定等を行なう事が出来る。
ール端子１６を設けこの信号とコンパレタ３の出力をそ
れぞれ入力とするＡＮＤゲート１２を介し、Ｐチャンネ
ル型とトランジスタのゲートＧに接続している。これに
より異状時→正常時にコントロール端子をハイレベル→
ロウレベルにする事によりＩＣは正常状態に復帰でき
る。また本実施例では、ＩＣの選別検査時にこのコント
ロール端子をロウレベルとする事により入力端子のリー
ク測定等を行なう事が出来る。
【００２２】
【発明の効果】以上説明したように本発明では、自動車
分野などで最重視される対ＧＮＤとのショートモード故
障発生時に、システムを安全サイドでシャットダウンで
きるフェールセーフ機能を有する。
分野などで最重視される対ＧＮＤとのショートモード故
障発生時に、システムを安全サイドでシャットダウンで
きるフェールセーフ機能を有する。
【図１】本発明の第１の実施例を示す等価回路図。
【図２】本発明が使用されるシステムの正常時と異常時
とのそれぞれの電圧関係を示したタイミングチャート。
とのそれぞれの電圧関係を示したタイミングチャート。
【図３】本発明の第２の実施例を示す等価回路図。
【図４】本発明の第３の実施例を示す等価回路図。
【図５】従来技術を示す等価回路図。
【図６】外部スイッチＯＮ／ＯＦＦ時と異常時のそれぞ
れのソース電流と入力端子電位関係を示す図。
れのソース電流と入力端子電位関係を示す図。
【図７】従来技術を示す等価回路図。
１ 入力端子（ＩＮ） ２ 出力端子（ＯＵＴ） ３ コンパレータ ４ Ｐチャンネルトランジスタ ５ 内部回路 ６，７ リファレンス抵抗 ８ 外部シリーズ抵抗 ９ 外部コネクタ １０ 外部スイッチ １１ プルアップ用高低抗 １２ ＡＮＤゲート １３ プルアップ抵抗 １４ コンパレータの出力端 １５ 入力線とＧＮＤとの間の不所望なショート １６ コントロール端子
Claims (5)
- 【請求項１】 入力端子と、高位側基準電位線と、低位
側基準電位線と、出力端子と、前記入出力端子間に設け
られた内部回路と、リファレンス電圧を発生させる回路
と、前記入力端子に接続する第１の入力端と前記リファ
レンス電圧を入力する第２の入力端とゲート信号を出力
する出力端とを有するコンパレータと、前記入力端子と
前記高位側基準電位線との間に接続されゲートに前記ゲ
ート信号を入力するゲート素子とを具備することを特徴
とする入力プルアップ回路付半導体集積回路。 - 【請求項２】 前記ゲート素子は絶縁ゲート電界効果ト
ランジスタであり、前記ゲートは該トランジスタのゲー
ト電極であることを特徴とする請求項１に記載の入力プ
ルアップ回路付半導体集積回路。 - 【請求項３】 前記絶縁ゲート電界効果トランジスタは
Ｐチャンネル型のトランジスタであることを特徴とする
請求項２に記載の入力プルアップ回路付半導体集積回
路。 - 【請求項４】 前記ゲート素子と並列に前記入力端子と
前記高位側基準電位線との間にプルアップ抵抗を接続し
たことを特徴とする請求項１、請求項２もしくは請求項
３に記載の入力プルアップ回路付半導体集積回路。 - 【請求項５】 前記ゲートと前記コンパレータの出力端
との間に、コントロール端子からのコントロール信号を
入力しその出力を前記内部回路のリセット信号とするＡ
ＮＤゲートを設けたことを特徴とする請求項１、請求項
２もしくは請求項３に記載の入力プルアップ回路付半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3295366A JP3036176B2 (ja) | 1991-11-12 | 1991-11-12 | 入力プルアップ回路付半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3295366A JP3036176B2 (ja) | 1991-11-12 | 1991-11-12 | 入力プルアップ回路付半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05304448A true JPH05304448A (ja) | 1993-11-16 |
| JP3036176B2 JP3036176B2 (ja) | 2000-04-24 |
Family
ID=17819700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3295366A Expired - Fee Related JP3036176B2 (ja) | 1991-11-12 | 1991-11-12 | 入力プルアップ回路付半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3036176B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7053696B2 (en) | 2002-10-17 | 2006-05-30 | Kabushiki Kaisha Toshiba | Semiconductor device with resistor element |
| JP2017050761A (ja) * | 2015-09-03 | 2017-03-09 | 株式会社豊田自動織機 | スイッチ信号入力回路 |
-
1991
- 1991-11-12 JP JP3295366A patent/JP3036176B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7053696B2 (en) | 2002-10-17 | 2006-05-30 | Kabushiki Kaisha Toshiba | Semiconductor device with resistor element |
| JP2017050761A (ja) * | 2015-09-03 | 2017-03-09 | 株式会社豊田自動織機 | スイッチ信号入力回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3036176B2 (ja) | 2000-04-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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