JPH0531261U

JPH0531261U - 半導体メモリ

Info

Publication number: JPH0531261U
Application number: JP087963U
Authority: JP
Inventors: 正義佐々木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1991-10-01
Filing date: 1991-10-01
Publication date: 1993-04-23
Anticipated expiration: 2006-10-01
Also published as: JP2585708Y2

Abstract

(57)【要約】【目的】メモリセル面積の割にメモリセルのデータ保持
特性を向上させ、メモリセル面積を小さくして微細化を
図ることができる様にする。【構成】メモリセルを構成しているフリップフロップの
駆動用のＮＭＯＳトランジスタ１２、１３において、ゲ
ート（チャネル）の両側端が互いに平行ではなく、活性
領域の端縁とゲート電極１２ａ、１３ａの一辺とが互い
に斜交している。このため、ドレインである拡散層２６
ｂ、２６ｄ側よりもソースである拡散層２６ａ、２６ｃ
側で、ゲート幅（チャネル幅）が広くなっている。この
結果、メモリセル面積が増加していないにも拘らず、Ｎ
ＭＯＳトランジスタ１２、１３の電流能力（β）が大き
く、メモリセルのデータ保持特性が向上している。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、ＳＲＡＭと称されている半導体メモリに関するものである。

【０００２】

【従来の技術】

図３は、抵抗負荷型ＳＲＡＭのメモリセルの等価回路を示している。このメモリセルのフリップフロップ１１は、駆動用のＮＭＯＳトランジスタ１２、１３と負荷用の抵抗素子１４、１５とから成っており、このフリップフロップ１１と転送用のＮＭＯＳトランジスタ１６、１７とでメモリセルが構成されている。

【０００３】ＮＭＯＳトランジスタ１２、１３のソースには接地線２１が接続されており、抵抗素子１４、１５には電源線２２が接続されている。また、ワード線２３がＮＭＯＳトランジスタ１６、１７のゲート電極になっており、これらのＮＭＯＳトランジスタ１６、１７の各々の一方のソース・ドレインに真補のビット線２４、２５が接続されている。

【０００４】図４は、この様な抵抗負荷型ＳＲＡＭの一従来例におけるメモリセルのうちで、ＮＭＯＳトランジスタ１２、１３、１６、１７のみを示している。この一従来例では、ＮＭＯＳトランジスタ１２、１３、１６、１７のソース・ドレインになっている拡散層２６ａ〜２６ｇが、半導体基板の活性領域中に形成されている。

【０００５】半導体基板上の絶縁膜（図示せず）上には、ＮＭＯＳトランジスタ１２、１３のゲート電極１２ａ、１３ａとワード線２３とが、第１層目の多結晶Ｓｉ膜等によって形成されている。そして、図４中に斜線で示す埋込みコンタクト２７ａ〜２７ｃを介して、ゲート電極１２ａが拡散層２６ｄ、２６ｆにコンタクトしており、ゲート電極１３ａが拡散層２６ｂにコンタクトしている。

【０００６】なお、図示されてはいないが、接地線２１は拡散層２６ａ、２６ｃにコンタクトしており、ビット線２４、２５は拡散層２６ｅ、２６ｇに夫々コンタクトしている。また、拡散層２６ｂ、２６ｄがメモリセルの記憶ノードになっている。

【０００７】ところで、メモリセルのデータ保持特性を向上させるためには、転送用のＮＭＯＳトランジスタ１６、１７の電流能力（β）に対する駆動用のＮＭＯＳトランジスタ１２、１３のβの比を大きくする必要がある。

【０００８】ＭＯＳトランジスタのβは、一般的に、 β＝（Ｗ／Ｌ）・Ｃ_ox・μ と表される。Ｗ、Ｌ、Ｃ_ox、μは、ＭＯＳトランジスタの夫々ゲート幅、ゲート長、単位面積当たりのゲート酸化膜容量及びキャリア移動度である。

【０００９】ここで、Ｃ_ox、μは同一半導体チップ内のＭＯＳトランジスタでは総て同じであるので、設計上でβを実質的に決めるのはＷとＬである。そして、転送用のＮＭＯＳトランジスタ１６、１７のβを基準にし、且つ駆動用のＮＭＯＳトランジスタ１２、１３のＬを基準にすると、上述のβの比を大きくするためには、ＮＭＯＳトランジスタ１２、１３のＷを大きくする必要がある。

【００１０】

【考案が解決しようとする課題】

ところが、一従来例のＳＲＡＭにおける駆動用のＮＭＯＳトランジスタ１２、１３では、図４に示した様に、ゲート（チャネル）の両側端が互いに平行であり、活性領域の端縁とゲート電極１２ａ、１３ａの両辺とが互いに直交している。このため、ドレインである拡散層２６ｂ、２６ｄ側とソースである拡散層２６ａ、２６ｃ側とで、ゲート幅（チャネル幅）が互いに同じである。

【００１１】このため、駆動用のＮＭＯＳトランジスタ１２、１３のＷを大きくするためには、図４中の縦方向でメモリセルを大きくする必要があり、メモリセル面積が大きくなる。逆に、メモリセル面積を小さくすると、所要のデータ保持特性を有することができなくなる。従って、従来のＳＲＡＭでは、この点が微細化の障害になっていた。

【００１２】

【課題を解決するための手段】

本考案による半導体メモリでは、フリップフロップ１１の駆動用トランジスタ１２、１３のチャネル幅がソース２６ａ、２６ｃ側とドレイン２６ｂ、２６ｄ側とで互いに異なっている。

【００１３】

【作用】

本考案による半導体メモリでは、メモリセル面積の割に駆動用トランジスタ１２、１３の電流能力が大きく、フリップフロップ１１の双安定性が高くて、メモリセルのデータ保持特性が優れている。

【００１４】

【実施例】

以下、抵抗負荷型ＳＲＡＭに適用した本考案の一実施例を、図１〜３を参照しながら説明する。

【００１５】本実施例では、図１中の領域３１、３２に示す様に、フリップフロップ１１の駆動用のＮＭＯＳトランジスタ１２、１３において、ゲート（チャネル）の両側端が互いに平行ではなく、活性領域の端縁とゲート電極１２ａ、１３ａの一辺とが互いに斜交しており、このために、ドレインである拡散層２６ｂ、２６ｄ側よりもソースである拡散層２６ａ、２６ｃ側でゲート幅（チャネル幅）が広くなっていることを除いて、図４に示した一従来例と実質的に同様の構成を有している。

【００１６】この様な本実施例では、図１と図４との比較からも明らかな様に、メモリセル面積は上述の一従来例に比べて増加していない。しかし、本実施例の様にゲート幅がドレイン側よりもソース側で広くなっていれば、ゲート幅が何れの部分においても本実施例のソース側におけるゲート幅と同じである一従来例に比べて、ＮＭＯＳトランジスタ１２、１３のβが大きい。逆に、βが同じであれば、メモリセル面積は一従来例よりも小さくすることができる。

【００１７】なお、本実施例の様にゲート幅がドレイン側よりもソース側で広くなっている方が、ソース側よりもドレイン側で広くなっている場合に比べて、飽和電流が大きくなって、βが大きくなる。

【００１８】しかし、基本的には、ソース、ドレインの何れか一方でゲート幅が広くなっていれば、それらのうちの狭い方のゲート幅しか有していない場合に比べて、βが大きくなる。従って、図１の領域３１、３２に示した本実施例の活性領域のパターンに限らず、図２（ａ）〜（ｄ）に示す様な種々の活性領域のパターンでも、 βが大きくなる。

【００１９】

【考案の効果】

本考案による半導体メモリでは、メモリセル面積の割にメモリセルのデータ保持特性が優れているので、メモリセル面積を小さくして微細化を図ることができる。

【図面の簡単な説明】

【図１】本考案の一実施例におけるメモリセルの概略的
な平面図である。

【図２】一実施例における要部の各種変形例の平面図で
ある。

【図３】本考案を適用し得る抵抗負荷型ＳＲＡＭのメモ
リセルの等価回路図である。

【図４】本考案の一従来例におけるメモリセルの概略的
な平面図である。

【符号の説明】

１１フリップフロップ１２ＮＭＯＳトランジスタ１３ＮＭＯＳトランジスタ２６ａ拡散層２６ｂ拡散層２６ｃ拡散層２６ｄ拡散層

Claims

【実用新案登録請求の範囲】

【請求項１】フリップフロップを用いてメモリセルが構
成されている半導体メモリにおいて、前記フリップフロップの駆動用トランジスタのチャネル
幅がソース側とドレイン側とで互いに異なっている半導
体メモリ。