JPH0531328B2 - - Google Patents
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- JPH0531328B2 JPH0531328B2 JP21185087A JP21185087A JPH0531328B2 JP H0531328 B2 JPH0531328 B2 JP H0531328B2 JP 21185087 A JP21185087 A JP 21185087A JP 21185087 A JP21185087 A JP 21185087A JP H0531328 B2 JPH0531328 B2 JP H0531328B2
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- JP
- Japan
- Prior art keywords
- value
- average level
- register
- leading
- digital
- Prior art date
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- Expired - Lifetime
Links
- 238000001514 detection method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Dc Digital Transmission (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、デイジタル表現された信号の平均レ
ベルを一定にするためのデイジタルAGC回路に
関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a digital AGC circuit for keeping the average level of a digitally expressed signal constant.
従来、この種のデイジタルAGC回路は、デイ
ジタル入力信号の平均レベルを算出して、その算
出値に応じて利得を求め、入力信号にこの利得を
乗じていた。
Conventionally, this type of digital AGC circuit calculates the average level of a digital input signal, determines a gain according to the calculated value, and multiplies the input signal by this gain.
上述した従来のデイジタルAGC回路は、入力
の平均レベルから直接利得を求めているため、入
力信号の平均レベルのダイナミツクレンジが広い
場合、その平均レベルのデイジタル表現のビツト
長が長くなつて、ROMテーブルを用いて利得を
求める場合ROMテーブルの容量が大きくなり、
また、この場合利得のダイナミツクレンジも広く
なるので利得をデイジタル表現するビツト長も長
くなり、入力信号と利得を乗算する乗算路のハー
ドウエアも大きくなるという欠点がある。
The conventional digital AGC circuit described above calculates the gain directly from the average level of the input, so if the dynamic range of the average level of the input signal is wide, the bit length of the digital representation of the average level becomes long, and the ROM When calculating gain using a table, the capacity of the ROM table becomes large,
Further, in this case, the dynamic range of the gain becomes wider, so the bit length for digitally representing the gain becomes longer, and the hardware of the multiplication path for multiplying the input signal and the gain also becomes larger.
本発明のデイジタルAGC回路は、
当該デイジタルAGC回路が出力したデイジタ
ル信号を入力してそれ以前に入力した所定数の入
力値との平均レベルを算出し、２進数デイジタル
値として出力する平均レベル算出手段と、
平均レベル算出手段の算出値のリーデイング
“０”を検出し、予め決められている平均レベル
の目標値のリーデイング“０”との差分の数値を
出力するリーデイング“０”検出手段と、
平均レベル算出手段の出力値を入力し、その値
をリーデイング“０”検出手段が出力した数値分
だけシフトして出力する第１のシフト手段と、
第１のシフト手段によつてシフトされた平均レ
ベル値を入力し、その値と平均レベルの目標値と
の比に対応する利得を出力する可変利得発生手段
と、
第１のレジスタと、
リーデイング“０”検出手段の出力値と第１の
レジスタの値を加算し、加算結果を第１のレジス
タに出力する加算手段と、
第２のレジスタと、
可変利得発生手段の出力と第２のレジスタの値
を乗算し、乗算結果を第２のレジスタに出力する
第１の乗算手段と、
入力したデイジタル値を第１のレジスタに保持
されている数値分シフトしてその値を出力する第
２のシフト手段と、
第２のシフト手段の出力値に第２のレジスタに
保持されている利得を乗算してその値を出力する
第２の乗算手段を有する。
The digital AGC circuit of the present invention includes an average level calculating means that inputs the digital signal outputted by the digital AGC circuit, calculates the average level with a predetermined number of previously input input values, and outputs the average level as a binary digital value. and a leading "0" detection means for detecting the leading "0" of the calculated value of the average level calculating means and outputting a numerical value of the difference between the leading "0" of the target value of the average level determined in advance, and a first shifting means for inputting the output value of the level calculating means, shifting the value by the numerical value outputted by the leading "0" detecting means and outputting the result; and an average level shifted by the first shifting means; variable gain generating means for inputting a value and outputting a gain corresponding to the ratio of the value to a target value of the average level; a first register; an addition means for adding values and outputting the addition result to the first register; a second register; multiplying the output of the variable gain generation means by the value of the second register; a first multiplication means for outputting; a second shifting means for shifting the input digital value by the numerical value held in the first register and outputting the value; It has a second multiplication means that multiplies the gains held in the second register and outputs the obtained value.
直前に当該デイジタルAGCから出力された所
定数のデイジタル値の平均値がそのリーデイング
“０”を目標値のリーデイング“０”と同じにな
るようにシフトされ、そのシフト数と前回粗調の
AGCに用いられたシフト数とを加算したシフト
数を用いて粗調のAGCが行なわれ、微調用の係
数も同じリーデイング“０”にシフトされた平均
レベル値と平均レベルの目標値との比が算出さ
れ、前回の微調用利得と乗算されたものを利得と
しているので、値が小さく、その乗算用領域は決
められた精度によつて定まるものとなる。
The average value of a predetermined number of digital values output from the digital AGC immediately before is shifted so that its leading value is the same as the leading value of the target value, and the number of shifts and the previous coarse adjustment are used.
Coarse AGC is performed using the shift number added to the shift number used for AGC, and the coefficient for fine adjustment is also shifted to the same leading "0".The ratio of the average level value and the average level target value. is calculated and multiplied by the previous fine adjustment gain to obtain the gain, so the value is small and the multiplication area is determined by a predetermined accuracy.
次に、本発明の実施例について図面を参照して
説明する。
Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明のデイジタルAGC回路の一実
施例のブロツク図である。 FIG. 1 is a block diagram of one embodiment of the digital AGC circuit of the present invention.
平均レベル算出手段１は第２の乗算手段６が直
前に出力したデイジタル値を入力し、それ以前に
入力した所定数の入力値との平均レベルを算出し
て２進数のデイジタル値として出力する。リーデ
イング“０”検出手段２は前記平均レベルの２進
数のリーデイング“０”を検出して、予め決めら
れている平均レベルの目標値のリーデイング
“０”との差分を出力する。第１のシフト手段３
はリーデイング“０”検出手段２の出力に応じて
平均レベルの２進数のリーデイング“０”を平均
レベル目標値のリーデイング“０”と同数になる
ようにシフトし、末尾が長ければ末尾を切捨て、
短かければ“０”を付加して出力する。可変利得
発生手段５は第１のシフト手段３の出力を入力
し、その値と目標値との比からそれに対応する微
調用の利得を出力する。加算手段１１はリーデイ
ング“０”検出手段３の出力値と第１のレジスタ
８の値を加算し、加算結果を第１のレジスタ８に
出力する。第１の乗算手段７は可変利得発生手段
５の出力と第２のレジスタ９の値を乗算し、乗算
結果を第２のレジスタ９に出力する。第２のシフ
ト手段４は入力したデイジタル信号に対し、レジ
スタ８が保持している更新されたシフト数だけシ
フトして粗調のAGCを行ない、そのシフトした
デイジタル信号を出力する。第２の乗算手段６は
第２のシフト手段４の出力を入力し、レジスタ９
の保持する更新された利得を乗算して微調の
AGCを行ない、その結果を出力する。 The average level calculation means 1 inputs the digital value outputted immediately before by the second multiplication means 6, calculates the average level with a predetermined number of previously inputted input values, and outputs the average level as a binary digital value. The leading "0" detection means 2 detects the leading "0" of the binary number of the average level and outputs the difference from the leading "0" of the predetermined target value of the average level. First shift means 3
According to the output of the leading "0" detection means 2, the leading "0" of the average level binary number is shifted to be the same number as the leading "0" of the average level target value, and if the end is long, the end is truncated,
If it is shorter, "0" is added and output. The variable gain generating means 5 inputs the output of the first shifting means 3, and outputs a fine adjustment gain corresponding to the ratio of the output value to the target value. The addition means 11 adds the output value of the leading "0" detection means 3 and the value of the first register 8, and outputs the addition result to the first register 8. The first multiplication means 7 multiplies the output of the variable gain generation means 5 by the value of the second register 9, and outputs the multiplication result to the second register 9. The second shift means 4 shifts the input digital signal by the updated shift number held in the register 8, performs coarse AGC, and outputs the shifted digital signal. The second multiplication means 6 inputs the output of the second shift means 4, and the register 9
of fine adjustment by multiplying the updated gain of
Performs AGC and outputs the result.
次に、本実施例の動作について具体的数値によ
り説明する。 Next, the operation of this embodiment will be explained using specific numerical values.
直前に平均レベル算出手段１に入力されたデイ
ジタル信号のレベルが「01000000」であり、それ
以前のレベルが「00100000」、「01100000」である
とすると、平均レベル算出手段１の出力は
「01000000」となる。また、平均レベル目標値が
「01100000」とすると、リーデイング“０”検出
手段２の出力が０となる。したがつて、第１のシ
フト手段３の出力は「01000000」となつて可変利
得発生手段５に入力する。ここで、平均レベルの
目標値「01100000」との比「01100000」／
「01000000」が計算されて0.1が利得として出力さ
れる。そしてこの値がレジスタ９に書込まれてい
る前回の微調AGC利得0.01に第１の乗算手段７
で乗算され、その値0.11がレジスタ９の更新値と
なる。一方、リーデイング“０”検出手段２の出
力０とレジスタ８に書込まれている前回の粗調
AGCのシフト数「５」と仮定するとその値が加
算手段１１で加算されてその値「５」がレジスタ
８の更新値となる。その状態において入力された
デイジタル値「00000010」は、まず第２のシフト
手段４でレジスタ８に書込まれているシフト数
「５」だけシフトされる粗調のAGCが行なわれ、
そのシフトされた出力「01000000」が第２の乗算
手段６においてレジスタ９に書込まれている微調
AGCの利得0.11と乗算されて「01110000」が出
力される。 If the level of the digital signal input to the average level calculation means 1 immediately before is "01000000" and the levels before that are "00100000" and "01100000", the output of the average level calculation means 1 is "01000000". becomes. Further, when the average level target value is "01100000", the output of the leading "0" detection means 2 becomes zero. Therefore, the output of the first shift means 3 becomes "01000000" and is input to the variable gain generation means 5. Here, the ratio of the average level target value "01100000" is "01100000" /
"01000000" is calculated and 0.1 is output as the gain. This value is then multiplied by the previous fine adjustment AGC gain 0.01 written in the register 9 by the first multiplier 7.
The value 0.11 becomes the updated value of register 9. On the other hand, the output 0 of the leading “0” detection means 2 and the previous rough adjustment written in the register 8
Assuming that the number of AGC shifts is "5", the value is added by the adding means 11 and the value "5" becomes the updated value of the register 8. The digital value "00000010" inputted in this state is first subjected to rough AGC by being shifted by the shift number "5" written in the register 8 by the second shifting means 4.
The fine adjustment whose shifted output "01000000" is written in the register 9 in the second multiplication means 6
It is multiplied by the AGC gain of 0.11 and "01110000" is output.
したがつて、入力が「00000010」である時の平
均レベルも大体この値に近似しているのでそのま
ま用いると目標値が「01100000」、平均レベル値
が「00000010」の場合その利得は「01100000」／
「00000010」＝110000となり、入力「00000010」に
対する乗算は「00000010」×「110000」＝
0000001100000となる。これに対して本実施例に
よると00000010×0.11＝01110000となり精度によ
り異なるが少くとも３桁分は消減される。 Therefore, the average level when the input is "00000010" is also roughly approximated to this value, so if you use it as is, the target value is "01100000", and if the average level value is "00000010", the gain is "01100000". /
"00000010" = 110000, and the multiplication for the input "00000010" is "00000010" x "110000" =
It becomes 0000001100000. On the other hand, according to this embodiment, 00000010×0.11=01110000, which differs depending on the accuracy, but at least three digits are erased.
可変利得発生手段５としてはROMテーブルを
用いた場合のテーブル容量は入力信号の平均レベ
ルのダイナミツクレンジは第１のシフト手段３、
第２のシフト手段４で調整されているため、
AGCの必要精度のみで決まる。したがつて、従
来のシフト手段を用いないAGC回路に比べて非
常に小さくできる。また、このことは、可変利得
発生手段５の出力のビツト長を小さくできること
も意味しているので第２の乗算手段６の入力ビツ
ト長もシフト手段を用いない場合に比べて非常に
小さくなり、乗算器のハードウエアを小さくでき
る。 When a ROM table is used as the variable gain generating means 5, the table capacity is determined by the dynamic range of the average level of the input signal by the first shift means 3,
Since it is adjusted by the second shift means 4,
Determined only by the required accuracy of AGC. Therefore, it can be much smaller than conventional AGC circuits that do not use shift means. This also means that the bit length of the output of the variable gain generating means 5 can be made small, so the input bit length of the second multiplication means 6 is also much smaller than when no shifting means is used. Multiplier hardware can be made smaller.
以上説明したように本発明は、従来のAGC回
路にシフト手段による粗調AGC回路を設けるこ
とにより、可変利得発生手段と乗算手段のハード
ウエアを小さくすることができる効果がある。
As described above, the present invention has the effect that the hardware of the variable gain generation means and the multiplication means can be made smaller by providing a coarse adjustment AGC circuit using a shift means in a conventional AGC circuit.
第１図は本発明のデイジタルAGC回路の一実
施例のブロツク図である。
１……平均レベル算出手段、２……リーデイン
グ“０”検出手段、３……第１のシフト手段、４
……第２のシフト手段、５……可変利得発生手
段、６……第２の乗算手段、７……第１の乗算手
段、８……第１のレジスタ、９……第２のレジス
タ、１１……加算手段。
FIG. 1 is a block diagram of one embodiment of the digital AGC circuit of the present invention. DESCRIPTION OF SYMBOLS 1... Average level calculation means, 2... Leading "0" detection means, 3... First shifting means, 4
... second shift means, 5 ... variable gain generation means, 6 ... second multiplication means, 7 ... first multiplication means, 8 ... first register, 9 ... second register, 11...Addition means.
Claims (1)
ル信号を入力してそれ以前に入力した所定数の入
力値との平均レベルを算出し、２進数デイジタル
値として出力する平均レベル算出手段と、 平均レベル算出手段の算出値のリーデイング
“０”を検出し、予め決められている平均レベル
の目標値のリーデイング“０”との差分の数値を
出力するリーデイング“０”検出手段と、 平均レベル算出手段の出力値を入力し、その値
をリーデイング“０”検出手段が出力した数値分
だけシフトして出力する第１のシフト手段と、 第１のシフト手段によつてシフトされた平均レ
ベル値を入力し、その値と平均レベルの目標値と
の比に対応する利得を出力する可変利得発生手段
と、 第１のレジスタと、 リーデイング“０”検出手段の出力値と第１の
レジスタの値を加算し、加算結果を第１のレジス
タに出力する加算手段と、 第２のレジスタと、 可変利得発生手段の出力と第２のレジスタの値
を乗算し、乗算結果を第２のレジスタに出力する
第１の乗算手段と、 入力したデイジタル値を第１のレジスタに保持
されている数値分シフトしてその値を出力する第
２のシフト手段と、 第２のシフト手段の出力値に第２のレジスタに
保持されている利得を乗算してその値を出力する
第２の乗算手段を有するデイジタルAGC回路。[Claims] 1. A digital AGC circuit, which inputs the digital signal outputted by the digital AGC circuit, calculates the average level with a predetermined number of previously input input values, and calculates the average level as a binary digital value. An average level calculating means to output, and a leading “0” which detects a leading “0” of the calculated value of the average level calculating means and outputs a numerical value of the difference between the leading “0” of a predetermined target value of the average level. ``detecting means; first shifting means that inputs the output value of the average level calculating means, shifts the value by the numerical value outputted by the leading "0" detecting means, and outputs the result; and variable gain generating means for inputting the shifted average level value and outputting a gain corresponding to the ratio between the value and the target value of the average level; a first register; and an output value of the leading "0" detecting means. an addition means for adding the value of the first register and the value of the first register, and outputting the addition result to the first register; a first multiplier for outputting the input digital value to a second register; a second shifting means for shifting the input digital value by the numerical value held in the first register and outputting the value; and a second shifting means. A digital AGC circuit having second multiplication means for multiplying the output value of the means by a gain held in a second register and outputting the resultant value.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21185087A JPS6454822A (en) | 1987-08-25 | 1987-08-25 | Digital agc circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21185087A JPS6454822A (en) | 1987-08-25 | 1987-08-25 | Digital agc circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6454822A JPS6454822A (en) | 1989-03-02 |
| JPH0531328B2 true JPH0531328B2 (en) | 1993-05-12 |
Family
ID=16612626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21185087A Granted JPS6454822A (en) | 1987-08-25 | 1987-08-25 | Digital agc circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6454822A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19636463C2 (en) * | 1996-09-07 | 1998-07-02 | Eht Werkzeugmaschinen Gmbh | Sheet metal working machine for plate-shaped work pieces with a hold-down divided into individual segments |
| JP5382393B1 (en) * | 2013-02-15 | 2014-01-08 | 東洋システム株式会社 | Digital AGC control method and feedback control apparatus |
-
1987
- 1987-08-25 JP JP21185087A patent/JPS6454822A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6454822A (en) | 1989-03-02 |
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