JPH05315565A - 高集積半導体メモリ装置のキャパシタ製造方法 - Google Patents

高集積半導体メモリ装置のキャパシタ製造方法

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JPH05315565A
JPH05315565A JP3183316A JP18331691A JPH05315565A JP H05315565 A JPH05315565 A JP H05315565A JP 3183316 A JP3183316 A JP 3183316A JP 18331691 A JP18331691 A JP 18331691A JP H05315565 A JPH05315565 A JP H05315565A
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polycrystalline silicon
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capacitor
forming
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Abstract

(57)【要約】 【目的】多結晶シリコン層を構成するグレインを用いて
セル静電要領の増大を図った高集積半導体メモリ装置の
キャパシタ製造方法を提供する。 【構成】トランジスタを絶縁させるための絶縁膜塗布工
程と、ソース領域と電気的な接続のためのコンタクトホ
ールを形成する工程と、半導体基板全面に第１多結晶シ
リコン層を形成する工程と、酸化膜を形成する工程と、
第２多結晶シリコン層を形成する工程と、第１多結晶シ
リコン層を部分的に除去する工程と、残された酸化膜を
除去する工程と、ストリッジ電極を形成する工程と、誘
電体膜を形成する工程と、プレート電極を形成する工程
とから構成される。 【効果】物質の物性を用いながらも特定条件に限定され
ず、またデザインルールの限界に関わりなく、簡単な工
程で有効セルキャパシタ面積拡張を自由自在にできる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置の製
造方法に関し、特に多結晶シリコン層を構成するグレイ
ンを用いてセル静電容量の増大を図った高集積半導体メ
モリ装置のキャパシタ製造方法に関するものである。
【０００２】
【従来の技術】ダイナミックＲＡＭに於て、セル静電容
量の増大は、メモリセルの読出し能力を向上させ、ソフ
トエラー率を低減する役割を果し、特性の向上に大きく
寄与する。メモリセルの集積度が増大するに連れて１つ
のチップで単位セルが占める面積は減少するが、これは
結局、セルキャパシタ領域の減少をもたらすので、必然
的に集積度の増大と共に単位面積に確保される静電容量
が増大する。
【０００３】最近、セル静電容量を増大させるための多
くの研究報告が提出されてきたが、これらの大部分は、
セルキャパシタを構成するストリッジ電極の構造に関す
るものであり、富士通社のフィン構造電極、東芝社のボ
ックス構造電極並びにＳＳＣ構造電極、及び三菱電気社
の円筒構造電極などがその主流である。しかしながら、
ストリッジ電極の構造を改善してセル静電容量を増大せ
んとする試みは、デザインルールの限界、複雑な工程に
よるエラー率増加などの問題が指摘され、その製造可能
性に対して懐疑的な評価を受けるようになり、これらの
問題を克服する新たなセルキャパシタ製造方法に対する
必要性がより一層高まっている。
【０００４】さて、ストリッジ電極の構造改善に依存せ
ずにストリッジ電極を構成する物質自体の特性を用いて
セル静電容量を増大する方法が提案されているが、以下
にＮＥＣ社が１９９０年ＩＥＥＥに紹介した論文「A CA
PACITOR-OVER-BIT LINE(COB)CELL WITH A HEMISPHERICA
L-GRAIN STORAGE NODE FOR 64Mb DRAM 」を参照してそ
の概略的な方法を説明する。
【０００５】図１３は、上記論文に記載されたＣＯＢ
（Capacitor-Over-Bit Line ）セル製造のためのレイア
ウト図である。このレイアウトは、本発明で言及しよう
とする主対象ではないが、その適用によってさらに有用
な製造効果が得られるので、ここに紹介する。
【０００６】一点鎖線で郭定された部分は、活性領域を
形成するためのマスクパターンＰ１であり、実線で郭定
された部分は、ゲート電極を形成するためのマスクパタ
ーンＰ２であり、長い破線で郭定された部分は、ソース
領域とストリッジ電極を連結する局部配線を形成するた
めのマスクパターンＰ３であり、二点鎖線で郭定され、
中心部に接点マークが付された部分は、ビットラインを
形成するためのマスクパターンＰ４であり、短い破線で
郭定されて斜線が引かれた部分は、ストリッジ電極を形
成するためのマスクパターンＰ５である。
【０００７】ＣＯＢセルは、ビットライン上にセルキャ
パシタを形成するためのものであり、トランジスタのド
レイン領域と接続されるべくビットラインを形成した
後、基板全面に絶縁物質を塗布することによってそのビ
ットラインを電気的に絶縁させ、次いで絶縁物質を部分
的に除去してトランジスタのソース領域と電気的に接続
する領域を露出させる。ストリッジ電極は、絶縁物質上
に絶縁物が部分的に除去されて形成された部分を通じて
トランジスタのソース領域と接続する。これは６４Ｍｂ
及び２５６Ｍｂ級のＤＲＡＭセルに適合した構造であ
り、ビットラインの不良コンタクトを防止するためのも
のとして紹介されている。
【０００８】上記論文で紹介した半球形のグレインを有
する多結晶シリコン（以下、ＨＳＧ多結晶シリコンと称
する）は、非結晶シリコンから多結晶シリコンに状態遷
移する過程で発生する物理的現象を用いたものであり、
半導体基板上に非結晶シリコンを蒸着した後に加熱すれ
ば、その非結晶シリコンは特定温度、特定圧力、即ち５
５０℃、１・０torrで微細な半球形のグレインを形成し
て凹凸の表面を有する中間多結晶シリコンでその状態を
遷移することになるが、その凹凸の表面は、平坦な表面
に対して２〜３倍の表面積増加をもたらす。
【０００９】図１４〜図１７は、従来法による高集積半
導体メモリ装置のキャパシタ製造方法を説明する断面図
である。先ず、トランジスタのソース領域と接する局部
配線２０と、ドレイン領域と接するビットラインが形成
された半導体基板全面に絶縁膜２２（厳密に言うと、単
層で形成されずに２、３層の絶縁膜が積層されている）
とを形成した後、局部配線２０の一部分を露出させるた
めのコンタクトホール９を異方性蝕刻によって形成す
る。次いで、絶縁膜２２上では任意の厚さを有する第１
多結晶シリコン層を形成してコンタクトホール９を完全
に充填した後、上記マスクパターンＰ５を用いて蝕刻工
程を行なうことにより、各セル単位に限定された中心部
ストリッジ電極３０を形成する（図１４参照）。
【００１０】次に中心部ストリッジ電極３０が形成され
た半導体基板全面にＨＳＧ多結晶シリコン層３２を形成
するが、これは特定温度、特定圧力、即ち５５０℃、１
・０torr以外の条件は通常の条件である塗布法、例えば
ＬＰＣＶＤ法によって形成する。ＨＳＧ多結晶シリコン
層３２の有効面積は、小さい半球形のグレインによって
従来の多結晶シリコン層（ＨＳＧが形成されない）の約
２倍ほどに増加される。この時、半球形のグレインは約
８０nmの直径を有するので、ＨＳＧ多結晶シリコン層は
少なくとも８０nmよりも厚くしなければならず、また中
心部ストリッジ電極間の間隔の１／２よりも狭くするべ
きである（図１５参照）。
【００１１】ＨＳＧ多結晶シリコン層３２は、他の蝕刻
マスクなしに臭化水素ガスを用いて反応性イオン蝕刻
（ＲＩＥ）法によってエッチバックされるが、これは各
セル単位にストリッジ電極を区分するために各中心部ス
トリッジ電極３０間の絶縁膜２２の表面が一部分露出す
るまで行なう。この時、中心部ストリッジ電極３０の上
面に塗布されたＨＳＧ多結晶シリコン層３２は、エッチ
バック工程によって完全に除去され、中心部ストリッジ
電極３０の表面に凹凸の表面のみを伝達し、中心部スト
リッジ電極３０の側面に塗布されたＨＳＧ多結晶シリコ
ン層３２が、その凹凸が緩やかになった形３２ａにて形
成される。従ってストリッジ電極は、その表面が凹凸に
なった中心部ストリッジ電極３０と、蝕刻工程後残され
たＨＳＧ多結晶シリコン層３２ａとから構成される（図
１６参照）。
【００１２】セルキャパシタは、ストリッジ電極全面に
誘導体膜３４を形成した後、第２多結晶シリコン層を素
子全面に塗布してプレート電極３６を形成することによ
って完成される（図１７参照）。
【００１３】
【発明が解決しようとする課題】上記した従来のメモリ
セルのキャパシタ製造方法は、セルキャパシタの有効面
積拡張のためにストリッジ電極の構造改善にのみ依存せ
ず、物質自体の物理的性質を用いることでデザインルー
ルの限界に関わらずに簡単な工程でセルキャパシタを製
造できる長所がある。ところがその反面、必要とする特
定温度や特定圧力のような製造条件による工程上のエラ
ーマージンが狭すぎ、単位面積当りの有効増加面積が約
２倍程度に限定されるという不利な点がある。
【００１４】本発明は、このような従来技術の不都合を
改善すべく案出されたものであり、その主な目的は、特
定の製造条件に関わらずにセルキャパシタの有効面積を
増大し得る高集積半導体メモリ装置のキャパシタ製造方
法を提供することにある。
【００１５】
【課題を解決するための手段】このような目的を達成す
るための本発明の１実施例は、ソース、ドレイン、及び
ゲート電極を具備した１つのトランジスタと、このトラ
ンジスタのソースと電気的に連結され、ストリッジ電
極、誘電体膜、及びプレート電極を具備した１つのキャ
パシタからなるメモリセルとが規則的な形に半導体基板
上に形成された半導体メモリセル装置のキャパシタ製造
方法であって、前記トランジスタを絶縁させるために絶
縁膜を塗布する工程と、前記絶縁膜の蝕刻工程を行なっ
てソース領域と電気的な接続を得るためのコンタクトホ
ールを形成する工程と、前記コンタクトホールが形成さ
れた半導体基板全面に第１多結晶シリコン層を形成する
工程と、前記第１多結晶シリコン層の全面に酸化膜を形
成する工程と、前記酸化膜の全面に第２多結晶シリコン
層を形成する工程と、前記第２多結晶シリコン層が形成
された前記半導体基板を酸化物エッチング液に沈漬する
ことにより、前記第２多結晶シリコン層を構成している
グレインの境界を通過した酸化物エッチング液にて前記
酸化膜を部分的に蝕刻する工程と、異方性蝕刻を行なっ
て前記第２多結晶シリコン層を完全に除去すると共に、
酸化物エッチング液にて除去されず残された酸化膜を蝕
刻マスクとして前記第１多結晶シリコン層を部分的に除
去する工程と、前記残された酸化膜を除去する工程と、
その表面が部分的に除去された前記第１多結晶シリコン
層を各セル単位に限定してストリッジ電極を形成する工
程と、前記ストリッジ電極の全面に誘電体膜を形成する
工程と、前記誘電体膜が形成された半導体基板の全面に
第３多結晶シリコン層を塗布してプレート電極を形成す
る工程とからなることを特徴としている。
【００１６】前述した目的を達成するための本発明の他
の実施例は、上記第１の実施例で説明したものと同様の
方法にて第１多結晶シリコン層を形成する工程まで行な
い、次いで、前記第１多結晶シリコン層を各セル単位で
限定する工程と、前記各セル単位で限定された第１多結
晶シリコン層が形成された半導体基板全面に酸化膜を形
成する工程と、前記酸化膜全面に第２多結晶シリコン層
を形成する工程と、前記第２多結晶シリコン層が形成さ
れた前記半導体基板を酸化物エッチング液に沈漬するこ
とにより、前記第２多結晶シリコン層を構成しているグ
レインの境界を通過した酸化物エッチング液にて前記酸
化膜を部分的に蝕刻する工程と、等方性蝕刻を行なって
前記第２多結晶シリコン層を完全に除去すると共に、酸
化物エッチング液にて除去されず残された酸化膜を蝕刻
マスクとして前記第１多結晶シリコン層を部分的に除去
する工程と、前記残された酸化膜を除去する工程と、前
記残された酸化膜が除去された第１多結晶シリコン層全
面に誘導体膜を形成する工程と、前記誘導体膜が形成さ
れた半導体基板全面に第３多結晶シリコン層を塗布して
プレート電極を形成する工程とからなることを特徴とし
ている。
【００１７】
【作用】このようにすれば、物質の物性自体を用いなが
らも、限定された特定条件がなく、デザインルールの限
界に関わらずに簡単な工程で有効セルキャパシタ面積拡
張を自由自在に達成し得る。
【００１８】
【実施例】以下、添付の図面を参照して本発明をより詳
細に説明する。本発明に基づいて製造された高集積半導
体メモリ装置の全体を図１に示す。
【００１９】図１３に示したマスクパターンを用いて製
造した高集積半導体メモリ装置は、ソース領域１４、ド
レイン領域１６、及びゲート電極１８を具備したトラン
ジスタと、そのトランジスタのソース領域１４にストリ
ッジ電極４０ａを接続するための局部配線２０と、トラ
ンジスタのドレイン領域１６に接続するビットライン２
１及びストリッジ電極４０ａとから構成されている。
【００２０】図２は、第１多結晶シリコン層、酸化膜、
及び第２多結晶シリコン層を積層する工程を示す。先
ず、トランジスタのソース領域１４に接する局部配線２
０と、ドレイン領域１６に接するビットライン２１とが
形成された半導体基板全面に、絶縁膜２２（厳密に言え
ば単層で形成せず２、３層の絶縁膜が積層されている）
を形成した後、局部配線２０の一部分を露出させるため
のコンタクトホール２３を異方性蝕刻にて形成する。次
いで、そのコンタクトホール２３を完全に塞ぎ、かつ絶
縁膜２２上では任意の厚さを有する第１多結晶シリコン
層４０を、例えばＬＰＣＶＤ法を用いて４０００Å〜６
０００Å程度の厚さで塗布する。そして第１多結晶シリ
コン層４０全面に、例えば５００Å〜３０００Å程度の
厚さで酸化膜４２を塗布し、この酸化膜４２全面に、第
２多結晶シリコン層４４を、例えばＬＰＣＶＤ法を用い
て２００Å〜２０００Åの厚さで積層する。この時、第
２多結晶シリコン層４４は、本発明に於て、セルキャパ
シタの有効面積拡張のための主要変数で作用するが、こ
れは本発明が、第２多結晶シリコン層４４を構成してい
るグレインの境界を用いてセル静電容量の増大を図って
いるからである。
【００２１】任意の基板上に非結晶シリコンを塗布した
後に加熱すると、局部的に等しい結晶構造を有するシリ
コンの集合（以下、グレインと称する）が形成される。
即ち、多結晶シリコンはグレインの集合体である。通
常、単位グレイン内のシリコンは、強い結合力によって
結合されているが、グレインとグレインとの接する領域
にあるシリコンは、互いに異なる結合構造から形成され
ているので、比較的弱い結合力に結合されているが、特
に３つのグレイン或いは４つのグレインが接する領域で
の結合力は、機械的により一層脆弱である。また、この
領域は、エネルギ状態が高く、残留応力が大であって蝕
刻比が高い。
【００２２】第２多結晶シリコン層４４の表面に塩化ホ
スホニルで不純物をドーピングすれば、グレインが接す
る領域は、上述したような高エネルギ状態なために不純
物との結合の異なる領域より多くなって高い蝕刻比を有
することになり、その領域にある多結晶シリコン層と不
純物内にある酸素との結合によってリン酸が生成され
る。これは第２多結晶シリコン層４４の消耗を促進して
第２多結晶シリコン層４４本来の厚さを減少させ、蝕刻
に対する抵抗力を他の領域よりも減少させる。前述した
酸化作用による多結晶シリコン層４４の厚さ減少は、塩
化ホスホニルのみならず、全ての酸化工程にも適用さ
れ、この作用によって減少した多結晶シリコン層４４の
厚さにより、上記領域は湿式蝕刻に対してより容易に浸
食される。
【００２３】本発明は、グレイン境界部分で発生する前
述した種々の性質を用いたものであり、第１多結晶シリ
コン層上に酸化膜と薄い第２多結晶シリコン層とを積層
した後に酸化物エッチング液に露出させれば、酸化物エ
ッチング液は第２多結晶シリコン層を構成するグレイン
境界部分の弱い結合力を破壊して第２多結晶シリコン層
に染み込み、酸化膜を部分的に蝕刻する。次いで第２多
結晶シリコン層を除去するための蝕刻工程を行なえば、
その蝕刻工程によって第２多結晶シリコン層のみならず
第１多結晶シリコン層も部分的に除去されるが、これは
酸化物エッチング液によって酸化膜が部分的に蝕刻され
ているからである。この時、第１及び第２多結晶シリコ
ン層は、蝕刻工程に対して等しい蝕刻選択比を有した
り、或いは若干異なる蝕刻選択比を有するように塗布さ
れなければならず、酸化膜エッチング液によって除去さ
れない酸化膜が蝕刻マスクとして用いられる。
【００２４】前述したことから、蝕刻マスクとして用い
られる酸化膜の大きさはグレインの大きさと比例するこ
とが分かるが、これはグレインの大きさを小さくする程
大きな静電容量を確保し得ることを意味する。
【００２５】多結晶シリコン層に於て、グレインの大き
さは非結晶シリコン膜内にある最初核比（Nucleation R
ate ）と密接な関連があるが、最初核比が大きくなる程
グレインの大きさが小さくなるということは周知の事実
である。
【００２６】表１は、「１９９０年 Symposium on VLSI
Techlology 誌」に載せられた論文（A High Performan
ce Staked CMOS SRAM Cell by Solid Phase Growth Tec
hni-que ）から抜粋したもので、塗布温度、核比及び成
長比の変化による最大グレインの大きさの変化に対して
言及している。
【００２７】
【表１】
【００２８】表１によれば、成長比を一定に維持した場
合、非結晶シリコン層内にある最初核比によって最大グ
レインの大きさを変化させることができ、最初核比は塗
布温度に依存することが分かる。これは本発明に於て、
セル静電容量が塗布温度に大きく左右されることを意味
しており、即ち、塗布温度の調節によって所望のセル静
電容量を確保し得る。
【００２９】図３は、酸化マスク４２ａを形成する工程
を図示している。図３に於て、第２多結晶シリコン層４
４が形成された半導体基板を酸化物エッチング液、例え
ば、ＢＯＥ（Buffered Oxide Etchant）に露出させる
と、第２多結晶シリコン層４４を構成するグレインの境
界部分を酸化物エッチング液が開けて酸化膜を蝕刻する
ことにより、デザインルールの限界に制限されない微細
な孔１００が開けられた酸化膜マスクが得られる。この
酸化物エッチング液を用いた蝕刻工程は、湿式蝕刻でデ
ザインルール以下の大きさで蝕刻対象物を蝕刻し得る点
において画期的なものである。
【００３０】図４は、第２多結晶シリコン層４４を除去
すると共に、第１多結晶シリコン層４０を部分的に蝕刻
する工程を図示している。図４に於て、酸化物エッチン
グ液によって微細な孔１００が形成された酸化膜マスク
４２ａ上に除去されずに残されている第２多結晶シリコ
ン層４４を除去するために異方性蝕刻工程を行なうが、
この異方性蝕刻工程は、第２多結晶シリコン層４４を完
全に除去するのみならず、蝕刻工程によってその表面が
露出された酸化膜マスク４２ａを用いて第１多結晶シリ
コン層４０を部分的に除去することもある。これは第１
及び第２多結晶シリコン層４０・４４が異方性蝕刻に対
して類似であるか等しい蝕刻選択比を有するので可能で
ある。
【００３１】また、異方性蝕刻を行なう時間を変化させ
ることにより、第１多結晶シリコン層４０の蝕刻深さを
調節することができるが、セル静電容量は、グレインの
大きさのみならず、蝕刻深さにも大きく左右される。例
えば、孔１００の直径の３倍程度の深さで第１多結晶シ
リコン層４０を蝕刻すれば、その表面積は１０倍以上に
増加する。計算によれば、孔１００の半径をｒとした
時、その表面積は、（６ｒ×２πｒ）＋πｒ2 となって
約１３倍増大する。
【００３２】図５は、各セル単位でストリッジ電極４０
ａを形成する工程を図示している。異方性蝕刻によって
その表面が蜂の巣形に蝕刻された第１多結晶シリコン層
４０の全面に感光膜を塗布した後、マスクパターンＰ５
を用いて感光膜パターンを形成し、感光膜パターンをマ
スクとして第１多結晶シリコン層４０を異方性蝕刻する
ことによって各セル単位で限定されたストリッジ電極４
０ａを完成する。
【００３３】図６は、誘電体膜４６及びプレート電極４
８を形成する工程を図示している。ストリッジ電極４０
ａが形成された半導体基板全面に高誘電体、例えば５酸
化タンタルを極めて薄い厚さで形成した後、第３多結晶
シリコン層（プレート電極）４８を形成することによ
り、ストリッジ電極４０ａ、誘電体膜４６及びプレート
電極４８を具備するセルキャパシタを完成する。この
時、ストリッジ電極４０ａは、絶縁膜２２に形成された
コンタクトホール２３を通じて局部配線２０と連結され
ており、その局部配線２０は、トランジスタのソース領
域１４と連結されている。
【００３４】図７は、本発明により製造された高集積半
導体メモリ装置の第２の実施例を示す全体斜視図であ
る。これは図１に示した第１実施例とストリッジ電極の
形状を除いて全て同一構造からなっている。
【００３５】以下に図８〜図１２を参照して本実施例に
ついて説明する。図８は、第１多結晶シリコン層、及び
第２多結晶シリコン層を積層する工程を図示している。
上記第１の実施例で説明したことと同様な方法で第１多
結晶シリコン層を形成した後、マスクパターンＰ５を用
いて各セル単位で限定された第１多結晶シリコン層パタ
ーンを作るが、これは第１の実施例で述べた第１多結晶
シリコン層の形成工程とは別の方法である。次いで、第
１の実施例と同様の方法によってパターン化された第１
多結晶シリコン層４０ｂが形成された半導体基板全面
に、酸化膜４２及び第２多結晶シリコン層４４を積層す
る。
【００３６】図９は、酸化膜マスク４２ａを形成する工
程を図示している。第１の実施例と同様の方法により、
酸化物エッチング液、例えばＢＯＥによってデザインル
ールの限界以下の厚さを有する酸化膜マスク４２ａが得
られる。この時、孔１００は、酸化物エッチング液によ
って酸化膜の一部分に除去された後に形成された空いた
空間部である。
【００３７】図１０は、第２多結晶シリコン層を除去す
ると共に、第１多結晶シリコン層を部分的に蝕刻する工
程を図示している。酸化物エッチング液によって微細な
孔１００が形成された酸化膜マスク４２ａ上に除去され
ずに残っている第２多結晶シリコン層４４を除去するた
め、等方性蝕刻を行なう。この等方性蝕刻工程は、第２
多結晶シリコン層４４を完全に除去するのみならず、蝕
刻工程によってその表面が露出された酸化膜マスク４２
ａを用いて第１多結晶シリコン層４０を部分的に除去す
ることもある。これは第１及び第２多結晶シリコン層４
０・４４が等方性に対して類似であるか等しい蝕刻選択
比を有するから可能である。
【００３８】等方性蝕刻は、湿式方法や乾式方法のうち
のいずれか一つを任意に選択して進めるのが可能である
が、これは酸化膜マスク４２ａが図９に於ける第２多結
晶シリコン層４４のような役割を果たすからである。ま
た、等方性蝕刻工程は、第１多結晶シリコン層４０の上
部表面のみならず、その側面まで蝕刻するので、その全
体形が従来のＨＳＧ多結晶シリコン層と等しくなるが
（従来、ＨＳＧ多結晶シリコン層は、カップ形の外部に
突出した半球で形成されているが、第１多結晶シリコン
層の表面は、カップ形の内側に窪んだ半球で形成され
る）、従来のＨＳＧ多結晶シリコン層は、中心部ストリ
ッジ電極全面に別の工程（特定条件を備えた）によって
形成された後、再び蝕刻工程を行なってその凹凸の形を
中心部ストリッジ電極に伝達する工程を追加すべきであ
る。それが本発明によれば、酸化膜マスク４２ａが形成
された半導体基板を等方性蝕刻にて露出するだけで良い
ことになる。この時、留意すべきことは、等方性蝕刻を
進める時間、または蝕刻濃度によって第１多結晶シリコ
ン層表面の凹凸の程度を調節し得るということである。
【００３９】図１１及び図１２は、誘電体膜４６及びプ
レート電極４８を形成する工程を図示している。酸化膜
マスク４２ａを除去してストリッジ電極４０ｃを形成し
た後、そのストリッジ電極４０ａが形成された半導体基
板全面に誘電体膜４６を形成し、次いで第３多結晶シリ
コン層４８を積層することによってストリッジ電極４０
ｃ、誘電体膜４６、及びプレート電極４８を具備したセ
ルキャパシタを完成する。
【００４０】なお、本発明は、上記実施例に限定される
ものでなく、必要に応じて種々変更が可能である。
【００４１】
【発明の効果】以上述べたように、特定条件を備えなけ
ればならないために工程のエラーマージンが小さく、セ
ル静電容量の増大に限界がある従来のＨＳＧストリッジ
電極形成方法に対し、本発明による方法は、物質の物性
自体を用いながらも限定された特定条件がなく、デザイ
ンルールの限界に関わりなく、簡単な工程で有効セルキ
ャパシタ面積拡張を自由自在にできる。変更が可能であ
る。
【図面の簡単な説明】
【図１】本発明により製造される高集積半導体メモリ装
置の第１の実施例の斜視図である。
【図２】第１の実施例の製造方法を説明する断面図であ
る。
【図３】第１の実施例の製造方法を説明する断面図であ
る。
【図４】第１の実施例の製造方法を説明する断面図であ
る。
【図５】第１の実施例の製造方法を説明する断面図であ
る。
【図６】第１の実施例の製造方法を説明する断面図であ
る。
【図７】本発明により製造される高集積半導体メモリ装
置の第２の実施例の斜視図である。
【図８】第２の実施例の製造方法を説明する断面図であ
る。
【図９】第２の実施例の製造方法を説明する断面図であ
る。
【図１０】第２の実施例の製造方法を説明する断面図で
ある。
【図１１】第２の実施例の製造方法を説明する断面図で
ある。
【図１２】第２の実施例の製造方法を説明する断面図で
ある。
【図１３】高集積半導体メモリ装置を製造するためのＣ
ＯＢセルのレイアウト図である。
【図１４】従来の方法による高集積半導体メモリ装置の
キャパシタ製造方法を説明する断面図である。
【図１５】従来の方法による高集積半導体メモリ装置の
キャパシタ製造方法を説明する断面図である。
【図１６】従来の方法による高集積半導体メモリ装置の
キャパシタ製造方法を説明する断面図である。
【図１７】従来の方法による高集積半導体メモリ装置の
キャパシタ製造方法を説明する断面図である。
【符号の説明】
１４ ソース領域 １６ ドレイン領域 １８ ゲート電極 ２０ 局部配線 ２１ ビットライン ２２ 絶縁膜 ２３ コンタクトホール ４０ 第１多結晶シリコン層 ４０ａ・４０ｂ ストリッジ電極 ４２ 酸化膜 ４２ａ 酸化膜マスク ４４ 第２多結晶シリコン層 ４６ 誘電体膜 ４８ 第３多結晶シリコン層・プレート電極 １００ 酸化膜の除去された部分

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】ソース、ドレイン、及びゲート電極を具備
    した１つのトランジスタと、前記トランジスタのソース
    と電気的に連結され、ストリッジ電極、誘電体膜、及び
    プレート電極を具備した１つのキャパシタからなるメモ
    リセルとが規則的な形に半導体基板上に形成された半導
    体メモリ装置のキャパシタ製造方法であって、 前記トランジスタを絶縁させるための絶縁膜の塗布工程
    と、 前記絶縁膜の蝕刻工程を行なってソース領域との電気的
    な接続のためのコンタクトホールを形成する工程と、 前記コンタクトホールが形成された半導体基板全面に第
    １多結晶シリコン層を形成する工程と、 前記第１多結晶シリコン層の全面に酸化膜を形成する工
    程と、 前記酸化膜の全面に第２多結晶シリコン層を形成する工
    程と、 前記第２結晶シリコン層が形成された前記半導体基板を
    酸化物エッチング液に沈漬することにより、前記第２多
    結晶シリコン層を構成しているグレインの境界を通過し
    た酸化物エッチング液にて前記酸化膜を部分的に蝕刻す
    る工程と、 異方性蝕刻を行なって前記第２多結晶シリコン層を完全
    に除去すると共に、前記酸化物エッチング液にて除去さ
    れずに残された酸化膜を蝕刻マスクとして前記第１多結
    晶シリコン層を部分的に除去する工程と、 前記残された酸化膜を除去する工程と、 その表面が部分的に除去された前記第１多結晶シリコン
    層を各セル単位に限定してストリッジ電極を形成する工
    程と、 前記ストリッジ電極の全面に誘電体膜を形成する工程
    と、 前記誘電体膜が形成された半導体基板の全面に第３多結
    晶シリコン層を塗布してプレート電極を形成する工程と
    からなることを特徴とする高集積半導体メモリ装置のキ
    ャパシタ製造方法。
  2. 【請求項２】前記第１多結晶シリコン層の厚さが、３０
    ００Å〜１００００Å程度であることを特徴とする請求
    項１に記載の高集積半導体メモリ装置のキャパシタ製造
    方法。
  3. 【請求項３】前記第１多結晶シリコン層の厚さが、４０
    ００Å〜６０００Å程度であること特徴とする請求項２
    に記載の高集積半導体メモリ装置のキャパシタ製造方
    法。
  4. 【請求項４】前記酸化膜の厚さが、５００Å〜３０００
    Å程度であることを特徴とする請求項１に記載の高集積
    半導体メモリのキャパシタ製造方法。
  5. 【請求項５】前記第２多結晶シリコン層の厚さが、２０
    ０Å〜２０００Å程度であることを特徴とする請求項１
    に記載の高集積半導体メモリ装置のキャパシタ製造方
    法。
  6. 【請求項６】前記多結晶シリコン層を構成するグレイン
    の境界が、全面に塩化ホスホニルをドーピングすること
    によって他の領域よりも蝕刻比が高くなることを特徴と
    する請求項１に記載の高集積半導体メモリ装置のキャパ
    シタ製造方法。
  7. 【請求項７】前記第２多結晶シリコン層を構成するグレ
    インの境界にある多結晶シリコン層の厚さが、弱い酸化
    工程によって減少されることを特徴とする請求項１に記
    載の高集積半導体メモリ装置のキャパシタ製造方法。
  8. 【請求項８】前記セルキャパシタの有効面積が、前記第
    ２多結晶シリコン層を構成するグレインの密度が大きい
    ほど増加することを特徴とする請求項１に記載の高集積
    半導体メモリ装置のキャパシタ製造方法。
  9. 【請求項９】前記セルキャパシタの有効面積が、前記異
    方性蝕刻の時間及び蝕刻濃度によって変化することを特
    徴とする請求項１に記載の高集積半導体メモリ装置のキ
    ャパシタ製造方法。
  10. 【請求項１０】前記酸化物エッチング液が、ＢＯＥ（Bu
    fferd Oxide Etchant ）などのＨＦ溶解のうちのいずれ
    か１つであることを特徴とする請求項１に記載の高集積
    半導体メモリ装置のキャパシタ製造方法。
  11. 【請求項１１】前記第１多結晶シリコン層及び前記第２
    多結晶シリコン層が、前記異方性蝕刻に対してその蝕刻
    選択比が等しい物質であることを特徴とする請求項１に
    記載の高集積半導体メモリ装置のキャパシタ製造方法。
  12. 【請求項１２】前記第１多結晶シリコン層及び前記第２
    多結晶シリコン層が、前記異方性蝕刻に対してその蝕刻
    選択比が類似な物質であることを特徴とする請求項第１
    項記載の高集積半導体メモリ装置のキャパシタ製造方
    法。
  13. 【請求項１３】前記酸化膜が、前記第１多結晶シリコン
    層及び前記第２多結晶シリコン層と前記異方性蝕刻とに
    対してその選択比に於て大きく異なることを特徴とする
    請求項１に記載の高集積半導体メモリ装置のキャパシタ
    製造方法。
  14. 【請求項１４】ソース、ドレイン、及びゲート電極を具
    備した１つのトランジスタと、該トランジスタのソース
    と電気的に連結され、ストリッジ電極、誘電体膜、及び
    プレート電極を具備した１つのキャパシタからなるメモ
    リセルとが規則的な形に半導体基板上に形成された半導
    体メモリ装置のキヤパシタ製造方法であって、 前記トランジスタを絶縁させるための絶縁膜塗布工程
    と、 前記絶縁膜に蝕刻工程を行なってソース領域との電気的
    な接続のためのコンタクトホールを形成する工程と、 前記コンタクトホールが形成された半導体基板全面に第
    １多結晶シリコン層を形成する工程と、 前記第１多結晶シリコン層を各セル単位に限定する工程
    と、 前記各セル単位に限定された第１多結晶シリコン層が形
    成された半導体基板全面に酸化膜を形成する工程と、 前記酸化膜全面に第２多結晶シリコン層を形成する工程
    と、 前記第２多結晶シリコン層が形成された前記半導体基板
    を酸化物エッチング液に沈漬することにより、前記第２
    多結晶シリコン層を構成しているグレインの境界を通過
    した酸化物エッチング液にて前記酸化膜を部分的に蝕刻
    する工程と、 等方性蝕刻を行なって前記第２多結晶シリコン層を完全
    に除去すると共に、酸化物エッチング液にて除去されず
    残された酸化膜を蝕刻マスクとして前記第１多結晶シリ
    コン層を部分的に除去する工程と、 前記残された酸化膜を除去する工程と、 前記残された酸化膜が除去された半導体基板全面に誘電
    体膜を形成する工程と、 前記誘電体膜が形成された半
    導体基板全面に第３多結晶シリコン層を塗布してプレー
    ト電極を形成する工程とからなることを特徴とする高集
    積半導体メモリ装置のキャパシタの製造方法。
  15. 【請求項１５】セルキャパシタの有効面積が、前記第２
    多結晶シリコン層を構成するグレインの密度が大きいほ
    ど増加することを特徴とする請求項１４に記載の高集積
    半導体メモリ装置のキャパシタ製造方法。
  16. 【請求項１６】セルキャパシタの有効面積が、前記等方
    性蝕刻の時間及び蝕刻濃度によって変化することを特徴
    とする請求項１４に記載の高集積半導体メモリ装置のキ
    ャパシタ製造方法。
  17. 【請求項１７】前記等方性蝕刻が、乾式蝕刻であること
    を特徴とする請求項１４に記載の高集積半導体メモリ装
    置のキャパシタ製造方法。
  18. 【請求項１８】前記第１多結晶シリコン層及び前記第２
    多結晶シリコン層が、前記乾式蝕刻に対して等しい蝕刻
    選択比を有する物質であることを特徴とする請求項１７
    に記載の高集積半導体のメモリ装置のキャパシタ製造方
    法。
  19. 【請求項１９】前記第１多結晶シリコン層及び前記第２
    多結晶シリコン層が、前記乾式蝕刻に対して類似な蝕刻
    選択比を有する物質であることを特徴とする請求項１７
    に記載の高集積半導体メモリ装置のキャパシタ製造方
    法。
  20. 【請求項２０】前記等方性蝕刻が、湿式蝕刻であること
    を特徴とする請求項１４に記載の高集積半導体メモリ装
    置のキャパシタ製造方法。
  21. 【請求項２１】前記第１多結晶シリコン層及び前記第２
    多結晶シリコン層が、前記湿式蝕刻に対してその蝕刻選
    択比が等しいことを特徴とする請求項２０に記載の高集
    積半導体メモリ装置のキャパシタ製造方法。
  22. 【請求項２２】前記第１多結晶シリコン層及び前記第２
    多結晶シリコン層が、前記湿式蝕刻に対してその蝕刻選
    択比が類似な物質であることを特徴とする請求項２０に
    記載の高集積半導体メモリ装置のキャパシタ製造方法。
  23. 【請求項２３】前記酸化膜が、前記等方性蝕刻に対して
    前記第１多結晶シリコン層及び前記第２多結晶シリコン
    層と大きく異なる蝕刻選択比を有する物質であることを
    特徴とする請求項１４に記載の高集積半導体メモリ装置
    のキャパシタ製造方法。
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