JPH053172A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH053172A JPH053172A JP19675691A JP19675691A JPH053172A JP H053172 A JPH053172 A JP H053172A JP 19675691 A JP19675691 A JP 19675691A JP 19675691 A JP19675691 A JP 19675691A JP H053172 A JPH053172 A JP H053172A
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Landscapes
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 シリサイド形成領域以外の部分のシリサイド
化の防止を目的とする。 【構成】 Ｎ型シリコン基盤（１０）の表面に第１の酸
化膜（２２）を形成し、その上からイオン注入をしてＰ
型拡散抵抗領域（１３）を形成する。次いで、Ｐ型拡散
抵抗領域（１３）上に選択的にチタンシリサイド層（１
６）を形成する。この際、第１の酸化膜（２２）の上に
重ねて新たな第２の酸化膜（１４）を形成し、チタンシ
リサイド層（１６）を形成する領域以外の領域がシリサ
イド化されないようにする。Ｐ型拡散抵抗領域（１３）
形成後に、第１の酸化膜（２２）を除去し、新たに第２
の酸化膜（１４）を生成することで、シリサイド化の防
止をするようにしてもよい。 【効果】 イオン注入用酸化膜をシリサイド化防止のた
めの酸化膜と兼用していた場合に比べて、シリサイド化
が確実に防止でき、歩留が向上した。
化の防止を目的とする。 【構成】 Ｎ型シリコン基盤（１０）の表面に第１の酸
化膜（２２）を形成し、その上からイオン注入をしてＰ
型拡散抵抗領域（１３）を形成する。次いで、Ｐ型拡散
抵抗領域（１３）上に選択的にチタンシリサイド層（１
６）を形成する。この際、第１の酸化膜（２２）の上に
重ねて新たな第２の酸化膜（１４）を形成し、チタンシ
リサイド層（１６）を形成する領域以外の領域がシリサ
イド化されないようにする。Ｐ型拡散抵抗領域（１３）
形成後に、第１の酸化膜（２２）を除去し、新たに第２
の酸化膜（１４）を生成することで、シリサイド化の防
止をするようにしてもよい。 【効果】 イオン注入用酸化膜をシリサイド化防止のた
めの酸化膜と兼用していた場合に比べて、シリサイド化
が確実に防止でき、歩留が向上した。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特に，ＭＩＳ型半導体装置の入出力回路
及びその製造に適用した場合に好適な半導体装置の製造
方法に関するものである。
造方法に関し、特に，ＭＩＳ型半導体装置の入出力回路
及びその製造に適用した場合に好適な半導体装置の製造
方法に関するものである。
【０００２】
【従来技術】半導体装置の微細化が進む現在、集積回路
の高速化は最重要課題の一つであり、集積回路の高速化
を図るには、金属配線の抵抗を小さくする必要がある。
近年、多結晶シリコンが配線材料として多用されるよう
になったが、多結晶シリコン配線、シリコン拡散層の抵
抗を更に小さくするため、シリコン拡散層上や多結晶シ
リコン配線上にチタン（Ｔｉ）等の高融点金属を被着し
て合金化したシリサイド膜・ポリサイド膜が配線材料と
して広く用いられるようになった。シリサイド膜はシリ
コン拡散層や多結晶シリコンに比較してシート抵抗が２
Ω／□から１０Ω／□と低いため、微細化による配線抵
抗の増大を抑えることが可能となる。
の高速化は最重要課題の一つであり、集積回路の高速化
を図るには、金属配線の抵抗を小さくする必要がある。
近年、多結晶シリコンが配線材料として多用されるよう
になったが、多結晶シリコン配線、シリコン拡散層の抵
抗を更に小さくするため、シリコン拡散層上や多結晶シ
リコン配線上にチタン（Ｔｉ）等の高融点金属を被着し
て合金化したシリサイド膜・ポリサイド膜が配線材料と
して広く用いられるようになった。シリサイド膜はシリ
コン拡散層や多結晶シリコンに比較してシート抵抗が２
Ω／□から１０Ω／□と低いため、微細化による配線抵
抗の増大を抑えることが可能となる。
【０００３】従来、以下に説明するような工程に従い、
拡散抵抗上にシリサイドを形成していた。まず、拡散層
及び多結晶シリコン表面に酸化膜を形成した上でイオン
を注入して拡散抵抗を形成しておく。酸化膜を介してイ
オン注入を行うのは、イオン注入時のシリコン表面の損
傷を防止するためである。次いで、シリサイドを形成す
る領域のイオン注入用酸化膜を選択的に除去し、シリサ
イド形成領域以外の領域を含む全面にチタン層を形成し
て熱処理を行いシリサイドの形成を行う。部分的に酸化
膜を残すのは、抵抗として用いる部分をマスクし、この
部分のシリサイド化を防止するためである。即ち、従来
は、イオン注入用酸化膜をシリサイド化防止用のプロテ
クションとして兼用していた。
拡散抵抗上にシリサイドを形成していた。まず、拡散層
及び多結晶シリコン表面に酸化膜を形成した上でイオン
を注入して拡散抵抗を形成しておく。酸化膜を介してイ
オン注入を行うのは、イオン注入時のシリコン表面の損
傷を防止するためである。次いで、シリサイドを形成す
る領域のイオン注入用酸化膜を選択的に除去し、シリサ
イド形成領域以外の領域を含む全面にチタン層を形成し
て熱処理を行いシリサイドの形成を行う。部分的に酸化
膜を残すのは、抵抗として用いる部分をマスクし、この
部分のシリサイド化を防止するためである。即ち、従来
は、イオン注入用酸化膜をシリサイド化防止用のプロテ
クションとして兼用していた。
【０００４】
【発明が解決しようとする課題】ところが、イオン注入
時の注入透過膜として使用した酸化膜は、イオンの透過
により膜質が脆弱化しており、これを再びシリサイド化
のプロテクションとして用いると、酸化膜を突き抜けて
その下方のシリコンとチタンが反応してシリサイドを形
成してしまい、プロテクションとして十分な効果が発揮
されないという問題がある。
時の注入透過膜として使用した酸化膜は、イオンの透過
により膜質が脆弱化しており、これを再びシリサイド化
のプロテクションとして用いると、酸化膜を突き抜けて
その下方のシリコンとチタンが反応してシリサイドを形
成してしまい、プロテクションとして十分な効果が発揮
されないという問題がある。
【０００５】本発明は、上記問題を解決するためになさ
れたものであり、その目的はシリサイド形成領域以外の
領域のシリサイド化を防止することにある。
れたものであり、その目的はシリサイド形成領域以外の
領域のシリサイド化を防止することにある。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、半導体基板表面に第１の酸化膜を形成す
る工程と、当該第１の酸化膜を介して前記半導体基板内
にイオンを注入する工程と、前記第１の酸化膜を形成し
た部分に第２の酸化膜を形成する工程と、チタンシリサ
イド層を形成する部分の酸化膜を選択的に除去するため
のフォトエッチング工程と、チタンシリサイド層形成の
ためにチタン層を形成するための工程と、前記チタン層
に熱処理を施しチタンシリサイド層を形成するための熱
処理工程と、残余チタン層を除去するためのエッチング
工程からなる半導体装置の製造方法を提供する。
に、本発明は、半導体基板表面に第１の酸化膜を形成す
る工程と、当該第１の酸化膜を介して前記半導体基板内
にイオンを注入する工程と、前記第１の酸化膜を形成し
た部分に第２の酸化膜を形成する工程と、チタンシリサ
イド層を形成する部分の酸化膜を選択的に除去するため
のフォトエッチング工程と、チタンシリサイド層形成の
ためにチタン層を形成するための工程と、前記チタン層
に熱処理を施しチタンシリサイド層を形成するための熱
処理工程と、残余チタン層を除去するためのエッチング
工程からなる半導体装置の製造方法を提供する。
【０００７】前記第２の酸化膜は、前記半導体基板上に
形成された前記第１の酸化膜の上に重ねて形成するよう
にしてもよいし、又、前記第１の酸化膜を除去した後に
前記第２の酸化膜を前記半導体基板表面に形成するよう
にしてもよい。更に、前記第１の酸化膜を熱処理するこ
とにより前記第２の酸化膜を形成するようにしてもよ
い。
形成された前記第１の酸化膜の上に重ねて形成するよう
にしてもよいし、又、前記第１の酸化膜を除去した後に
前記第２の酸化膜を前記半導体基板表面に形成するよう
にしてもよい。更に、前記第１の酸化膜を熱処理するこ
とにより前記第２の酸化膜を形成するようにしてもよ
い。
【０００８】本発明は、更に、半導体基板上に形成され
たイオン拡散層と、前記イオン拡散抵抗層上に選択的に
形成されたチタンシリサイド層と、前記チタンシリサイ
ド層以外の部分に積層形成された第１の酸化膜及び第２
の酸化膜とからなる半導体装置を提供する。
たイオン拡散層と、前記イオン拡散抵抗層上に選択的に
形成されたチタンシリサイド層と、前記チタンシリサイ
ド層以外の部分に積層形成された第１の酸化膜及び第２
の酸化膜とからなる半導体装置を提供する。
【０００９】
【作用】本発明によれば、第１の酸化膜を介してイオン
注入した後に、第１の酸化膜の上に新たに第２の酸化膜
を積層形成するか、あるいは、第１の酸化膜を除去した
後に新たに第２の酸化膜を形成する。そして、チタンシ
リサイドを形成する領域の酸化膜を除去してその上にチ
タン層を形成し、熱処理を行ってチタンシリサイド層を
形成する。従って、チタンシリサイド形成時に新たに設
けた第２の酸化膜のために、チタンシリサイド形成領域
以外の領域がシリサイド化されることが防止できる。
注入した後に、第１の酸化膜の上に新たに第２の酸化膜
を積層形成するか、あるいは、第１の酸化膜を除去した
後に新たに第２の酸化膜を形成する。そして、チタンシ
リサイドを形成する領域の酸化膜を除去してその上にチ
タン層を形成し、熱処理を行ってチタンシリサイド層を
形成する。従って、チタンシリサイド形成時に新たに設
けた第２の酸化膜のために、チタンシリサイド形成領域
以外の領域がシリサイド化されることが防止できる。
【００１０】
【実施例】本発明の第１の実施例を図面を参照しながら
説明する。図１乃至図９は、Ｐ型拡散抵抗、チタンシリ
サイド（ＴｉＳｉ2）及びアルミニウム配線からなる抵
抗素子形成の主要工程を説明するための断面図である。
説明する。図１乃至図９は、Ｐ型拡散抵抗、チタンシリ
サイド（ＴｉＳｉ2）及びアルミニウム配線からなる抵
抗素子形成の主要工程を説明するための断面図である。
【００１１】図１に示すように、Ｎ型シリコン基板１０
を選択酸化して素子分離絶縁層（以下”ＬＯＣＯＳ”と
いう）１１を形成し、ＬＯＣＯＳ１１により囲まれたフ
ィールドに抵抗素子を形成する。ＬＯＣＯＳ１１は周知
の選択酸化工程により形成され、露出したシリコン表面
領域には厚いシリコン酸化膜が、その膜厚の約半分をシ
リコン基板内に埋置した形で形成される。
を選択酸化して素子分離絶縁層（以下”ＬＯＣＯＳ”と
いう）１１を形成し、ＬＯＣＯＳ１１により囲まれたフ
ィールドに抵抗素子を形成する。ＬＯＣＯＳ１１は周知
の選択酸化工程により形成され、露出したシリコン表面
領域には厚いシリコン酸化膜が、その膜厚の約半分をシ
リコン基板内に埋置した形で形成される。
【００１２】次に、図２に示すように、ＬＯＣＯＳ１１
が形成されたシリコン表面全体に、２００オングストロ
ームの膜厚の第１の酸化膜１２をＣＶＤ法（気相成長
法）により形成する。周知の通り、ＣＶＤ法とは、気相
中での熱分解あるいは化学反応を利用して基板上に薄膜
を堆積する方法である。ＣＶＤ法により形成された第１
の酸化膜１２は、次工程で行うイオン注入用の保護膜と
して用いられる。
が形成されたシリコン表面全体に、２００オングストロ
ームの膜厚の第１の酸化膜１２をＣＶＤ法（気相成長
法）により形成する。周知の通り、ＣＶＤ法とは、気相
中での熱分解あるいは化学反応を利用して基板上に薄膜
を堆積する方法である。ＣＶＤ法により形成された第１
の酸化膜１２は、次工程で行うイオン注入用の保護膜と
して用いられる。
【００１３】その後、図３に示すように、第１の酸化膜
１２上方から、ＬＯＣＯＳ１１に囲まれたフィールド内
にボロン（Ｂ）のイオン注入を行い、高濃度Ｐ型拡散抵
抗領域１３を形成する。この場合、第１の酸化膜１２を
介してイオン注入を行うので、シリコン表面が損傷を受
けることはない。しかし、イオン注入を行った後の第１
の酸化膜１２は、組織的に脆弱化しており、これをシリ
サイド化のプロテクションを目的とした酸化膜として使
用するには既述のような問題がある。
１２上方から、ＬＯＣＯＳ１１に囲まれたフィールド内
にボロン（Ｂ）のイオン注入を行い、高濃度Ｐ型拡散抵
抗領域１３を形成する。この場合、第１の酸化膜１２を
介してイオン注入を行うので、シリコン表面が損傷を受
けることはない。しかし、イオン注入を行った後の第１
の酸化膜１２は、組織的に脆弱化しており、これをシリ
サイド化のプロテクションを目的とした酸化膜として使
用するには既述のような問題がある。
【００１４】そこで、図４に示すように、第１の酸化膜
１２の上に第２の酸化膜１４を重ねて形成することで、
シリサイド化に対する保護膜を新たに設ける。第２の酸
化膜１４もＣＶＤ法により形成し、その膜厚は２００オ
ングストロームとする。第２の酸化膜の適正な膜厚は、
シリサイド化を行う際の熱処理の温度にも依存するが、
一般に１００〜１５００オングストロームの範囲にあれ
ばよい。１００オングストローム以下であると、シリサ
イド化に対するプロテクションとしての効果が十分でな
くなり、又１５００オングストロームを越えると段差形
成の原因となるので好ましくない。
１２の上に第２の酸化膜１４を重ねて形成することで、
シリサイド化に対する保護膜を新たに設ける。第２の酸
化膜１４もＣＶＤ法により形成し、その膜厚は２００オ
ングストロームとする。第２の酸化膜の適正な膜厚は、
シリサイド化を行う際の熱処理の温度にも依存するが、
一般に１００〜１５００オングストロームの範囲にあれ
ばよい。１００オングストローム以下であると、シリサ
イド化に対するプロテクションとしての効果が十分でな
くなり、又１５００オングストロームを越えると段差形
成の原因となるので好ましくない。
【００１５】次に、図５に示すように、フォトエッチン
グ工程を経て、シリサイド形成部の第１と第２の酸化膜
１２、１４を選択除去する。
グ工程を経て、シリサイド形成部の第１と第２の酸化膜
１２、１４を選択除去する。
【００１６】そして、図６に示すように、膜厚３００〜
１５００オングストロームのチタン層１５をスパッタ法
により表面全体に形成する。その後、窒素雰囲気中で５
００℃から９００℃の温度で熱処理をを行う。すると、
シリコンと接触しているチタン層１５、即ち、ボロン拡
散層表面上のチタン層はシリコンとチタンとの反応によ
りチタンシリサイドとなる（図７）。その他の部分のチ
タン層１５は雰囲気中の窒素と反応して窒化チタン（Ｔ
ｉＮ）となる。窒化チタン層は、アンモニアと過酸化水
素との混合液により溶解除去され、図８に示すようにシ
リコン表面とチタンの接触部にのみシリサイド１６が形
成される。
１５００オングストロームのチタン層１５をスパッタ法
により表面全体に形成する。その後、窒素雰囲気中で５
００℃から９００℃の温度で熱処理をを行う。すると、
シリコンと接触しているチタン層１５、即ち、ボロン拡
散層表面上のチタン層はシリコンとチタンとの反応によ
りチタンシリサイドとなる（図７）。その他の部分のチ
タン層１５は雰囲気中の窒素と反応して窒化チタン（Ｔ
ｉＮ）となる。窒化チタン層は、アンモニアと過酸化水
素との混合液により溶解除去され、図８に示すようにシ
リコン表面とチタンの接触部にのみシリサイド１６が形
成される。
【００１７】最後に、図９に示すように、層間膜１７を
形成し、コンタクトを形成後、アルミニウム配線１８を
形成し、抵抗素子を含む半導体装置が得られる。
形成し、コンタクトを形成後、アルミニウム配線１８を
形成し、抵抗素子を含む半導体装置が得られる。
【００１８】次に、本発明の第２の実施例を図１０乃至
図１７を参照しながら説明する。第２の実施例も第１の
実施例同様、Ｐ型拡散抵抗、チタンシリサイド及びアル
ミニウム配線からなる抵抗素子形成に関するものであ
る。
図１７を参照しながら説明する。第２の実施例も第１の
実施例同様、Ｐ型拡散抵抗、チタンシリサイド及びアル
ミニウム配線からなる抵抗素子形成に関するものであ
る。
【００１９】図１０に示すように、まず、Ｎ型シリコン
基板２０にＬＯＣＯＳ２１を選択的に形成し、次いで２
００オングストロームの膜厚の第１の酸化膜２２をＮ型
シリコン基板２０及びＬＯＣＯＳ２１の全面にわたりＣ
ＶＤ法により形成する。この酸化膜２２は、次工程で行
うイオン注入用の保護膜として用いられる。
基板２０にＬＯＣＯＳ２１を選択的に形成し、次いで２
００オングストロームの膜厚の第１の酸化膜２２をＮ型
シリコン基板２０及びＬＯＣＯＳ２１の全面にわたりＣ
ＶＤ法により形成する。この酸化膜２２は、次工程で行
うイオン注入用の保護膜として用いられる。
【００２０】次に、Ｐ型拡散抵抗２３を形成するため
に、第１の酸化膜２２上方から，ＬＯＣＯＳ２１に囲ま
れたフィールド内にボロンのイオン注入を行い、高濃度
Ｐ型拡散抵抗領域を形成する。イオン注入終了後、第１
の酸化膜２２をエッチング処理により除去する。この状
態が図１１に示されている。ここで、第１の実施例で
は、第１の酸化膜２２の上に第２の酸化膜を重ねて形成
したが、本実施例では、イオン注入により脆弱化した第
１の酸化膜２２を除去し、図１２に示すように、シリサ
イド化のプロテクション用の第２の酸化膜２４をＣＶＤ
法により改めて形成する。第２の酸化膜の膜厚は２００
オングストロームとするが、第１の実施例同様１００〜
１５００オングストロームの範囲にあればよい。
に、第１の酸化膜２２上方から，ＬＯＣＯＳ２１に囲ま
れたフィールド内にボロンのイオン注入を行い、高濃度
Ｐ型拡散抵抗領域を形成する。イオン注入終了後、第１
の酸化膜２２をエッチング処理により除去する。この状
態が図１１に示されている。ここで、第１の実施例で
は、第１の酸化膜２２の上に第２の酸化膜を重ねて形成
したが、本実施例では、イオン注入により脆弱化した第
１の酸化膜２２を除去し、図１２に示すように、シリサ
イド化のプロテクション用の第２の酸化膜２４をＣＶＤ
法により改めて形成する。第２の酸化膜の膜厚は２００
オングストロームとするが、第１の実施例同様１００〜
１５００オングストロームの範囲にあればよい。
【００２１】次に、シリサイド形成を行う部分の酸化膜
をフォトエッチ工程で選択的に除去し、図１３に示した
構造が得られる。その後、図１４に示すように、チタン
（Ｔｉ）２５をスパッタ法により表面全体に形成する。
そして、図１５に示すように、５００℃〜９００℃の温
度下で数十秒間加熱を行いシリサイド２６を形成する。
をフォトエッチ工程で選択的に除去し、図１３に示した
構造が得られる。その後、図１４に示すように、チタン
（Ｔｉ）２５をスパッタ法により表面全体に形成する。
そして、図１５に示すように、５００℃〜９００℃の温
度下で数十秒間加熱を行いシリサイド２６を形成する。
【００２２】その後、アンモニア一過酸化水素エッチン
グ液でエッチングを行い、チタンを除去し、図１６が得
られる。最後に、図１７に示すように、酸化絶縁膜２７
をＣＶＤで形成し、シリサイド領域上にコンタクトホー
ルを形成し、アルミニウム配線２８を形成し、目的の抵
抗素子が得られる。
グ液でエッチングを行い、チタンを除去し、図１６が得
られる。最後に、図１７に示すように、酸化絶縁膜２７
をＣＶＤで形成し、シリサイド領域上にコンタクトホー
ルを形成し、アルミニウム配線２８を形成し、目的の抵
抗素子が得られる。
【００２３】以上詳述した通り、シリサイド化のプロテ
クション用酸化膜をイオン注入用酸化膜と兼用せず、新
たに形成するようにしてシリサイド形成領域以外の領域
のシリサイド化を防止するようにしたが、新たにプロテ
クション用酸化膜を形成せず、イオン注入が終了した後
イオン注入用に使用した酸化膜を、例えば、酸素雰囲気
中で熱酸化し、脆弱化した酸化膜の膜質を回復するよう
にしてもよい。
クション用酸化膜をイオン注入用酸化膜と兼用せず、新
たに形成するようにしてシリサイド形成領域以外の領域
のシリサイド化を防止するようにしたが、新たにプロテ
クション用酸化膜を形成せず、イオン注入が終了した後
イオン注入用に使用した酸化膜を、例えば、酸素雰囲気
中で熱酸化し、脆弱化した酸化膜の膜質を回復するよう
にしてもよい。
【００２４】
【発明の効果】本発明によれば、シリサイド化防止の為
に必要な酸化膜をイオン注入時に用いた酸化膜と兼用せ
ず新たに設けたので、兼用していた場合にしばしば起こ
っていたシリサイド形成領域以外の領域のシリサイド化
が確実に防止でき、歩留りが向上した。
に必要な酸化膜をイオン注入時に用いた酸化膜と兼用せ
ず新たに設けたので、兼用していた場合にしばしば起こ
っていたシリサイド形成領域以外の領域のシリサイド化
が確実に防止でき、歩留りが向上した。
【図１】第１の実施例によるＬＯＣＯＳ形成工程を示し
た図である。
た図である。
【図２】第１の実施例による第１の酸化膜形成工程を示
した図である。
した図である。
【図３】第１の実施例による拡散抵抗領域形成工程を示
した図である。
した図である。
【図４】第１の実施例による第２の酸化膜形成工程を示
した図である。
した図である。
【図５】第１の実施例による第１と第２の酸化膜を選択
的に除去する工程を示した図である。
的に除去する工程を示した図である。
【図６】第１の実施例によるチタン層形成工程を示した
図である。
図である。
【図７】第１の実施例によるチタンシリサイド形成工程
を示した図である。
を示した図である。
【図８】第１の実施例による窒化チタン層除去工程を示
した図である。
した図である。
【図９】第１の実施例による層間膜、コンタクト、アル
ミニウム配線形成工程を示した図である。
ミニウム配線形成工程を示した図である。
【図１０】第２の実施例によるＬＯＣＯＳ及び第１の酸
化膜形成工程を示した図である。
化膜形成工程を示した図である。
【図１１】第２に実施例によるイオン注入及び第１の酸
化膜除去工程を示した図である。
化膜除去工程を示した図である。
【図１２】第２の実施例による第２の酸化膜形成工程を
示した図である。
示した図である。
【図１３】第２の実施例による酸化膜の選択的に除去す
る工程を示した図である。
る工程を示した図である。
【図１４】第２の実施例によるチタン層形成工程を示し
た図である。
た図である。
【図１５】第２の実施例によるチタンシリサイド形成工
程を示した図である。
程を示した図である。
【図１６】第２の実施例による窒化チタン層除去工程を
示した図である。
示した図である。
【図１７】第２の実施例による層間膜、コンタクト、ア
ルミニウム配線形成工程を示した図である。
ルミニウム配線形成工程を示した図である。
１０ Ｎ型シリコン基板
１１ ＬＯＣＯＳ酸化膜
１２ 第１の酸化膜
１３ Ｐ型拡散抵抗領域
１４ 第２の酸化膜
１５ チタン膜
１６ チタンシリサイド
１７ 層間膜
１８ アルミニウム配線
２０ Ｎ型シリコン基板
２１ ＬＯＣＯＳ酸化膜
２２ 第１の酸化膜
２３ Ｐ拡散層
２４ 第２の酸化膜
２５ チタン膜
２６ チタンシリサイド
２７ 絶縁酸化膜
２８ アルミニウム配線
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｈ０１Ｌ 21/336
29/784
Claims (5)
- 【請求項１】半導体基板表面に第１の酸化膜を形成する
工程と、当該第１の酸化膜を介して前記半導体基板内に
イオンを注入する工程と、前記第１の酸化膜を形成した
部分に第２の酸化膜を形成する工程と、チタンシリサイ
ド層を形成する部分の酸化膜を選択的に除去するための
フォトエッチング工程と、チタンシリサイド層形成のた
めにチタン層を形成するための工程と、前記チタン層に
熱処理を施しチタンシリサイド層を形成するための熱処
理工程と、残余チタン層を除去するためのエッチング工
程からなることを特徴とする半導体装置の製造方法。 - 【請求項２】前記半導体基板上に形成された前記第１の
酸化膜の上に第２の酸化膜を重ねて形成することを特徴
とする請求項１記載の半導体装置の製造方法。 - 【請求項３】前記第１の酸化膜を除去した後に前記第２
の酸化膜を前記半導体基板表面に形成することを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項４】前記第１の酸化膜を熱処理することにより
前記第２の酸化膜を形成することを特徴とする請求項１
記載の半導体装置の製造方法。 - 【請求項５】半導体基板上に形成されたイオン拡散層
と、前記イオン拡散抵抗層上に選択的に形成されたチタ
ンシリサイド層と、前記チタンシリサイド層以外の部分
に積層形成された第１の酸化膜及び第２の酸化膜とから
なることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03196756A JP3111516B2 (ja) | 1990-08-07 | 1991-08-06 | 半導体装置及びその製造方法 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20897490 | 1990-08-07 | ||
| JP2-208974 | 1990-08-07 | ||
| JP2-208975 | 1990-08-07 | ||
| JP20897590 | 1990-08-07 | ||
| JP03196756A JP3111516B2 (ja) | 1990-08-07 | 1991-08-06 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH053172A true JPH053172A (ja) | 1993-01-08 |
| JP3111516B2 JP3111516B2 (ja) | 2000-11-27 |
Family
ID=27327295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03196756A Expired - Fee Related JP3111516B2 (ja) | 1990-08-07 | 1991-08-06 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3111516B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002299565A (ja) * | 2001-03-30 | 2002-10-11 | Mitsubishi Electric Corp | 半導体装置 |
| JP2011198841A (ja) * | 2010-03-17 | 2011-10-06 | Asahi Kasei Electronics Co Ltd | 半導体装置の製造方法 |
-
1991
- 1991-08-06 JP JP03196756A patent/JP3111516B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002299565A (ja) * | 2001-03-30 | 2002-10-11 | Mitsubishi Electric Corp | 半導体装置 |
| JP2011198841A (ja) * | 2010-03-17 | 2011-10-06 | Asahi Kasei Electronics Co Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3111516B2 (ja) | 2000-11-27 |
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