JPH053174B2 - - Google Patents

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JPH053174B2
JPH053174B2 JP10790887A JP10790887A JPH053174B2 JP H053174 B2 JPH053174 B2 JP H053174B2 JP 10790887 A JP10790887 A JP 10790887A JP 10790887 A JP10790887 A JP 10790887A JP H053174 B2 JPH053174 B2 JP H053174B2
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JP
Japan
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clock signal
reversible counter
frequency divider
serial data
bit
Prior art date
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JP10790887A
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English (en)
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JPS62263717A (ja
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Agosuton Agosuton
Jii Supaakusu Robaato
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Tektronix Inc
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Tektronix Inc
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Publication date
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、デジタルPLL（位相ロツクループ）
回路に関する。
［従来技術及び発明が解決しようとする問題点］ デイジタルPLL回路は、従来からFM復調器等
に使用されてきたが、直列データの流れを外部ク
ロツク信号に同期させたいどのような応用例にも
使用可能である。例えば、1968年12月のベル・シ
ステム・テクニカル・ジヤーナルの第2207〜2237
頁に記載されているパスタナツクとホワリンによ
る「FM復調の為のデイジタルPLLの解析と合成
（Analysis and Synthesis of ａ Digital Phase
Locked Loop for FM Demodulation）」及び
1976年11月のプロシーデイングズ・オブ・ジ・ア
イイーイーイー（Proceedings of the IEEE）
1640〜1641頁に記載されている山下等による「デ
イジタルPLLのジツタ低減（Jitter Reduction
of ａ Digital Phase Locked Loop）」に示さ
れている。デジタルPLLにおける問題点は、直
列データに含まれている雑音（ノイズ）がデータ
誤認の原因となり得るということである。レジス
タやカウンタを位相検出器に使用している場合、
雑音がデータとして誤認されると、電圧制御発振
器（VCO）の出力に位相のずれが生じる。従つ
て、直列データに含まれる雑音を低減すると同時
に直列データの流れを外部クロツク信号に同期さ
せることが望ましい。
本発明の目的は、直列データの流れを外部基準
クロツク信号に同期させることにより、その直列
データの流れのクロツク信号を回復するデジタル
PLL回路を提供することである。
本発明の他の目的は、直列データの流れの中に
含まれている不規則な雑音の影響を除去出来るデ
イジタルPLL回路を提供することである。
［問題点を解決する為の手段］ 直列データの流れとクロツク信号との位相関係
により決まる計数方向で上記クロツク信号を計数
する可逆カウンタ１６と、該可逆カウンタの上位
側ビツトの現在の値と所定期間記憶しておいた以
前の値とを比較するデジタル比較器２０と、デジ
タル比較器２０の出力する制御信号に応じた分周
比で外部基準クロツク信号を分周して上記クロツ
ク信号を発生する可変分周器２４とを備えること
を特徴とするデジタル位相ロツクループ回路。
［作用］ 可逆カウンタ１６の上位側ビツトの現在の値と
所定期間記憶しておいた以前の値とを比較するこ
とにより可変分周器の分周比（除数）を制御する
ので、可変分周器の発生するクロツク信号は、可
逆カウンタ１６の上位側ビツトのみの変化の関数
となり、直列データの流れに含まれる不規則な雑
音は無視される。よつて、本発明のデジタル
PLLはデータとして誤認される虞のある不規則
な雑音の影響を受けることはない。
［実施例］ 図示する本発明のデジタルPLL回路１０は、
直列データの流れを印加するデータ送信器１２に
応じて動作する。このデータの流れは微分回路１
４に印加され、各直列データの流れの立上がり及
び立下がり縁で微分パルスを発生する。この微分
パルスは可逆カウンタ１６に印加される。可逆カ
ウンタ１６は通常４ビツトのカウンタで、上位側
２ビツトの出力は２ビツト・メモリ１８に入力さ
可逆カウンタ１６の上位側２ビツトの出力はデジ
タル比較器２０にも入力する。２ビツト・メモリ
１８には１対の出力線があり、３ビツト分周器２
２により決まる所定遅延時間後に、可逆カウンタ
１６の上位側２ビツトのデータをデジタル比較器
２０へ出力する。３ビツト分周器２２は、可変分
周器２４により駆動され、可変分周器２４からの
８個のクロツク信号毎に２ビツト・メモリ１８の
ゲート制御出力を発生する。可変分周器２４は外
部クロツク発生器２６からの外部基準クロツク信
号によつて駆動され、外部クロツク発生器２６は
基準発振器２８によつて駆動される。可変分周器
２４の出力は接続点３０に印加され、この接続点
３０から更に分周器２２、可逆カウンタ１６及び
ラツチ回路３２へと出力される。直列データ線も
ラツチ回路３２に接続されている。
実際の動作では、データ送信器１２からの直列
データの流れは、ラツチ回路３２と微分回路１４
に供給される。微分回路１４は直列データの流れ
の中の各パルスの立上がり及び立下がり縁を微分
パルスに変換して可逆カウンタ１６へと送る。直
列データの流れのパルス幅は、クロツク信号のパ
ルス幅より十分広く、クロツク信号は一様なパル
ス幅の矩形波信号列である。従つて、接続点３０
から可逆カウンタ１６への入力線は、高論理状態
か低論理状態のどちらかの状態であり、各状態に
ある時間は互いに等しい。可逆カウンタ１６はデ
ータの微分波形が発生した時、クロツク入力線が
高論理状態ならばアツプ計数し、クロツク入力線
が低論理状態ならばダウン計数する。従つて、直
列データの流れと外部クロツク信号が同相の時、
可逆カウンタ１６は一連のデータの微分波形上で
交互にアツプ及びダウン計数する。しかし、入力
直列データと外部クロツク信号間の位相がずれる
と、可逆カウンタ１６はデータがクロツク信号よ
り進んでいるか遅れているかに応じてアツプ計数
又はダウン計数の何れかの動作を行う。
可逆カウンタ１６が計数を始めても、その上位
側２ビツトは計数値が４になるまでは不変であ
る。この上位側２ビツトの内容は２ビツト・メモ
リ１８に記憶されており、３ビツト分周器２２が
可変分周器２４から入力する分周外部クロツク信
号を８個計数する間、そのメモリ内に保持されて
いる。しかし、それと同時にこの上位側２ビツト
と同じ値はデジタル比較器２０に供給されてい
る。デジタル比較器２０は可変分周器２４に２進
コードの制御信号を出力して、３個の可能な除数
の内の１個を選択させる。この好適実施例では可
変分周器の通常の除数はＸ＝24であるが、直列デ
ータの流れがクロツク信号より進んでいるか遅れ
ているかに応じて、それぞれ除数はＸ−１＝23又
はＸ＋１＝25に設定される。可変分周器２４に供
給されるその２進コードは、２ビツト・メモリ１
８に保持されている可逆カウンタ１６の上位側２
ビツトの値と現在の上位側２ビツトの値の大小関
係により決まる関数である。
可逆カウンタ１６の上位側２ビツトの値は、４
計数毎にしか変化しないので、このシステムは殆
どの不規則な雑音に影響されることはない。更
に、可逆カウンタ１６の現在の状態が８クロツ
ク・サイクルの期間、２ビツト・メモリ１８に保
持されている以前の状態と比較されるので、低周
波数の位相不均衡のみが検出される。８クロツ
ク・サイクルの間、２ビツト・メモリ１８に可逆
カウンタ１６の以前の状態を保持することによ
り、可逆カウンタ１６が計数している方向に対す
る小さな変化を取り除いている。可変分周器２４
から出力するクロツク信号と入力直列データの流
れとの間の位相関係は、低周波数の現象となるの
で、可変分周器２４からのクロツク信号の周波数
を変更するのに丁度都合の良いように、デジタル
比較器２０によつて位相変化が比較される。その
一方で、過渡的雑音のような微小期間の現象は無
視される。
可逆カウンタ１６，２ビツト・メモリ１８及び
３ビツト分周器２２に用いたビツトの数値は、使
用者の要求に合わせて任意に調整出来ることはい
うまでもない。上述の好適実施例では、可逆カウ
ンタ１６は４ビツト・カウンタでメモリ１８は２
ビツト・メモリで、分周器２２は８クロツク毎に
出力を発生する３ビツトの分周器である。しか
し、可逆カウンタ１６のビツト数は、所望により
もつと小さくても大きくても構わない。同様にメ
モリ１８がｎビツト・メモリ、分周器２２がｍビ
ツト分周器であつてもよい。更に、可変分周器２
４は、この実施例で選択した値以外の整数を除数
（分周比）とするように調整することも可能であ
る。
デジタルPLL回路１０の可変分周器２４から
出力されるクロツク信号はラツチ回路３２で入力
直列データの流れをラツチするのに利用される。
この結果、ラツチ回路３２からの出力データは、
不規則な雑音が除去され、且つ外部クロツク発生
器２６からのクロツク信号に同期した確実なデー
タとなる。従つて、ラツチ回路３２の出力データ
が既知のクロツク信号と同期しているので、疑似
ランダムな直列データの流れに特有のどのような
クロツク信号の位相のずれでも補正することが出
来る。
以上本発明の好適実施例について説明したが、
本発明はここに説明した実施例のみに限定される
ものではなく、本発明の要旨を逸脱することなく
必要に応じて種々の変形及び変更を実施し得るこ
とは当業者には明らかである。
［発明の効果］ 本発明によれば、クロツク信号を計数する可逆
カウンタの計数方向はクロツク信号と直列データ
の流れとの間の位相関係により決まり、この可逆
カウンタの上位側ビツトの値の可変は、下位側ビ
ツトの計数値がフルカウントするまで起こらな
い。また、上位側ビツトの現在の値と所定期間記
憶した以前の値との比較出力で制御される可変分
周器の除数（分周比）の変化は１ずつ増減するに
過ぎない。従つて、直列データの流れに対してク
ロツク信号の位相変化は低周波数の現象となるの
で、直列データの流れの中に含まれている不規則
な過渡的雑音は除去され、雑音によるデータの誤
認の虞の無いデジタルPLL（位相ロツクループ）
回路が実現出来る。
【図面の簡単な説明】
図は本発明によるデジタルPLL回路１０のブ
ロツク図である。 １６は可逆カウンタ、２０はデジタル比較器、
２４は可変分周器である。

Claims (1)

    【特許請求の範囲】
  1. １ 直列データの流れとクロツク信号との位相関
    係により決まる計数方向で上記クロツク信号を計
    数する可逆カウンタと、該可逆カウンタの上位側
    ビツトの現在の値と所定期間記憶しておいた以前
    の値とを比較するデジタル比較器と、該デジタル
    比較器の出力する制御信号に応じた分周比で外部
    基準クロツク信号を分周して上記クロツク信号を
    発生する可変分周器とを備えることを特徴とする
    デジタル位相ロツクループ回路。
JP62107908A 1986-05-01 1987-04-30 デジタル位相ロツクル−プ回路 Granted JPS62263717A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/858,425 US4680780A (en) 1986-05-01 1986-05-01 Clock recovery digital phase-locked loop
US858425 1986-05-01

Publications (2)

Publication Number Publication Date
JPS62263717A JPS62263717A (ja) 1987-11-16
JPH053174B2 true JPH053174B2 (ja) 1993-01-14

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ID=25328293

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62107908A Granted JPS62263717A (ja) 1986-05-01 1987-04-30 デジタル位相ロツクル−プ回路

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US (1) US4680780A (ja)
EP (1) EP0244122B1 (ja)
JP (1) JPS62263717A (ja)
DE (1) DE3785966T2 (ja)

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