JPH0531761B2 - - Google Patents
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- JPH0531761B2 JPH0531761B2 JP58178012A JP17801283A JPH0531761B2 JP H0531761 B2 JPH0531761 B2 JP H0531761B2 JP 58178012 A JP58178012 A JP 58178012A JP 17801283 A JP17801283 A JP 17801283A JP H0531761 B2 JPH0531761 B2 JP H0531761B2
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- JP
- Japan
- Prior art keywords
- transistor
- voltage
- differential
- terminal
- power supply
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Description
【発明の詳細な説明】
この発明は、バイポーラトランジスタにより構
成されたLSI（大規模集積回路）における電源回
路に関する。
成されたLSI（大規模集積回路）における電源回
路に関する。
従来、例えばマスタスライス法により形成され
る論理LSI（以下マスタスライスLSIと称する）を
構成する基本回路として、ECL（エミツタ・カツ
プルド・ロジツク）回路や、第１図に示すような
ノン・スレツシヨールド・ロジツク回路（以下
NTL回路と称する）が知られている。
る論理LSI（以下マスタスライスLSIと称する）を
構成する基本回路として、ECL（エミツタ・カツ
プルド・ロジツク）回路や、第１図に示すような
ノン・スレツシヨールド・ロジツク回路（以下
NTL回路と称する）が知られている。
第１図において、Q1は入力トランジスタで、
この入力トランジスタQ1のコレクタは抵抗R1を
介して電源電圧VCC（グランドレベル）に、また、
入力トランジスタQ1のエミツタは、抵抗R2を介
して例えば−2Vのような電圧電源VEEiに接続さ
れる。そして、入力トランジスタQ1のベースに
入力電圧Vioが供給されるようにされている。Q2
は、上記入力トランジスタQ1のコレクタと抵抗
R1との接続ノードn0の電位をベースに受けて動
作される出力トランジスタである。この出力トラ
ンジスタQ2とこれのエミツタ側に接続された抵
抗R3とによつてエミツタフオロワが構成されて
いる。
この入力トランジスタQ1のコレクタは抵抗R1を
介して電源電圧VCC（グランドレベル）に、また、
入力トランジスタQ1のエミツタは、抵抗R2を介
して例えば−2Vのような電圧電源VEEiに接続さ
れる。そして、入力トランジスタQ1のベースに
入力電圧Vioが供給されるようにされている。Q2
は、上記入力トランジスタQ1のコレクタと抵抗
R1との接続ノードn0の電位をベースに受けて動
作される出力トランジスタである。この出力トラ
ンジスタQ2とこれのエミツタ側に接続された抵
抗R3とによつてエミツタフオロワが構成されて
いる。
上記NTL回路は、入力電圧Vioが例えば−1.4V
から−0.8Vに向かつて変化されると、トランジ
スタQ1に流されるコレクタ電流が増加されて、
ノードn0の電位が抵抗R1の電圧ドロツプにより
低下される。そのため、出力トランジスタQ2が、
そのコレクタ電流が減少されるように動作され、
出力電圧Vputが−0.8Vから−1.4Vに向かつて変化
される。このとき、出力電圧Vputは入力電圧Vio
の変化に応答して素早く変化させられる。つま
り、NTL回路は、しきい値電圧を有しないよう
にされており、これによつて、動作速度がECL
回路よりも速くなるようにされている。
から−0.8Vに向かつて変化されると、トランジ
スタQ1に流されるコレクタ電流が増加されて、
ノードn0の電位が抵抗R1の電圧ドロツプにより
低下される。そのため、出力トランジスタQ2が、
そのコレクタ電流が減少されるように動作され、
出力電圧Vputが−0.8Vから−1.4Vに向かつて変化
される。このとき、出力電圧Vputは入力電圧Vio
の変化に応答して素早く変化させられる。つま
り、NTL回路は、しきい値電圧を有しないよう
にされており、これによつて、動作速度がECL
回路よりも速くなるようにされている。
なお、図面には、入力トランジスタQ1が一つ
のみ示されているが、マスタスライスLSIでは、
一般に、上記抵抗R1とR2との間にトランジスタ
Q1と並列に、複数個の入力トランジスタが設け
られて、多入力NORゲートに構成される。
のみ示されているが、マスタスライスLSIでは、
一般に、上記抵抗R1とR2との間にトランジスタ
Q1と並列に、複数個の入力トランジスタが設け
られて、多入力NORゲートに構成される。
この発明は、例えば上記のようなNTL回路を
含むバイポーラLSIにおいて、NTL回路の電源
電圧VEEiを供給するための電源回路を提供するこ
とを目的とするもので、比較的簡単な回路構成に
よつて電源電圧VEEの変動および引き込み電流の
変動に対して安定した電圧VEEiを供給できるよう
にすることを目的とする。
含むバイポーラLSIにおいて、NTL回路の電源
電圧VEEiを供給するための電源回路を提供するこ
とを目的とするもので、比較的簡単な回路構成に
よつて電源電圧VEEの変動および引き込み電流の
変動に対して安定した電圧VEEiを供給できるよう
にすることを目的とする。
以下図面を用いてこの発明を説明する。
第２図は本発明に電源回路の一実施例を示すも
のである。この回路は、一対の差動トランジスタ
Q11，Q12と、この差動トランジスタQ11および
Q12のコレクタと電源電圧VCCとの間に各々接続
された抵抗R11およびR12と、上記差動トランジ
スタQ11およびQ12のエミツタと電源電圧VEEとの
間に共通に接続された抵抗R13とからなる差動増
幅段１を有している。
のである。この回路は、一対の差動トランジスタ
Q11，Q12と、この差動トランジスタQ11および
Q12のコレクタと電源電圧VCCとの間に各々接続
された抵抗R11およびR12と、上記差動トランジ
スタQ11およびQ12のエミツタと電源電圧VEEとの
間に共通に接続された抵抗R13とからなる差動増
幅段１を有している。
上記差動増幅段１の一方の差動トランジスタ
Q11のベースには、基準電圧Vrefが印加されてい
る。そして、この差動トランジスタQ11のコレク
タと上記抵抗R11の接続ノードn1が、電源電圧
VCCにコレクタ電極を接続されたトランジスタ
Q13のベースに接続され、ノードn1からトランジ
スタQ13のベース電流が流されるようにされてい
る。また、上記トランジスタQ13のエミツタと電
源電圧VEEとの間には、抵抗R14が接続され、ト
ランジスタQ13と抵抗R14とによつてエミツタフ
オロワ２が構成されている。
Q11のベースには、基準電圧Vrefが印加されてい
る。そして、この差動トランジスタQ11のコレク
タと上記抵抗R11の接続ノードn1が、電源電圧
VCCにコレクタ電極を接続されたトランジスタ
Q13のベースに接続され、ノードn1からトランジ
スタQ13のベース電流が流されるようにされてい
る。また、上記トランジスタQ13のエミツタと電
源電圧VEEとの間には、抵抗R14が接続され、ト
ランジスタQ13と抵抗R14とによつてエミツタフ
オロワ２が構成されている。
上記トランジスタQ13と抵抗R14との接続ノー
ドn2は、エミツタ電極が電源電圧VEEに接続され
ている電流引込み用のトランジスタQ14のベース
に接続され、ノードn2からトランジスタQ14のベ
ース電流が流されるようにされている。この電流
引込み用トランジスタQ14のコレクタには、トラ
ンジスタQ14に向かつて順方向となるようにダイ
オードD1が接続されている。このダイオードD1
の他方の端子は抵抗R15を介して電源電圧VCCに
接続されている。
ドn2は、エミツタ電極が電源電圧VEEに接続され
ている電流引込み用のトランジスタQ14のベース
に接続され、ノードn2からトランジスタQ14のベ
ース電流が流されるようにされている。この電流
引込み用トランジスタQ14のコレクタには、トラ
ンジスタQ14に向かつて順方向となるようにダイ
オードD1が接続されている。このダイオードD1
の他方の端子は抵抗R15を介して電源電圧VCCに
接続されている。
上記回路は、トランジスタQ14とダイオードD1
の接続ノードn3に出力端子３が接続されて、出力
電圧Vputが取り出されるようにされている。ま
た、上記ダイオードD1と抵抗R15との接続ノード
n4が、前記差動増幅段１の他方の差動トランジス
タQ12のベースに接続され、これによつて差動増
幅段１に負帰還がかけられるようにされている。
の接続ノードn3に出力端子３が接続されて、出力
電圧Vputが取り出されるようにされている。ま
た、上記ダイオードD1と抵抗R15との接続ノード
n4が、前記差動増幅段１の他方の差動トランジス
タQ12のベースに接続され、これによつて差動増
幅段１に負帰還がかけられるようにされている。
上記ノードn4はノードn3の電位よりも常にダイ
オードD1のしきい値電圧（約0.7V）分だけ高い
電圧にされ、この電圧が差動トランジスタQ12の
ベースに印加されている。
オードD1のしきい値電圧（約0.7V）分だけ高い
電圧にされ、この電圧が差動トランジスタQ12の
ベースに印加されている。
従つて、上記回路の電源電圧VCCがグランドレ
ベル（0V）にされ、電源電圧VEEが−3Vのよう
な電圧にされるとともに、差動トランジスタQ11
のベースに−1.3Vのような基準電圧Vrefが印加さ
れると、差動トランジスタQ11のコレクタ電圧に
よつて、トランジスタQ13にベース電流が流され
る。また、ノードn2からトランジスタQ14にベー
ス電流が流されて、ノードn2は電源電圧VEEより
もベース・エミツタ間電圧VBE（約0.8V）分だけ
高い−2.2Vのような電位にされる。これによつ
て、トランジスタQ14は定常的にオンされて、抵
抗R15およびダイオードD1を通つてノードn3に向
かつて流れる電流I1と出力端子３からノードn3に
向かつて流れる引込み電流I0とがトランジスタ
Q14のコレクタ電流となつて電源電圧VEEに向か
つて流される。
ベル（0V）にされ、電源電圧VEEが−3Vのよう
な電圧にされるとともに、差動トランジスタQ11
のベースに−1.3Vのような基準電圧Vrefが印加さ
れると、差動トランジスタQ11のコレクタ電圧に
よつて、トランジスタQ13にベース電流が流され
る。また、ノードn2からトランジスタQ14にベー
ス電流が流されて、ノードn2は電源電圧VEEより
もベース・エミツタ間電圧VBE（約0.8V）分だけ
高い−2.2Vのような電位にされる。これによつ
て、トランジスタQ14は定常的にオンされて、抵
抗R15およびダイオードD1を通つてノードn3に向
かつて流れる電流I1と出力端子３からノードn3に
向かつて流れる引込み電流I0とがトランジスタ
Q14のコレクタ電流となつて電源電圧VEEに向か
つて流される。
このとき、ノードn1→トランジスタQ13→ノー
ドn2→トランジスタQ14→ノードn3→ダイオード
D1→ノードn4の経路で負帰還がかけられる差動
トランジスタQ12のベース電位が、トランジスタ
Q11のベースに印加されている基準電圧Vrefと略
等しい−1.3Vのような電位にされるように回路
の定数が設定されている。
ドn2→トランジスタQ14→ノードn3→ダイオード
D1→ノードn4の経路で負帰還がかけられる差動
トランジスタQ12のベース電位が、トランジスタ
Q11のベースに印加されている基準電圧Vrefと略
等しい−1.3Vのような電位にされるように回路
の定数が設定されている。
その結果、ノードn3の電位すなわち出力電圧
Vputは、ノードn4の電位（−1.3V）よりもダイオ
ードD1のしきい値電圧（約0.7V）分だけ低い−
2.0Vにされる。
Vputは、ノードn4の電位（−1.3V）よりもダイオ
ードD1のしきい値電圧（約0.7V）分だけ低い−
2.0Vにされる。
しかも、上記実施例の電源回路は、ダイオード
D1を介して差動増幅段１の差動トランジスタQ12
に負帰還がかけられているため、出力端子３から
の引込み電流I0や電源電圧VEEが変動しても出力
電圧Vputがほぼ一定（−2.0V）に維持される。
D1を介して差動増幅段１の差動トランジスタQ12
に負帰還がかけられているため、出力端子３から
の引込み電流I0や電源電圧VEEが変動しても出力
電圧Vputがほぼ一定（−2.0V）に維持される。
例えば、上記電源回路の出力端子３に接続され
る複数個のNTL回路がロジツク動作されて、引
込み電流I0が減少したとする。すると、ノードn3
の電位は上昇されようとするが、このとき、ノー
ドn3よりも常にダイオード一段分レベルの低いノ
ードn4の電位も上昇される。これによつて、差動
トランジスタQ12のコレクタ電流が増加して、エ
ミツタ電圧が上昇され、差動トランジスタQ11の
ベース・エミツタ間電圧が減少される。そのた
め、差動トランジスタQ11のコレクタ電流が減少
されて、抵抗R11の電圧ドロツプが小さくなつて
トランジスタQ13のベース電位が上がる。する
と、トランジスタQ13のコレクタ電流が増加され
て、エミツタ電位が上昇し、ノードn2すなわちト
ランジスタQ14のベース電位が上昇される。
る複数個のNTL回路がロジツク動作されて、引
込み電流I0が減少したとする。すると、ノードn3
の電位は上昇されようとするが、このとき、ノー
ドn3よりも常にダイオード一段分レベルの低いノ
ードn4の電位も上昇される。これによつて、差動
トランジスタQ12のコレクタ電流が増加して、エ
ミツタ電圧が上昇され、差動トランジスタQ11の
ベース・エミツタ間電圧が減少される。そのた
め、差動トランジスタQ11のコレクタ電流が減少
されて、抵抗R11の電圧ドロツプが小さくなつて
トランジスタQ13のベース電位が上がる。する
と、トランジスタQ13のコレクタ電流が増加され
て、エミツタ電位が上昇し、ノードn2すなわちト
ランジスタQ14のベース電位が上昇される。
その結果、トランジスタQ14のコレクタ電流が
増加されて、抵抗R15に流される電流が多くな
り、抵抗R15の電圧ドロツプが大きくなつてノー
ドn4およびノードn2の電位が降下される。
増加されて、抵抗R15に流される電流が多くな
り、抵抗R15の電圧ドロツプが大きくなつてノー
ドn4およびノードn2の電位が降下される。
また、同様にして、出力端子３からの引込み電
流I0が多くなつてノードn3のレベルが下がろうと
すると、トランジスタQ14のコレクタ電流が減少
される方向に動作されて、抵抗R15を流れる電流
が減少される。その結果、抵抗R15電圧ドロツプ
が小さくなつて、ノードn4およびノードn3のレベ
ルを引き上げる方向に動作される。
流I0が多くなつてノードn3のレベルが下がろうと
すると、トランジスタQ14のコレクタ電流が減少
される方向に動作されて、抵抗R15を流れる電流
が減少される。その結果、抵抗R15電圧ドロツプ
が小さくなつて、ノードn4およびノードn3のレベ
ルを引き上げる方向に動作される。
このようにして、上記電源回路は、引込み電流
の増減に対して安定して一定の電圧VEEi（−2.0V）
を供給することができる。
の増減に対して安定して一定の電圧VEEi（−2.0V）
を供給することができる。
しかも、上記回路は、ノードn4のレベルが基準
電圧Vrefによつて決まるようにされており、電源
電圧VEEが多少（±10％程度）変動されても、差
動トランジスタQ11，Q12に流される電流がカツ
トカフされたり、バランスがくずされることがな
い。そのため、電源電圧VEEが変動してもノード
n4はほぼ基準電圧Vref（約−1.3V）に維持され、
また、ノードn3はそれよりもダイオードD1のし
きい値電圧分低い電圧（−2V）に維持される。
つまり、上記実施例の回路は電源電圧VEEの変動
に対しても安定して一定の出力電圧VEEiを供給す
ることができる。
電圧Vrefによつて決まるようにされており、電源
電圧VEEが多少（±10％程度）変動されても、差
動トランジスタQ11，Q12に流される電流がカツ
トカフされたり、バランスがくずされることがな
い。そのため、電源電圧VEEが変動してもノード
n4はほぼ基準電圧Vref（約−1.3V）に維持され、
また、ノードn3はそれよりもダイオードD1のし
きい値電圧分低い電圧（−2V）に維持される。
つまり、上記実施例の回路は電源電圧VEEの変動
に対しても安定して一定の出力電圧VEEiを供給す
ることができる。
なお、上記実施例の電源回路においては、帰還
回路が設けられているため、位相補償をしてやら
ないと、正帰還がかかつて発振してしまうおそれ
がある。そこで、第２図に示すように、トランジ
スタQ14のベース・コレクタ間に比較的容量の大
きな位相補償用のコンデンサC1が設けられてい
る。このコンデンサC1としては、例えばトラン
ジスタQ14のベース・コレクタ間に存在する寄生
容量を積極的に利用して構成してやることも可能
である。
回路が設けられているため、位相補償をしてやら
ないと、正帰還がかかつて発振してしまうおそれ
がある。そこで、第２図に示すように、トランジ
スタQ14のベース・コレクタ間に比較的容量の大
きな位相補償用のコンデンサC1が設けられてい
る。このコンデンサC1としては、例えばトラン
ジスタQ14のベース・コレクタ間に存在する寄生
容量を積極的に利用して構成してやることも可能
である。
この発明は以上説明したように構成されている
ので、バイポーラLSIにおいて比較的大きな電流
を引き込むことができる定電圧電源回路を簡単に
構成することができ、これによつて、電源回路の
占有面積を小さくすることができる。また、電源
電圧VEEの変動および引込み電流の変動に対して
安定した電圧VEEiを供給することができるという
効果がある。
ので、バイポーラLSIにおいて比較的大きな電流
を引き込むことができる定電圧電源回路を簡単に
構成することができ、これによつて、電源回路の
占有面積を小さくすることができる。また、電源
電圧VEEの変動および引込み電流の変動に対して
安定した電圧VEEiを供給することができるという
効果がある。
第１図はバイポーラLSI特にマスタスライス
LSIの基本回路となるNTL回路の一例を示す回
路図、第２図は本発明に係る電源回路の一実施例
を示すもので、上記NTL回路の電源電圧VEEiを
供給できるようにされた電源回路の回路図を示す
ものである。 １……差動増幅段、２……エミツタフオロワ、
Q11，Q12……差動トランジスタ、Q14……出力ト
ランジスタ（電流引込み用トランジスタ）、D1…
…ダイオード、Vref……基準電圧。
LSIの基本回路となるNTL回路の一例を示す回
路図、第２図は本発明に係る電源回路の一実施例
を示すもので、上記NTL回路の電源電圧VEEiを
供給できるようにされた電源回路の回路図を示す
ものである。 １……差動増幅段、２……エミツタフオロワ、
Q11，Q12……差動トランジスタ、Q14……出力ト
ランジスタ（電流引込み用トランジスタ）、D1…
…ダイオード、Vref……基準電圧。
Claims (1)
- 【特許請求の範囲】 １ 一対の差動トランジスタと、上記差動トラン
ジスタのコレクタと電源の一方の端子との間に設
けられたコレクタ負荷手段と、上記差動トランジ
スタの共通エミツタと電源の他方の端子との間に
設けられた抵抗手段とを備え、上記差動トランジ
スタの一方のベースに基準電圧が印加されかつ上
記差動トランジスタの他方のベースに帰還電圧が
印加される差動増幅段と、 上記差動トランジスタの一方のコレクタ電圧を
そのベースに受けるエミツタフオロワトランジス
タと、かかるエミツタフオロワトランジスタ野エ
ミツタと上記電源の他方の端子との間に設けられ
た抵抗手段とを備えてなるエミツタフオロワと、 ベースが上記エミツタフオロワトランジスタの
エミツタに直接に結合され、エミツタが上記電源
の他方の端子に結合され、コレクタが出力端子に
結合されてなる出力トランジスタと、 上記出力トランジスタのコレクタ・ベース間に
設けられた位相補償用コンデンサと、 上記電源の一方の端子に一端が結合された負荷
抵抗手段と、 上記負荷抵抗手段の他端と上記出力端子との間
に設けられ上記負荷抵抗手段によつて順方向バイ
アス電流が供給されるダイオードと、 を備え、 上記負荷抵抗手段と上記ダイオードとの接続点
の電圧を上記帰還電圧となし、かつ上記出力端子
の電圧をNTL回路の電源電圧となしてなること
を特徴とするバイポーラLSIにおける電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17801283A JPS6072011A (ja) | 1983-09-28 | 1983-09-28 | バイポ−ラｌｓｉにおける電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17801283A JPS6072011A (ja) | 1983-09-28 | 1983-09-28 | バイポ−ラｌｓｉにおける電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6072011A JPS6072011A (ja) | 1985-04-24 |
| JPH0531761B2 true JPH0531761B2 (ja) | 1993-05-13 |
Family
ID=16041014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17801283A Granted JPS6072011A (ja) | 1983-09-28 | 1983-09-28 | バイポ−ラｌｓｉにおける電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6072011A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| PL71890B1 (ja) * | 1972-10-02 | 1974-06-29 | ||
| JPS59115618A (ja) * | 1982-12-22 | 1984-07-04 | Hitachi Ltd | バイポーラｌｓｉ |
-
1983
- 1983-09-28 JP JP17801283A patent/JPS6072011A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6072011A (ja) | 1985-04-24 |
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