JPH0531771B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパイプライン化された情報処理装置の
改良に関し、更に詳細には少ない金物量で汎用レ
ジスタの更新制御を行なうことができる情報処理
装置に関するものである。

〔従来の技術〕

第３図は従来例のブロツク図であり、１は命令
デコード部、２−１〜２−Ｎは演算ユニツト部、
３−１〜３−Ｎはパイプライン演算部、４は各ス
テージの実行部、５−１〜５−Ｎは、対応するパ
イプライン演算部３−１〜３−Ｎが命令の実行を
終了し、信号線１６−１〜１６−Ｎにその実行結
果である演算結果を出力した時、信号線１５−１
〜１５−Ｎに上記演算結果の汎用レジスタ・バン
ク１０に於ける格納先アドレスを出力すると共
に、上記格納先アドレス及び上記演算結果を選択
させるための信号を信号線１４−１〜１４−Ｎに
出力するアドレス保持回路５−１〜５−Ｎから信
号線１４−１〜１４−Ｎを介して加えられる信号
に基づいて信号線１５−１〜１５−Ｎを介して加
えられる格納先アドレスの内の１つを選択してア
ドレスレジスタ８に加えるセレクタ、７はアドレ
ス保持回路５−１〜５−Ｎから信号線１４−１〜
１４−Ｎを介して加えられる信号に基づいてパイ
プライン演算部３−１〜３−Ｎから信号線１６−
１〜１６−Ｎを介して加えられる演算結果の内の
１つを選択してデータレジスタ９に加えるセレク
タ、１０は汎用レジスタ・バンクである。尚、各
演算ユニツト部２−１〜２−Ｎはそれぞれ受持つ
演算の種類が決まつており、また命令のオペレー
シヨン・コードによつて演算時間が決まるもので
ある。

命令デコード部１は図示を省略した命令処理ユ
ニツト部からの命令を受けると、先ず、この命令
を演算ユニツト部２−１〜２−Ｎの内の何れの演
算ユニツト部に実行させるかを解読すると共に、
この命令の実行時間（マシンサイクル数）及び命
令の実行結果の格納先アドレスを解読し、次い
で、信号線１１を介してこの命令を実行させる演
算ユニツト部に命令を発行すると共に、この命令
を実行させる演算ユニツト部内のアドレス保持回
路に信号線１２，１３を介してこの命令の実行時
間及び実行結果の格納先アドレスを加える。

第４図は演算ユニツト部２−１の内部に設けら
れたアドレス保持回路５−１の構成を示すブロツ
ク図であり、２１はデコーダ、２２−１〜２２−
Ｎは有効性ビツトがセツトされるレジスタ、２３
−１〜２３−（Ｎ−１）はオアゲート、２４−１
〜２４−Ｎは命令の実行結果の格納先アドレスが
セツトされるレジスタ、２５−１〜２５−（Ｎ−
１）は切換回路、２６−１〜２６−Ｎは信号線で
ある。尚、レジスタ２２−１〜２２−Ｎ，２４−
１〜２４−Ｎの段数は、演算ユニツト部２−１が
行なうことができる演算の内、最も演算時間がか
かる演算を実行した時のマシンサイクル数と同数
にする必要がある。また、切換回路２５−１〜２
５−（Ｎ−１）は信号線２６−１〜２６−（Ｎ−
１）を介して加えられる信号が“１”の場合は信
号線１３を介して加えられる命令の実行結果の格
納先アドレスをレジスタ２４−１〜２４−（Ｎ−
１）に加え、“０”の場合はレジスタ２４−２〜
２４−Ｎにセツトされている格納先アドレスをレ
ジスタ２４−１〜２４−（Ｎ−１）に加えるもの
である。また、レジスタ２２−Ｎは信号線２６−
Ｎを介して加えられる信号が“１”となることに
より有効性ビツトがセツトされ、レジスタ２４−
Ｎは信号線２６−Ｎを介して加えられる信号が
“１”となることにより、信号線１３を介して加
えられる格納先アドレスがセツトされるものであ
る。また、他の演算ユニツト部内のアドレス保持
回路もレジスタの段数以外はアドレス保持回路５
−１と同様の構成を有しているものである。

今、例えば、図示を省略した命令処理ユニツト
部から命令デコード部１に、演算ユニツト部２−
１で実行すべき命令であり、且つ命令の実行に３
マシンサイクルを要し、実行結果を汎用レジス
タ・バンク１０のＡ番地に格納する命令が加えら
れたとする。命令デコード部１は該命令を解読す
ると、信号線１１を介して該命令を演算ユニツト
部２−１に加え、信号線１２を介してアドレス保
持回路５−１内のデコーダ２１に該命令の実行時
間を示すデータ（３マシンサイクル）を加え、信
号線１３を介してアドレス保持回路５−１に実行
結果の格納先アドレス（Ａ番地）を加える。

デコーダ２１は信号線１２を介してｉマシンサ
イクル（ｉは１からＮまでの整数）を示すデータ
が加えられると信号線２６−１〜２６−Ｎの内の
信号線２６−ｉのみを“１”とするものである。
この場合、デコーダ２１には信号線１２を介して
命令デコード部１から３マシンサイクルを示すデ
ータが加えられるものであるから、デコーダ２１
は信号線２６−３を“１”とすることになる。信
号線２６−３が“１”とされることにより、レジ
スタ２２−３にはオアゲート２３−３を介して
“１”が、即ち有効性ビツトがセツトされ、レジ
スタ２４−３には切換回路２５−３を介して命令
の実行結果の格納先アドレス（この場合はＡ番
地）がセツトされる。そして、１マシンサイクル
経過すると、レジスタ２４−３にセツトされてい
た格納先アドレスは切換回路２５−２を介してレ
ジスタ２４−２にシフトされ、レジスタ２２−３
にセツトされていた有効性ビツトはオアゲート２
３−２を介してレジスタ２２−２にシフトされ
る。以下、同様にして、マシンサイクルが進む毎
に、言い換えればパイプライン演算部３−１での
パイプライン処理と同期して格納先アドレス及び
有効性ビツトが下方へシフトされることになる。
従つて、演算ユニツト部２−１から命令の実行結
果が出力されるタイミングでレジスタ２２−１か
ら有効性ビツトが出力され、レジスタ２４−１か
ら格納先アドレス（Ａ番地）が出力されることに
なる。

セレクタ６はアドレス保持回路５−１〜５−Ｎ
の内のアドレス保持回路５−ｉ（ｉは１からＮま
での整数）から信号線１４−ｉを介して有効性ビ
ツトが加えられることにより、アドレス保持回路
５−ｉから信号線１５−ｉを介して加えられる格
納先アドレスをアドレスレジスタ８に加え、セレ
クタ７はアドレス保持回路５−ｉから信号線１４
−ｉを介して有効性ビツトが加えられることによ
り、演算ユニツト部２−ｉから信号線１６−ｉを
介して加えられる命令の実行結果をデータレジス
タ９に加えるものである。従つて、上述した場
合、アドレスレジスタ８にはＡ番地がセツトさ
れ、データレジスタ９には演算ユニツト部２−１
の演算結果がセツトされることになるので、汎用
レジスタ・バンク１０のＡ番地に演算ユニツト部
２−１から出力された命令の実行結果がセツトさ
れることになる。

ここで、命令デコード部１から演算ユニツト部
２−１へ３マシンサイクルの実行時間を要する命
令が発行され、その１マシンサイクル後に命令デ
コード部１から演算ユニツト部２−１へ２マシン
サイクルの実行時間を要する命令が発行されたと
すると、アドレス保持回路５−１内のレジスタ２
２−２，２４−２及びセレクタ６，７に於いて上
記２つの命令の格納先アドレス等の情報が衝突し
てしまう。このような衝突を防止するため、命令
デコード部１内には第５図に示すようなパス・ビ
ジイ・チエツク回路が設けられている。同図に於
いて３１−１〜３１−Ｎはレジスタ、３３−１〜
３２−（Ｎ−１）は切換回路、３３−１〜３３−
Ｎはチエツク回路、３４は信号線である。

命令デコード部１は命令の実行にｉマシンサイ
クル（ｉは１からＮまでの整数）を要する命令を
発行する場合、レジスタ３１−ｉに有効性ビツト
がセツトされているか否かをチエツク回路３３−
ｉによりチエツクする。そして、レジスタ３１−
ｉに有効性ビツトがセツトされている場合は、命
令の発行を１マシンサイクル遅らせ、セツトされ
ていない場合はレジスタ３１−ｉに有効性ビツト
をセツトすると共に命令を発行する。尚、各レジ
スタ３１−１〜３１−Ｎにセツトされているデー
タはマシンサイクルが進む毎に下方にシフトされ
るものである。従つて、上述したようにすること
により、セレクタ６，７及びアドレス保持回路の
レジスタでの命令の衝突を防止することが可能と
なる。

〔発明が解決しようとする問題点〕

ところで、格納先アドレス及び有効性ビツトを
命令の実行終了時まで保持するアドレス保持回路
内のレジスタの段数は、前述したように、アドレ
ス保持回路が収容されている演算ユニツト部が行
なうことができる演算の内、最も演算時間のかか
る演算を実行した時のマシンサイクル数と同数に
する必要がある。例えば、演算ユニツト部が行な
うことができる演算の内、演算時間が最長のもの
が10マシンサイクルであれば必要とするレジスタ
の段数は10段となり、40マシンサイクルであれば
40段となる、尚、40マシンサイクル程度の演算時
間を必要とする演算としては、浮動小数点除算等
がある。このように、上述した従来例は、演算時
間に比例してアドレス保持回路内のレジスタの段
数が増加するため、、金物量が多くなる問題があ
つた。

本発明は前述の如き問題点を解決したものであ
り、その目的は多くのマシンサイクルを必要とす
る命令を実行する場合に於いても、金物量の増加
を防止できるようにすることにある。

〔問題点を解決するための手段〕

本発明は前述の如き問題点を解決するため、実
行する命令のオペレーシヨン・コードによつて命
令の実行開始から実行終了までの時間が決まり且
つ実行終了時に実行結果である演算結果を出力す
るパイプライン演算部３−１〜３−Ｎ及び、該パ
イプライン演算部３−１〜３−Ｎで実行する各命
令それぞれの実行結果である演算結果を格納する
格納先アドレスを前記各命令それぞれの実行終了
時まで保持し、前記各命令の実行終了時に前記パ
イプライン演算部３−１〜３−Ｎが出力した実行
結果である演算結果の格納先アドレスと、該格納
先アドレス及び該実行が終了した命令の実行結果
である演算結果の選択を指示する選択信号とを出
力するアドレス保持回路４０−１〜４０−Ｎをそ
れぞれ有する複数個の演算ユニツト部２−１′〜
２−N′と、 前記複数個の演算ユニツト部２−１′〜２−
N′内の前記パイプライン演算部３−１〜３−Ｎ
からそれぞれ１つずつ出力される演算結果の内の
１つを前記選択信号により選択する第１のセレク
タ７と、 前記複数個の演算ユニツト部２−１′〜２−
N′内の前記アドレス保持回路４０−１〜４０−
Ｎからそれぞれ１つずつ出力される格納先アドレ
スの内の１つを前記選択信号により選択する第２
のセレクタ６と、 前記第１のセレクタ７で選択された前記パイプ
ライン演算部３−１〜３−Ｎの演算結果を前記第
２のセレクタ６で選択された格納先アドレスに格
納する汎用レジスタ・バンク１０とを備えた情報
処理装置に於いて、 前記アドレス保持回路４０−１〜４０−Ｎは、
命令の実行時間がセツトされ且つ該命令の実行が
開始されることによりカウントダウンを開始する
カウンタ４１−１〜４１−Ｍ，４２−１〜４２−
Ｍ，４３−１〜４３−Ｍと、該命令の格納先アド
レスがセツトされるレジスタ４５−１〜４５−Ｍ
とからなる組を複数組有すると共に、 前記各カウンタ４１−１〜４１−Ｍ，４２−１
〜４２−Ｍ，４３−１〜４３−Ｍ対応に設けら
れ、対応するカウンタ４１−１〜４１−Ｍ，４２
−１〜４２−Ｍ，４３−１〜４３−Ｍのカウント
値が所定値となつたことを検出することにより前
記選択信号を生成する検出回路４４−１〜４４−
Ｍと、 該検出回路４４−１〜４４−Ｍで生成された選
択信号に基づいて、カウント値が前記所定値とな
つたカウンタ４１−１〜４１−Ｍ，４２−１〜４
２−Ｍ，４３−１〜４３−Ｍと組になつているレ
ジスタ４５−１〜４５−Ｍにセツトされている格
納先アドレスを前記第２のセレクタ６に出力する
第３のセレクタ４９とを有している。

〔作用〕

アドレス保持回路内に設けられているカウンタ
は命令の実行時間を示す値がセツトされ、また命
令の実行開始によりカウントダウンが開始され
る。従つて、命令の実行終了時にはカウンタのカ
ウント値は所定値になる。選択信号生成手段は命
令の実行時間を示す値がセツトされる各カウンタ
対応に設けられており、カウンタのカウント値が
所定値となることにより、即ち、命令の実行が終
了することにより、第１、第２の選択手段に対す
る選択信号を生成する。また、第３の選択手段は
選択信号生成手段で生成された選択信号に基づい
て、カウント値が所定値となつたカウンタと組に
なつているレジスタにセツトされている格納先ア
ドレスを第１の選択手段に出力する。従つて、パ
イプライン演算部から出力された命令の実行結果
は汎用レジスタ・バンクの所定のアドレスに格納
されることになる。

〔実施例〕

第１図は本発明の実施例のブロツク図であり、
１′は命令デコード部、２−１′〜２−N′は演算
ユニツト部、４０−１〜４０−Ｎはアドレス保持
回路、６０は信号線であり、他の第３図と同一符
号は同一部分を表している。

命令デコード部１′は図示を省略した命令処理
ユニツト部からの命令を受けると、この命令を演
算ユニツト部２−１′〜２−N′の内の何れの演算
ユニツト部に実行させるかを解読すると共に、こ
の命令のオペレーシヨン・コードに基づいて命令
の実行時間（マシンサイクル数）を解読し、更に
命令の実行結果の格納先アドレスを解読する。次
いで、命令デコード部１′は信号線１１を介して
この命令を実行させる演算ユニツト部に命令を発
行すると共に、この命令を実行させる演算ユニツ
ト部内のアドレス保持回路に信号線１２，１３を
介してこの命令の実行時間及び実行結果の格納先
アドレスを加える。ここで、信号線１２を介して
伝送される命令の実行時間とは演算ユニツト部２
−１′〜２−N′内のパイプライン演算部３−１〜
３−Ｎで命令を実行する為にマシンサイクル数が
どれだけかかるかという情報である。また、信号
線１３を介して伝送される実行結果の格納先アド
レスとは命令デコード部１′で解読された各命令
の実行結果の汎用レジスタ・バンク１０上への格
納先アドレスである。また、これと同時に命令デ
コード部１′は信号線６０を介して命令を実行さ
せる演算ユニツト部に対して命令を発行した旨を
通知する。

第２図は演算ユニツト部２−１′内のアドレス
保持路４０−１の構成例を示したブロツク図であ
り、４１−１〜４１−Ｍは命令の実行時間がセツ
トされるレジスタ、４２−１〜４２−Ｍは切換回
路、４３−１〜４３−Ｍは１マシンサイクル毎に
減算動作を行なう減算器、４４−１〜４４−Ｍは
レジスタ４１−１〜４１−Ｍの内容が「１」にな
つたことを検出する検出回路、４５−１〜４５−
Ｍは命令の実行結果の格納先アドレスがセツトさ
れるレジスタ、４６−１〜４６−Ｍは有効性ビツ
トがセツトされるレジスタ、４７は制御回路、４
８はオアゲート、４９はセレクタである。なお、
レジスタ４１−１〜４１−Ｍとレジスタ４５−１
〜４５−Ｍとレジスタ４６−１〜４６−Ｍとの個
数は等しく、またレジスタ４１−ｊとレジスタ４
５−ｊとレジスタ４６−ｊ（ｊは１からＭまでの
整数）とが１つの組になつているものである。ま
た、切換回路４２−１〜４２−Ｍは制御回路４７
から信号線５０−１〜５０−Ｍを介して加えられ
る信号が“１”の場合は信号線１２を介して加え
られる命令の実行時間を示すデータをレジスタ４
１−１〜４１−Ｍに加え、“０”の場合は減算器
４３−１〜４３−Ｍの出力をレジスタ４１−１〜
４１−Ｍに加えるものである。従つて、レジスタ
４１−ｊ、切換回路４２−ｊ及び減算器４３−ｊ
によつて命令の実行時間がセツトされ、その命令
の実行が開始されることによりカウントダウンを
開始するカウンタが構成される。また、他の演算
ユニツト部内のアドレス保持回路４０−２〜４０
−Ｍもアドレス保持回路４０−１と同様の構成を
有するものである。

今、例えば、図示を省略した命令処理ユニツト
部から命令デコード部１′に、演算ユニツト部２
−１′で実行すべき命令であり、且つ命令の実行
に３マシンサイクルを要し、命令の実行結果を汎
用レジスタ・バンク１０のＡ番地に格納する命令
が加えられたとする。命令デコード部１′は上記
命令が加えられると、信号線１１を介して演算ユ
ニツト部２−１′に命令を発行する。また、これ
と同時に命令デコード部１′は演算ユニツト部２
−１′内のアドレス保持回路４０−１に信号線２
を介して該命令の実行時間（３マシンサイクル）
を示すデータを加え、信号線１３を介して該命令
の実行結果の格納先アドレス（Ａ番地）を加え、
信号線６０を介して命令を発行した旨を通知す
る。

アドレス保持回路４０−１内の制御回路４７は
信号線６０を介して命令が発行されたことを通知
されると、レジスタ４６−１〜４６−Ｍの内から
有効性ビツトがセツトされていないものを捜し出
し、有効性ビツトがセツトされていないレジスタ
４６−ｊと組になつているレジスタ４１−ｊ，４
５−ｊにこの命令についての演算時間を示すデー
タ及び格納先アドレスをセツトさせる。今、例え
ば、レジスタ４６−Ｍに有効性ビツトがセツトさ
れていないとすると、制御回路４７は信号線５０
−１〜５０−Ｍの内の信号線５０−Ｍのみを
“１”とするものであり、これにより、レジスタ
４１−Ｍには信号線１２を介して加えられる命令
の実行時間を示すデータがセツトされ、レジスタ
４５−Ｍには信号線１３を介して加えられる格納
先アドレスがセツトされ、レジスタ４６−Ｍには
有効性ビツトがセツトされる。

命令デコード部１′は発行した命令が実行され
るタイミングとなると、その旨を信号線６０を介
して制御回路４７に通知し、これにより制御回路
４７は演算時間を示すデータ、格納先アドレス及
び有効性ビツトをレジスタ４１−ｊ，４５−ｊ，
４６−ｊにセツトするために“１”とした信号線
５０−ｊを“０”とする。信号線５０−ｊが
“０”となると、減算器４３−ｊの出力が切換回
路４２−ｊを介してレジスタ４１−ｊに加えられ
るので、レジスタ４１−ｊにセツトされている値
はマシンサイクルが進む毎に−１されることにな
る。従つて、命令の実行が終了したタイミングで
レジスタ４１−ｊの値は「１」になる。

命令の実行が終了することにより、レジスタ４
１−ｊの値が「１」になると、検出回路４４−ｊ
はその出力信号を“１”とする。検出回路４４−
ｊの出力信号は選択信号としてセレクタ４９に加
えられると共にオアゲート４８、信号線１４−１
を介してセレクタ６，７にも加えられる。また、
更に検出回路４４−ｊの出力信号はリセツト信号
としてレジスタ４６−ｊにも加えられる。セレク
タ４９は検出回路４４−ｊからの信号が“１”と
なることにより、レジスタ４５−ｊにセツトされ
ている格納先アドレスを選択するものであり、従
つて、検出回路４４−ｊの出力信号が“１”とな
ることにより、レジスタ４５−ｊにセツトされて
いる格納先アドレスがセレクタ４９、信号線１５
−１を介してセレクタ６に加えられることにな
る。また、セレクタ６，７は前述したように、信
号線１４−ｉを介して加えられる信号が“１”と
なることにより、それぞれ信号線１５−ｉを介し
て加えられる格納先アドレス及び信号線１６−ｉ
を介して加えられる命令の実行結果をアドレスレ
ジスタ８及びデータレジスタ９に加えるものであ
るから、レジスタ４５−ｊにセツトされていた格
納先アドレス（Ａ番地）がアドレスレジスタ８に
セツトされ、演算ユニツト部２−１′から信号線
１６−１を介して加えられる命令の実行結果がデ
ータレジスタ９にセツトされることになる。従つ
て、演算ユニツト部２−１′から出力される命令
の実行結果が汎用レジスタ・バンク１０のＡ番地
にセツトされることになる。

尚、命令の実行時間がセツトされるレジスタ４
１−ｊと格納先アドレスがセツトされるレジスタ
４５−ｊと有効性ビツトがセツトされるレジスタ
４６−ｊとの組の数Ｍは、同一演算ユニツト部
に、先行命令が終了する前に発行される後続命令
の数で決まる。ここで、上記組の数Ｍが最大にな
るのは、その演算ユニツト部で実行することがで
きる命令の内、最も演算時間がかかる命令（Ｎマ
シンサイクルを要する命令）がＮ個以上連続して
発行された場合であり、その時はＭ＝Ｎとなる
が、一般に、同一の演算ユニツト部に、その演算
ユニツト部で実行することができる命令の内、最
も演算時間がかかる命令が多数連続して発行され
ることはないので、上記組の数ＭはＮ未満とな
り、Ｎ段のレジスタが必要であつた従来のアドレ
ス保持回路に比較して金物量を少なくすることが
できる。また、複数の命令をパイプライン処理す
ることから上記組の数Ｍは２個以上にすることが
必要である。また、上述した実施例に於いては説
明しなかつたが、命令デコード部１′内には従来
例と同様に第５図に示すようなパス・ビジイ・チ
エツク回路が設けられており、２つ以上の命令の
格納先アドレス等を示す情報がセレクタ６，７で
衝突しないようにしている。

〔発明の効果〕

以上説明したように、本発明は、命令の実行時
間がセツトされるカウンタ（実施例ではレジスタ
４１−ｊ、切換回路４２−ｊ及び減算器４３−ｊ
で構成される）と、該命令の格納先アドレスがセ
ツトされるレジスタ４５−ｊ等のレジスタとから
なる組を複数組備えたものであり、カウンタのカ
ウント値が所定値となることにより、カウント値
が所定値になつたカウンタと組になつているレジ
スタにセツトされている格納先アドレスが書込ア
ドレスとして汎用レジスタ・バンクに加えられる
ものであるから、従来例に比較してアドレス保持
回路の金物量を少ないものとすることができる利
点がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロツク図、第２図
は本発明に係るアドレス保持回路の構成例を示す
ブロツク図、第３図は従来例のブロツク図、第４
図は従来例のアドレス保持回路の構成例を示すブ
ロツク図及び、第５図はパス・ビジイ・チエツク
回路の構成例を示すブロツク図である。 図に於いて、１，１′……命令デコード部、２
−１〜２−Ｎ，２−１′〜２〜N′……演算ユニツ
ト部、３−１〜３−Ｎ……パイプライン演算部、
４……各ステージの実行部、５−１〜５−N′，
４０−１〜４０−Ｎ……アドレス保持回路、６，
７，４９……セレクタ、８……アドレスレジス
タ、９……データレジスタ、１０……汎用レジス
タ・バンク、４１−１〜４１−Ｍ，４５−１〜４
５−Ｍ，４６−１〜４６−Ｍ……レジスタ、４２
−１〜４２−Ｍ……切換回路、４３−１〜４３−
Ｍ……減算器、４７……制御回路、４８……オア
ゲートである。

Claims (1)

1. 【特許請求の範囲】 １ 実行する命令のオペレーシヨン・コードによ
   つて命令の実行開始から実行終了までの時間が決
   まり且つ命令の実行終了時に実行結果である演算
   結果を出力するパイプライン演算部３−１〜３−
   Ｎ及び、該パイプライン演算部３−１〜３−Ｎで
   実行する各命令それぞれの実行結果である演算結
   果を格納する格納先アドレスを前記各命令それぞ
   れの実行終了時まで保持し、前記各命令の実行終
   了時に前記パイプライン演算部３−１〜３−Ｎが
   出力した実行結果である演算結果の格納先アドレ
   スと、該格納先アドレス及び該実行が終了した命
   令の実行結果である演算結果の選択を指示する選
   択信号とを出力するアドレス保持回路４０−１〜
   ４０−Ｎをそれぞれ有する複数個の演算ユニツト
   部２−１′〜２−N′と、 前記複数個の演算ユニツト部２−１′〜２−
   N′内の前記パイプライン演算部３−１〜３−Ｎ
   からそれぞれ１つずつ出力される演算結果の内の
   １つを前記選択信号により選択する第１のセレク
   タ７と、 前記複数個の演算ユニツト部２−１′〜２−
   N′内の前記アドレス保持回路４０−１〜４０−
   Ｎからそれぞれ１つずつ出力される格納先アドレ
   スの内の１つを前記選択信号により選択する第２
   のセレクタ６と、 前記第１のセレクタ７で選択された前記パイプ
   ライン演算部３−１〜３−Ｎの演算結果を前記第
   ２のセレクタ６で選択された格納先アドレスに格
   納する汎用レジスタ・バンク１０とを備えた情報
   処理装置に於いて、 前記アドレス保持回路４０−１〜４０−Ｎは、
   命令の実行時間がセツトされ且つ該命令の実行が
   開始されることによりカウントダウンを開始する
   カウンタ４１−１〜４１−Ｍ，４２−１〜４２−
   Ｍ，４３−１〜４３−Ｍと、該命令の格納先アド
   レスがセツトされるレジスタ４５−１〜４５−Ｍ
   とからなる組を複数組有すると共に、 前記各カウンタ４１−１〜４１−Ｍ，４２−１
   〜４２−Ｍ，４３−１〜４３−Ｍ対応に設けら
   れ、対応するカウンタ４１−１〜４１−Ｍ，４２
   −１〜４２−Ｍ，４３−１〜４３−Ｍのカウント
   値が所定値となつたことを検出することにより前
   記選択信号を生成する検出回路４４−１〜４４−
   Ｍと、 該検出回路４４−１〜４４−Ｍで生成された選
   択信号に基づいて、カウント値が前記所定値とな
   つたカウンタ４１−１〜４１−Ｍ，４２−１〜４
   ２−Ｍ，４３−１〜４３−Ｍと組になつているレ
   ジスタ４５−１〜４５−Ｍにセツトされている格
   納先アドレスを前記第２のセレクタ６に出力する
   第３のセレクタ４９とを備えたことを特徴とする
   情報処理装置。