JPH053179B2 - - Google Patents
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- JPH053179B2 JPH053179B2 JP58185551A JP18555183A JPH053179B2 JP H053179 B2 JPH053179 B2 JP H053179B2 JP 58185551 A JP58185551 A JP 58185551A JP 18555183 A JP18555183 A JP 18555183A JP H053179 B2 JPH053179 B2 JP H053179B2
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- Japan
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- processor
- packet
- control
- slave
- system bus
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
- G06F13/128—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine for dedicated transfers to a network
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- General Physics & Mathematics (AREA)
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- Information Transfer Systems (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明はプロセツサ制御方式に係り、特に複数
個のプロセツサを使用する分散処理装置のプロセ
ツサ制御方式に関するものである。
個のプロセツサを使用する分散処理装置のプロセ
ツサ制御方式に関するものである。
(b) 従来技術の問題点
第１図は従来のマスタ・プロセツサからスレー
ブ・プロセツサをシステム・バスを経由して制御
する方式の一構成例を示す図である。
ブ・プロセツサをシステム・バスを経由して制御
する方式の一構成例を示す図である。
図中、１はシステム・バス割当て回路、２は送
信用バス・インタフエイ回路、３はマスタ・プロ
セツサ、４はデータ線、５は制御線、６は受信用
バス・インタフエイス回路、７はパケツト・バツ
フア、８はマイクロ・プロセツサ、９は制御線、
１０はデータ線、１１はスレーブ・プロセツサ、
１２はシステム・バス、１３はDMA制御回路、
１４はDMA制御回路、１５は受信用レジスタ、
１６はアドレス一致回路である。
信用バス・インタフエイ回路、３はマスタ・プロ
セツサ、４はデータ線、５は制御線、６は受信用
バス・インタフエイス回路、７はパケツト・バツ
フア、８はマイクロ・プロセツサ、９は制御線、
１０はデータ線、１１はスレーブ・プロセツサ、
１２はシステム・バス、１３はDMA制御回路、
１４はDMA制御回路、１５は受信用レジスタ、
１６はアドレス一致回路である。
尚DMA制御回路はDirect Memory Access制
御回路である。
御回路である。
システム・バス割当て回路１はシステム・バス
の使用権を各プロセツサに順次割り当てる。
の使用権を各プロセツサに順次割り当てる。
マスタ・プロセツサ３から送出される制御情報
は制御線５を通り、送信用バス・インタフエイス
回路２内でヘツダーに宛先プロセツサ番号を付加
されて制御パケツト化され、システム・バス割当
て回路１でバスが割り当てられると送出を開始
し、受信用バス・インタフエイス回路６内の受信
用レジスタ１５に入る。
は制御線５を通り、送信用バス・インタフエイス
回路２内でヘツダーに宛先プロセツサ番号を付加
されて制御パケツト化され、システム・バス割当
て回路１でバスが割り当てられると送出を開始
し、受信用バス・インタフエイス回路６内の受信
用レジスタ１５に入る。
次にアドレス一致回路１６に於いてパケツト内
のプロセツサ番号と自分のプロセツサ番号が一致
し、且つパケツト・バツフア７が開放されている
時は、DMA制御回路１３が起動し、受信用レジ
スタ１５からパケツト・バツフア７に転送され
る。転送が完了するとマイクロ・プロセツサ８に
よりパケツト・バツフア７にメモリされているコ
マンド・コードを読み取る。
のプロセツサ番号と自分のプロセツサ番号が一致
し、且つパケツト・バツフア７が開放されている
時は、DMA制御回路１３が起動し、受信用レジ
スタ１５からパケツト・バツフア７に転送され
る。転送が完了するとマイクロ・プロセツサ８に
よりパケツト・バツフア７にメモリされているコ
マンド・コードを読み取る。
一般パケツトの場合は、DMA制御回路１４を
起動してスレーブ・プロセツサ１１に転送する。
起動してスレーブ・プロセツサ１１に転送する。
制御パケツトの場合は、マイクロ・プロセツサ
８からの制御線９を使用してスレーブ・プロセツ
サ１１を制御する。
８からの制御線９を使用してスレーブ・プロセツ
サ１１を制御する。
此の場合パケツト・バツフア７に一般パケツト
が入つている頻度が高い為、制御パケツトを受信
出来ない可能性があり、従つて制御と云う面から
見ると確実性に欠けると云う欠点があつた。
が入つている頻度が高い為、制御パケツトを受信
出来ない可能性があり、従つて制御と云う面から
見ると確実性に欠けると云う欠点があつた。
又スレーブ・プロセツサ１１からでもコマン
ド・コードにより、制御パケツトを送出すること
が出来るので、スレーブ・プロセツサ１１のソフ
トウエア障害の時、他のスレーブ・プロセツサに
影響を与え易いと云う欠点もある。
ド・コードにより、制御パケツトを送出すること
が出来るので、スレーブ・プロセツサ１１のソフ
トウエア障害の時、他のスレーブ・プロセツサに
影響を与え易いと云う欠点もある。
更に又マスタ・プロセツサ３からスレーブ・プ
ロセツサへの制御をグループ毎、或いは全部一緒
に行う時も総てのスレーブ・プロセツサに対し
夫々制御パケツトを送出しなければならないと云
う欠点もあつた。
ロセツサへの制御をグループ毎、或いは全部一緒
に行う時も総てのスレーブ・プロセツサに対し
夫々制御パケツトを送出しなければならないと云
う欠点もあつた。
(c) 発明の目的
本発明の目的は従来技術の有する上記の欠点を
除去し、制御パケツト用バツフアと一般パケツト
用バツフアを分離し、各プロセツサにプロセツサ
番号の他に制御パケツト用のプロセツサ番号を賦
与することにより、機械的で迅速且つ確実にスレ
ーブ・プロセツサの制御を行うことの出来るプロ
セツサ制御方式を提供することである。
除去し、制御パケツト用バツフアと一般パケツト
用バツフアを分離し、各プロセツサにプロセツサ
番号の他に制御パケツト用のプロセツサ番号を賦
与することにより、機械的で迅速且つ確実にスレ
ーブ・プロセツサの制御を行うことの出来るプロ
セツサ制御方式を提供することである。
(d) 発明の構成
上記の目的は本発明によれば、マスタ・プロセ
ツサとスレーブ・プロセツサがそれぞれのバス・
インターフエース回路を介して、共通のシステ
ム・バスに接続し、該マスタ・プロセツサと該ス
レーブ・プロセツサ間及び該スレーブ・プロセツ
サ相互間の所定の一般パケツトの送受信と、該マ
スタ・プロセツサから該スレーブ・プロセツサへ
の所定の制御パケツトの送受信とに該システム・
バスを共用する分散処理システムにおいて、各該
スレーブ・プロセツサにそれぞれ第１及び第２の
プロセツサ番号を設け、該マスタ・プロセツサ及
び該スレーブ・プロセツサは該一般パケツトを送
信する場合に、送信先の該スレーブ・プロセツサ
の第１のプロセツサ番号を当該一般パケツトに付
して該システム・バスに送出し、該マスタ・プロ
セツサは該制御パケツトを送信する場合に、送信
先の該スレーブ・プロセツサの第２のプロセツサ
番号を当該制御パケツトに付して該システム・バ
スに送信し、各該スレーブ・プロセツサの該バ
ス・インターフエース回路は、第１及び第２のバ
ツフアを有し、当該スレーブ・プロセツサに設け
た第１のプロセツサ番号を付したパケツトを該シ
ステム・バスから受信した場合に、該パケツトを
第１のバツフアに保持して該一般パケツトの所定
の処理を行つた後、第１のバツフアの内容を該ス
レーブ・プロセツサへ転送し、第２のプロセツサ
番号を付したパケツトを該システム・バスから受
信した場合に、該パケツトを第２のバツフアに保
持して該制御パケツトの所定の処理を行い、当該
処理結果の制御情報を該スレーブ・プロセツサに
通知するように構成されていることを特徴とする
プロセツサ制御方式を提供することにより達成さ
れる。
ツサとスレーブ・プロセツサがそれぞれのバス・
インターフエース回路を介して、共通のシステ
ム・バスに接続し、該マスタ・プロセツサと該ス
レーブ・プロセツサ間及び該スレーブ・プロセツ
サ相互間の所定の一般パケツトの送受信と、該マ
スタ・プロセツサから該スレーブ・プロセツサへ
の所定の制御パケツトの送受信とに該システム・
バスを共用する分散処理システムにおいて、各該
スレーブ・プロセツサにそれぞれ第１及び第２の
プロセツサ番号を設け、該マスタ・プロセツサ及
び該スレーブ・プロセツサは該一般パケツトを送
信する場合に、送信先の該スレーブ・プロセツサ
の第１のプロセツサ番号を当該一般パケツトに付
して該システム・バスに送出し、該マスタ・プロ
セツサは該制御パケツトを送信する場合に、送信
先の該スレーブ・プロセツサの第２のプロセツサ
番号を当該制御パケツトに付して該システム・バ
スに送信し、各該スレーブ・プロセツサの該バ
ス・インターフエース回路は、第１及び第２のバ
ツフアを有し、当該スレーブ・プロセツサに設け
た第１のプロセツサ番号を付したパケツトを該シ
ステム・バスから受信した場合に、該パケツトを
第１のバツフアに保持して該一般パケツトの所定
の処理を行つた後、第１のバツフアの内容を該ス
レーブ・プロセツサへ転送し、第２のプロセツサ
番号を付したパケツトを該システム・バスから受
信した場合に、該パケツトを第２のバツフアに保
持して該制御パケツトの所定の処理を行い、当該
処理結果の制御情報を該スレーブ・プロセツサに
通知するように構成されていることを特徴とする
プロセツサ制御方式を提供することにより達成さ
れる。
(e) 発明の実施例
第２図は本発明の一実施例を示すブロツク図で
ある。図中、１７は制御用パケツト受信レジス
タ、１８は制御用パケツト・アドレス一致回路、
１９はDMA制御回路、２０は制御パケツト用バ
ツフアであり、其の他の記号、数字は第１図の場
合と同じである。
ある。図中、１７は制御用パケツト受信レジス
タ、１８は制御用パケツト・アドレス一致回路、
１９はDMA制御回路、２０は制御パケツト用バ
ツフアであり、其の他の記号、数字は第１図の場
合と同じである。
以下第２図に従つて本発明に依るマスタ・プロ
セツサからスレーブ・プロセツサを制御する方式
の詳細を説明する。
セツサからスレーブ・プロセツサを制御する方式
の詳細を説明する。
マスタ・プロセツサ３から送出される制御情報
は制御線５を通り、送信用バス・インタフエイス
回路２内でヘツダーに宛先プロセツサ番号を付加
されて制御パケツト化される。
は制御線５を通り、送信用バス・インタフエイス
回路２内でヘツダーに宛先プロセツサ番号を付加
されて制御パケツト化される。
システム・バス割当て回路１でバスが割り当て
られると送出を開始し、受信用バス・インタフエ
イス回路６内の受信用レジスタ１５と制御用パケ
ツト受信レジスタ１７に入る。
られると送出を開始し、受信用バス・インタフエ
イス回路６内の受信用レジスタ１５と制御用パケ
ツト受信レジスタ１７に入る。
此処でアドレス一致回路１６と制御用パケツ
ト・アドレス一致回路１８が起動され、制御用パ
ケツト・アドレス一致回路１８のみが一致を検出
し、DMA制御回路１９を起動し、制御パケツト
用バツフア２０に転送する。
ト・アドレス一致回路１８が起動され、制御用パ
ケツト・アドレス一致回路１８のみが一致を検出
し、DMA制御回路１９を起動し、制御パケツト
用バツフア２０に転送する。
転送が終了すると、マイクロ・プロセツサ８は
コマンド・コードを読み取り、制御線９を使用し
てスレーブ・プロセツサ１１を制御する。
コマンド・コードを読み取り、制御線９を使用し
てスレーブ・プロセツサ１１を制御する。
一般パケツトの場合は、プロセツサ・アドレス
を使用するのでアドレス一致回路１６のみがアド
レス一致を検出し、パケツト・バツフア７が開放
されている時、DMA制御回路１３を起動しパケ
ツト・バツフア７に転送する。上記の制御によ
り、パケツト・バツフア７に転送するのは常に一
般パケツトだけであるので、パケツト・バツフア
７への転送が終了すると、直ちにDMA制御回路
１４を起動しスレーブ・プロセツサ１１に転送す
る。
を使用するのでアドレス一致回路１６のみがアド
レス一致を検出し、パケツト・バツフア７が開放
されている時、DMA制御回路１３を起動しパケ
ツト・バツフア７に転送する。上記の制御によ
り、パケツト・バツフア７に転送するのは常に一
般パケツトだけであるので、パケツト・バツフア
７への転送が終了すると、直ちにDMA制御回路
１４を起動しスレーブ・プロセツサ１１に転送す
る。
(f) 発明の効果
以上詳細に説明した様に本発明によれば、一般
パケツトと制御パケツトの転送に同じシステム・
バスを共用できる経済的な構成において、頻度の
高い一般パケツトと頻度は低いが重要度の高い制
御パケツトとを分離出来るので、より迅速に且つ
確実に制御パケツトの転送を制御出来、更に、制
御パケツトのアドレスの送出をマスタ・プロセツ
サのみが可能となるハードウエアを採用すること
により、スレーブ・プロセツサのソフトウエア障
害時でもスレーブ・プロセツサから制御パケツト
の送出されることはないので、システムの信頼度
は高くなり、且つ制御パケツト用バツフアのアド
レスを総て同じ又はグループ毎に同じにすること
により一度又はグループ数だけ制御パケツトを送
出することにより分散処理装置全体を制御可能と
なると云う大きい効果がある。
パケツトと制御パケツトの転送に同じシステム・
バスを共用できる経済的な構成において、頻度の
高い一般パケツトと頻度は低いが重要度の高い制
御パケツトとを分離出来るので、より迅速に且つ
確実に制御パケツトの転送を制御出来、更に、制
御パケツトのアドレスの送出をマスタ・プロセツ
サのみが可能となるハードウエアを採用すること
により、スレーブ・プロセツサのソフトウエア障
害時でもスレーブ・プロセツサから制御パケツト
の送出されることはないので、システムの信頼度
は高くなり、且つ制御パケツト用バツフアのアド
レスを総て同じ又はグループ毎に同じにすること
により一度又はグループ数だけ制御パケツトを送
出することにより分散処理装置全体を制御可能と
なると云う大きい効果がある。
第１図は従来のマスタ・プロセツサからスレー
ブ・プロセツサをシステム・バスを経由して制御
する方式の一構成例を示す図である。第２図は本
発明の一実施例を示すブロツク図である。 図中、１はシステム・バス割当て回路、２は送
信用バス・インタフエイス回路、３はマスタ・プ
ロセツサ、４はデータ線、５は制御線、６は受信
用バス・インタフエイス回路、７はパケツト・バ
ツフア、８はマイクロ・プロセツサ、９は制御
線、１０はデータ線、１１はスレーブ・プロセツ
サ、１２はシステム・バス、１３はDMA制御回
路、１４はDMA制御回路、１５は受信用レジス
タ、１６はアドレス一致回路、１７は制御用パケ
ツト受信レジスタ、１８は制御用パケツト・アド
レス一致回路、１９はDMA制御回路、２０は制
御パケツト用バツフアである。
ブ・プロセツサをシステム・バスを経由して制御
する方式の一構成例を示す図である。第２図は本
発明の一実施例を示すブロツク図である。 図中、１はシステム・バス割当て回路、２は送
信用バス・インタフエイス回路、３はマスタ・プ
ロセツサ、４はデータ線、５は制御線、６は受信
用バス・インタフエイス回路、７はパケツト・バ
ツフア、８はマイクロ・プロセツサ、９は制御
線、１０はデータ線、１１はスレーブ・プロセツ
サ、１２はシステム・バス、１３はDMA制御回
路、１４はDMA制御回路、１５は受信用レジス
タ、１６はアドレス一致回路、１７は制御用パケ
ツト受信レジスタ、１８は制御用パケツト・アド
レス一致回路、１９はDMA制御回路、２０は制
御パケツト用バツフアである。
Claims (1)
- 【特許請求の範囲】 １ マスタ・プロセツサとスレーブ・プロセツサ
がそれぞれのバス・インターフエース回路を介し
て、共通のシステム・バスに接続し、該マスタ・
プロセツサと該スレーブ・プロセツサ間及び該ス
レーブ・プロセツサ相互間の所定の一般パケツト
の送受信と、該マスタ・プロセツサから該スレー
ブ・プロセツサへの所定の制御パケツトの送受信
とに該システム・バスを共用する分散処理システ
ムにおいて、 各該スレーブ・プロセツサにそれぞれ第１及び
第２のプロセツサ番号を設け、 該マスタ・プロセツサ及び該スレーブ・プロセ
ツサは該一般パケツトを送信する場合に、送信先
の該スレーブ・プロセツサの第１のプロセツサ番
号を当該一般パケツトに付して該システム・バス
に送出し、 該マスタ・プロセツサは該制御パケツトを送信
する場合に、送信先の該スレーブ・プロセツサの
第２のプロセツサ番号を当該制御パケツトに付し
て該システム・バスに送信し、 各該スレーブ・プロセツサの該バス・インター
フエース回路は、第１及び第２のバツフアを有
し、 当該スレーブ・プロセツサに設けた第１のプロ
セツサ番号を付したパケツトを該システム・バス
から受信した場合に、該パケツトを第１のバツフ
アに保持して該一般パケツトの所定の処理を行つ
た後、第１のバツフアの内容を該スレーブ・プロ
セツサへ転送し、 第２のプロセツサ番号を付したパケツトを該シ
ステム・バスから受信した場合に、該パケツトを
第２のバツフアに保持して該制御パケツトの所定
の処理を行い、当該処理結果の制御情報を該スレ
ーブ・プロセツサに通知するように構成されてい
ることを特徴とするプロセツサ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18555183A JPS6076839A (ja) | 1983-10-04 | 1983-10-04 | プロセツサ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18555183A JPS6076839A (ja) | 1983-10-04 | 1983-10-04 | プロセツサ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6076839A JPS6076839A (ja) | 1985-05-01 |
| JPH053179B2 true JPH053179B2 (ja) | 1993-01-14 |
Family
ID=16172785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18555183A Granted JPS6076839A (ja) | 1983-10-04 | 1983-10-04 | プロセツサ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6076839A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2855326B2 (ja) * | 1987-04-09 | 1999-02-10 | 東洋通信機株式会社 | コンピユータ・システム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS575141A (en) * | 1980-06-10 | 1982-01-11 | Toshiba Corp | Bus control system |
-
1983
- 1983-10-04 JP JP18555183A patent/JPS6076839A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6076839A (ja) | 1985-05-01 |
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