JPH05318780A - 圧電素子駆動回路の異常検出方式 - Google Patents

Abstract

(57)【要約】 【目的】 圧電素子とその駆動回路との異常を、容易に
検出することができるとともに、その劣化状態をシステ
ムの稼働前に調べることができる圧電素子駆動回路の異
常検出方式を提供すること 【構成】 圧電素子Ｍ１，…，Ｍｎの充電動作終了時、
その端子電圧は比較器２ａにおいて、第１の基準電圧と
比較され、その充電電圧が第１の基準電圧より大になる
と比較器２ａは充電動作が正常に行われたことを示す出
力信号を発生する。また、放電動作終了時、圧電素子の
端子電圧は比較器２ｂにおいて、第２の基準電圧と比較
され、放電電圧が第２の基準電圧より小になると比較器
２ｂは放電動作が正常に行われたことを示す出力信号を
発生する。圧電素子の充電および放電動作終了時の端子
電圧用いて異常を判別しているので、圧電素子およびそ
の駆動回路の充電動作、放電動作のチェックを容易に行
うことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はドットインパクト型プリ
ンタの印字ワイヤの駆動等に用いられる圧電素子の駆動
回路の異常検出方式に関し、特に、システム稼働前に圧
電素子駆動回路の動作をチェックできるようにすること
により、圧電素子とその駆動回路の異常状態を事前に検
出することができる圧電素子駆動回路の異常検出方式に
関するものである。

【０００２】

【従来の技術】図６は、本発明の前提となる、トランス
を用いた圧電素子の駆動回路を示す図である。同図にお
いて、Ｅは電源、Ｔ１０はトランス、Ｍ１０は印字ワイ
ヤ駆動用の圧電素子、ＴＲ１０およびＴＲ２０はトラン
ジスタ、Ｄ１０およびＤ２０はダイオード、Ａ１０およ
びＡ２０はトランジスタ駆動バッファ、Ｓ１０は充電信
号、Ｓ２０は放電信号である。

【０００３】図７は図６に示す駆動回路の動作を示すタ
イムチャートであり、は充電信号Ｓ１０，は放電信
号Ｓ２０，はトランスＴ１０の１次側電流ｉ１，は
トランスＴ１０の２次側電流ｉ２，は圧電素子Ｍ１０
の電圧ＶＭ１である。次に、図６および図７を用いて図
６の圧電素子駆動回路の動作を説明する。図６におい
て、図示しない制御回路より印字パターンに応じて印字
ワイヤ駆動信号が出力されると、図６の圧電素子駆動回
路に図７に示す充電信号Ｓ１０が加わる。充電信号Ｓ
１０はトランジスタ駆動バッファＡ１０を介してトラン
ジスタＴＲ１０のゲートに加わり、トランジスタＴＲ１
０はオンになる。トランジスタＴＲ１０がオンになる
と、「電源Ｅ→トランスＴ１０の１次側→トランジスタ
ＴＲ１０→電源Ｅ」の経路で電流が流れ、トランスＴ１
０の１次側には図７に示すように電流ｉ１が流れる。
ここで、充電信号の幅をｔ、電源電圧をＥ、トランス１
次側のインダクタンスをＬ１とすると、トランスＴ１０
の１次側の電流のピーク値はｉｐはｉｐ＝Ｅ・ｔ／Ｌ１
となる。

【０００４】充電信号Ｓ１０がオフになると、トランジ
スタＴＲ１０がオフになるため、トランスＴ１０の１次
側に流れていた電流ｉ１はトランスＴ１０の２次側に転
流し、トランスＴ１０の２次側には図７に示す電流ｉ
２が流れる。この電流ｉ２は「トランスＴ１０の２次側
→圧電素子Ｍ１０→ダイオードＤ２０→トランスＴ１０
の２次側」の経路で流れ、図７に示すように圧電素子
Ｍ１０の端子電圧ＶＭ１は上昇する。すなわち、トラン
スＴ１０の１次側に流れていた電流によるエネルギーは
トランスＴ１０やダイオードＤ２０等によるロスを除い
た部分が圧電素子Ｍ１０に移動し、圧電素子Ｍ１０の端
子電圧として現れる。

【０００５】圧電素子Ｍ１０は電圧が印加されると機械
的に変位し、アクチュエータ部を介して印字ワイヤを駆
動し、印刷用紙にドットを印字する。次いで、前述した
図示しない制御回路より、図７に示す放電信号Ｓ２０
が加わると、トランジスタＴＲ２０がオンになり、圧電
素子Ｍ１０に蓄積されていた電荷は、「圧電素子Ｍ１０
→トランスＴ１０の２次側→トランジスタＴＲ２０→圧
電素子Ｍ１０」の経路で放電し、圧電素子Ｍ１０の端子
電圧ＶＭ１は図７に示すように低下する。

【０００６】圧電素子Ｍ１０の端子電圧ＶＭ１がほぼ０
になった時点で放電信号Ｓ２０はオフとなり、トランジ
スタＴＲ２０はオフとなる。トランジスタＴＲ２０がオ
フとなると、トランスＴ１０の２次側に流れていた電流
はトランスＴ１０の１次側に転流し、「トランスＴ１０
の１次側→電源Ｅ→ダイオードＤ１０→トランスＴ１０
の１次側」の経路で流れる。一般に電源Ｅには容量の大
きなコンデンサが設けられており、上記放電により生じ
た余分の電荷は電源Ｅに設けられたコンデンサに戻され
る。また、圧電素子Ｍ１０に蓄積されていたエネルギー
が放電することにより、圧電素子の機械的変位は元に戻
る。

【０００７】図８は、本発明の前提となる、インダクタ
を用いた圧電素子の駆動回路を示す図である。同図にお
いて、Ｅは電源、Ｌ１１はインダクタ、Ｍ１１は印字ワ
イヤ駆動用の圧電素子、ＴＲ１１ないしＴＲ６１はトラ
ンジスタ、Ｄ１１ないしＤ４１はダイオード、Ａ１１な
いしＡ４１はトランジスタ駆動バッファ、Ｒ１１ないし
Ｒ４１は抵抗、Ｓ１１は充電信号、Ｓ２１は放電信号で
ある。

【０００８】図９は図８に示す駆動回路の動作を示すタ
イムチャートであり、は充電信号Ｓ１１，は放電信
号Ｓ２１，は電源Ｅの電流ｉ１，は圧電素子Ｍ１１
の電流ｉ２，は圧電素子Ｍ１０の電圧ＶＭ２である。
次に、図８および図９を用いて図８の圧電素子駆動回路
の動作を説明する。図８において、前記したのと同様
に、図９に示す充電信号Ｓ１１が加わると、充電信号
Ｓ１１はトランジスタ駆動バッファＡ１１およびＡ４１
を介してトランジスタＴＲ５１およびＴＲ２１に加わ
り、トランジスタＴＲ１１およびＴＲ２１はオンにな
る。トランジスタＴＲ１１およびＴＲ２１がオンになる
と、「電源Ｅ→トランジスタＴＲ１１→インダクタＬ１
１→トランジスタＴＲ２１→電源Ｅ」の経路で電流が流
れ、インダクタＬ１１には図９に示すように電流ｉ１
が流れる。ここで、充電信号の幅をｔ、電源電圧をＥ、
インダクタのインダクタンスをＬ１とすると、図６の場
合と同様、インダクタＬ１１の電流のピーク値はｉｐは
ｉｐ＝Ｅ・ｔ／Ｌ１となる。

【０００９】充電信号Ｓ１１がオフになると、トランジ
スタＴＲ２１，ＴＲ５１およびＴＲ１１がオフになるた
め、インダクタＬ１１に流れていた電流は「インダクタ
Ｌ１１→ダイオードＤ３１→圧電素子Ｍ１１→ダイオー
ドＤ４１→インダクタＬ１１」の経路で図９に示す電
流ｉ２が流れ、図９に示すように圧電素子Ｍ１０の端
子電圧ＶＭ２は上昇する。

【００１０】その結果、図６の駆動回路の場合と同様、
圧電素子Ｍ１０は機械的に変位し、印刷用紙にドットを
印字する。次いで、図９に示すように放電信号Ｓ２１
が図８の回路に加わると、トランジスタＴＲ６１，ＴＲ
３１およびＴＲ４１がオンになり、圧電素子Ｍ１１に蓄
積されていた電荷は、「圧電素子Ｍ１１→トランジスタ
ＴＲ３１→インダクタＬ１１→トランジスタＴＲ４１→
圧電素子Ｍ１１」の経路で放電し、圧電素子Ｍ１１の端
子電圧ＶＭ２は図９に示すように低下する。

【００１１】圧電素子Ｍ１１の端子電圧ＶＭ２がほぼ０
になった時点で放電信号Ｓ２１はオフとなり、トランジ
スタＴＲ６１，ＴＲ３１およびＴＲ４１はオフとなる。
トランジスタＴＲ６１，ＴＲ３１およびＴＲ４１がオフ
となると、インダクタＬ１１に流れていた電流は「イン
ダクタＬ１１→ダイオードＤ１１→電源Ｅ→ダイオード
Ｄ２１→インダクタＬ１１」の経路で流れ、圧電素子Ｍ
１１に蓄積されていた余分のエネルギーは電源Ｅに戻さ
れる。また、圧電素子Ｍ１１に蓄積されていたエネルギ
ーが放電することにより、圧電素子の機械的変位は元に
もどる。

【００１２】上記した圧電素子駆動回路においては、圧
電素子およびその駆動回路のトランジスタに比較的高い
電圧が印加され、これらの素子の耐圧の劣化等に起因す
る異常が生じやすい。このため、通常、図６，図８に示
した圧電素子駆動回路には、圧電素子や駆動回路の短絡
状態やオープン状態を検出するための異常検出回路が設
けられ、システムの稼働中に圧電素子あるいは駆動回路
が異常になったとき、その異常状態を検出し動作を停止
させている。

【００１３】ところで、上記のように、システムの稼働
中の異常状態を検出して動作を停止させるだけでなく、
次の理由により、駆動回路と圧電素子の状態をシステム
の稼働前に調べる機能が必要になることがある。 異常が検出された時には、故障した部品以外の部品
にもストレスが加わってしまっており、事前に異常な部
品をチェックしておきたい。 プリント・ヘッド等では１ピンが故障してもシステ
ム・ダウンする場合があり、システム・ダウンすること
なく業務を続けたい。 試験や修理時に故障箇所をいち早く発見したい。

【００１４】しかしながら、上記した従来の異常検出回
路では、事前に圧電素子あるいは駆動回路の異常状態を
検出することができず、上記要求に対応することができ
なかつた。

【００１５】

【発明が解決しようとする課題】本発明は上記従来技術
の問題点に鑑みなされたものであって、圧電素子とその
駆動回路の異常状態を、容易に検出できるようにすると
ともに、その劣化状態をシステムの稼働前に調べること
ができる、圧電素子駆動回路の異常検出方式を提供する
ことを目的とする。

【００１６】

【課題を解決するための手段】図１は本発明の原理構成
図である。上記課題を解決するため、本発明の請求項１
の発明は、圧電素子Ｍ１，…，Ｍｎを充電し、所定時間
後、圧電素子Ｍ１，…，Ｍｎの電荷を放電させることに
より圧電素子Ｍ１，…，Ｍｎを駆動する圧電素子駆動回
路の異常検出方式において、圧電素子Ｍ１，…，Ｍｎの
端子電圧を第１および第２の基準電圧とそれぞれ比較す
る第１の比較器２ａおよび第２の比較器２ｂを設け、圧
電素子Ｍ１，…，Ｍｎの充電動作終了時の端子電圧と第
１の基準電圧とを第１の比較器２ａにより比較するとと
もに、圧電素子Ｍ１，…，Ｍｎの放電動作終了時の端子
電圧と第２の基準電圧とを第２の比較器２ｂにより比較
し、第１の比較器２ａおよび第２の比較器２ｂの出力に
より、圧電素子Ｍ１，…，Ｍｎおよびその駆動回路の異
常を検出するようにしたものである。

【００１７】本発明の請求項２の発明は、請求項１の発
明において、異常検出動作を電源投入後、システム稼働
前に行うようにしたものである。本発明の請求項３の発
明は、請求項１または請求項２の発明において、第１の
比較器２ａおよび第２の比較器２ｂの出力にラッチ／タ
イマ回路２ｃ，２ｄを接続し、ラッチ／タイマ回路２
ｃ，２ｄより異常検出信号を出力するようにしたもので
ある。

【００１８】本発明の請求項４の発明は、請求項１，２
または請求項３の発明において、複数の圧電素子Ｍ１，
…，Ｍｎの端子電圧をダイオードによりワイヤード・オ
アし、その出力を第１の比較器２ａおよび第２の比較器
２ｂに与えるようにしたものである。本発明の請求項５
の発明は、請求項１，２，３または請求項４の発明にお
いて、圧電素子の電荷を放電させるディスチャージ回路
２ｅを設け、圧電素子Ｍ１，…，Ｍｎの放電動作終了
後、ディスチャージ回路２ｅにより圧電素子Ｍ１，…，
Ｍｎの電荷を放電させるようにしたものである。

【００１９】本発明の請求項６の発明は、請求項５の発
明において、ディスチャージ回路２ｅをスイッチング素
子と抵抗の直列回路と、該直列回路に並列に接続された
抵抗から構成したものである。

【００２０】

【作用】請求項１の発明において、圧電素子Ｍ１，…，
Ｍｎの端子電圧が第１の比較器２ａ、第２の比較器２ｂ
に与えられ、第１の基準電圧、第２の基準電圧と比較さ
れる。圧電素子Ｍ１，…，Ｍｎの充電動作終了時、その
端子電圧は第１の比較器２ａにおいて、第１の基準電圧
と比較され、圧電素子Ｍ１，…，Ｍｎの充電電圧が第１
の基準電圧より大になると第１の比較器２ａは充電動作
が正常に行われたことを示す出力信号を発生する。

【００２１】また、圧電素子Ｍ１，…，Ｍｎの放電動作
終了時、その端子電圧は第２の比較器２ｂにおいて、第
２の基準電圧と比較され、圧電素子Ｍ１，…，Ｍｎの放
電電圧が第２の基準電圧より小になると第２の比較器２
ｂは放電動作が正常に行われたことを示す出力信号を発
生する。圧電素子の充電動作終了時の端子電圧および放
電動作終了時の端子電圧を第１および第２の基準電圧と
比較し異常を判別しているので、圧電素子およびその駆
動回路の充電動作、放電動作のチェックを容易に行うこ
とができる。

【００２２】請求項２の発明においては、異常検出動作
を電源投入後、システム稼働前に行うようにしたので、
圧電素子およびその駆動回路の劣化を事前にチェックす
ることができる。請求項３の発明においては、第１の比
較器２ａおよび第２の比較器２ｂの出力にラッチ／タイ
マ回路２ｃ，２ｄを設けたので、第１の比較器２ａおよ
び第２の比較器２ｂの出力を保持することができるとと
もに、ノイズ等による誤動作を防止することができる。

【００２３】請求項４の発明においては、複数の圧電素
子Ｍ１，…，Ｍｎの端子電圧をダイオードによりワイヤ
ード・オアし、第１の比較器２ａおよび第２の比較器２
ｂに与えるようにしたので、複数の圧電素子とその駆動
回路の異常状態を１つの異常検出手段により検出するこ
とができる。請求項５の発明においては、圧電素子の電
荷を放電させるディスチャージ回路２ｅを設けたので、
放電終了後の圧電素子の残留電圧が次のチェック動作、
あるいは、次の別の動作に悪影響が及ぼすのを防止する
ことができる。

【００２４】請求項６の発明においては、ディスチャー
ジ回路２ｅをスイッチング素子と抵抗の直列回路と、該
直列回路に並列に接続された抵抗から構成したので、圧
電素子の放電動作が正常に行われない場合には、直列回
路に並列に接続された抵抗を介して、圧電素子の残留電
荷がある程度放電され、その後スイッチング素子と抵抗
の直列回路を介して残留電荷を放電させることができ、
ディスチャージ回路に加わる熱ストレスを低減化するこ
とができる。

【００２５】

【実施例】図２は本発明の第１の実施例を示す図であ
る。本実施例は電源投入後、システムの稼働前に、図
６，図８に示した複数の圧電素子駆動回路を順番に動作
させ、そのときの各圧電素子に印加される電圧を基準電
圧と比較することにより、圧電素子とその駆動回路が正
常であるか否かをチェックするものであり、図２のダイ
オードＤ１ないしＤｎのアノード側が複数の圧電素子の
正側の端子に接続される。

【００２６】図２において、Ｄ１ないしＤｎは複数の圧
電素子の正側の電圧をワイヤード・オア結合するための
ダイオードであり、その出力は抵抗Ｒ１，Ｒ２に接続さ
れ分圧される。ＣＭＰ１，ＣＭＰ３は抵抗Ｒ１，Ｒ２に
おいて分圧された電圧と基準電圧１および基準電圧２を
比較するコンパレータであり、その出力はそれぞれ、負
論理入力ナンドゲートＧ１，負論理入力オアゲートＧ３
に接続される。負論理入力ナンドゲートＧ１はイネーブ
ル信号とコンパレータＣＭＰ１の出力のナンドをとるゲ
ートであり、その出力は負論理入力オアゲートＧ２に接
続される（以下、Ｇ１をナンドゲート、Ｇ２およびＧ３
をオアゲートと呼ぶ）。

【００２７】Ｇ４，Ｇ５はアンドゲートであり、オアゲ
ートＧ２，Ｇ３とともにラッチ回路を形成しており、オ
アゲートＧ２あるいはオアゲートＧ３にナンドゲートＧ
１あるいはコンパレータＣＭＰ３より入力信号が加わる
と、アンドゲートＧ４，Ｇ５にクリア信号が加わるま
で、出力状態を保持する。アンドゲートＧ４，Ｇ５の出
力はオープン・コレクタ型式であって、抵抗Ｒ５，Ｒ６
を介してコンデンサＣ１，Ｃ２、抵抗Ｒ７，Ｒ８に接続
されており、コンデンサＣ１，Ｃ２、抵抗Ｒ７，Ｒ８は
アンドゲートＧ４，Ｇ５が出力をハイレベルにすると充
電動作を開始する。

【００２８】ＣＭＰ２，ＣＭＰ４はコンデンサＣ１，Ｃ
２の端子電圧と基準電圧３を比較するコンパレータであ
り、コンデンサＣ１，抵抗Ｒ７，コンパレータＣＭＰ
２、および、コンデンサＣ２，抵抗Ｒ８，コンパレータ
ＣＭＰ４でそれぞれタイマ回路を構成しており、アンド
ゲートＧ４，Ｇ５がハイレベルになってからコンデンサ
Ｃ１，抵抗Ｒ７、コンデンサＣ２、抵抗Ｒ８の時定数で
定まる所定時間後にコンパレータＣＭＰ２，ＣＭＰ４は
出力を反転するコンパレータＣＭＰ２，ＣＭＰ４の出力
は、それぞれ、ラッチ回路を形成するためオアゲートＧ
２，Ｇ３の入力端子に接続されるとともに、圧電素子の
放電チェック信号、充電チェック信号として出力され
る。

【００２９】図３は図２に示す実施例の動作を示すタイ
ムチャートであり、同図において、（ａ）は圧電素子駆
動回路に加わる充電信号（図６，図８のＳ１０，Ｓ１
１）、（ｂ）は圧電素子駆動回路に加わる放電信号（図
６，図８のＳ２０，Ｓ２１）、（ｃ）は圧電素子の電
圧、（ｄ）はコンパレータＣＭＰ３の出力、（ｅ）はコ
ンパレータＣＭＰ４の出力、（ｆ）はコンパレータＣＭ
Ｐ１の出力、（ｇ）はイネーブル信号、（ｈ）はナンド
ゲートＧ１の出力、（ｉ）はコンパレータＣＭＰ２出
力、（ｊ）はクリア信号である。

【００３０】次に図３を参照して図２の実施例の動作を
説明する。図示しない圧電素子駆動回路に図３に示す充
電信号（ａ）が加わると、圧電素子の電圧は図３の
（ｃ）に示す様に上昇し、また、放電信号（ｂ）が加わ
ると、圧電素子の電圧は図３の（ｃ）に示す様に下降し
て、振動を繰り返しながら、所定の電圧に戻る。

【００３１】圧電素子駆動回路に充電信号（ａ）が加わ
り、圧電素子の電圧が上昇し、その電圧が図２の基準電
圧２より高くなると、コンパレータＣＭＰ３の出力はロ
ーレベルとなる（図３（ｄ）参照）。コンパレータＣＭ
Ｐ３の出力はオアゲートＧ３に与えられ、オアゲートＧ
３の出力はハイレベルとなる。一方、アンドゲートＧ５
の入力端子に加わるクリア信号は通常ハイレベルなの
で、オアゲートＧ３の出力がハイレベルとなるとアンド
ゲートＧ５の出力はハイレベルとなり、コンデンサＣ２
が充電される。

【００３２】コンデンサＣ２の充電電圧が基準電圧３よ
り大になるとコンパレータＣＭＰ４の出力がローレベル
となり（図３（ｅ）参照）、圧電素子もしくはその駆動
回路が充電時において正常であることを示す「充電チェ
ック信号」を出力する。また、コンパレータＣＭＰ４の
出力のローレベル信号はオアゲートＧ３の他方の入力端
子に加わり、コンパレータＣＭＰ３の出力がハイレベル
に復帰しても、オアゲートＧ３の入力をハイレベルに保
ち、コンパレータＣＭＰ４の出力をローレベルに保持す
る。

【００３３】なお、上記保持状態は、アンドゲートＧ５
に加わるクリア信号がローレベルとなるとアンドゲート
Ｇ５の出力がローレベルとなるので解除される（図３
（ｊ），（ｅ）参照）。また、上記圧電素子の充電時に
おいて、圧電素子もしくはその駆動回路が正常に動作せ
ず、圧電素子の電圧が基準電圧２より上昇しない場合に
はコンパレータＣＭＰ３の出力がローレベルとならず、
上記した「充電チェック信号」は出力されない。

【００３４】次に、図示しない圧電素子駆動回路に放電
信号が加わると（図３（ｂ）参照）、圧電素子の電圧は
図３（ｃ）に示すように下降し、その電圧が基準電圧１
より低くなるとコンパレータＣＭＰ１の出力はローレベ
ルとなる（図３（ｆ）参照）。一方、図示しない圧電素
子駆動回路に放電信号が加わると、図２の異常検出回路
におけるイネーブル信号が所定時間ローレベルとなる
（図３（ｇ）参照）。

【００３５】コンパレータＣＭＰ１の出力がローレベル
となり、また、イネーブル信号がローレベルとなると、
ナンドゲートＧ１の出力がローレベルとなり（図３
（ｈ）参照）、オアゲートＧ２の出力がハイレベルとな
る。一方、前記したように、アンドゲートＧ４の入力端
子に加わるクリア信号は通常ハイレベルなので、オアゲ
ートＧ２の出力がハイレベルとなるとアンドゲートＧ４
の出力はハイレベルとなり、コンデンサＣ１が充電され
る。

【００３６】コンデンサＣ１の充電電圧が基準電圧３よ
り大になるとコンパレータＣＭＰ２の出力がローレベル
となり（図３（ｉ）参照）、圧電素子もしくはその駆動
回路が放電時において正常であることを示す「放電チェ
ック信号」を出力する。また、前記したように、コンパ
レータＣＭＰ２の出力のローレベル信号はオアゲートＧ
２の他方の入力端子に加わり、ナンドゲートＧ１の出力
がハイレベルに復帰しても、オアゲートＧ２の入力をハ
イレベルに保ち、コンパレータＣＭＰ２の出力をローレ
ベルに保持する。

【００３７】上記保持状態は、アンドゲートＧ４に加わ
るクリア信号がローレベルとなるとアンドゲートＧ４の
出力がローレベルとなるので解除される（図３（ｊ），
（ｉ）参照）。また、上記圧電素子の放電時において、
圧電素子もしくはその駆動回路が正常に動作せず、圧電
素子の電圧が基準電圧１以下にならない場合にはコンパ
レータＣＭＰ２の出力がローレベルとならず、上記した
「放電チェック信号」は出力されない。

【００３８】上記実施例におけるチェックはシステム稼
働前のチェックなので、充電信号と放電信号の間隔（図
３（ａ），（ｂ）参照）は通常動作時の間隔とする必要
はなく、機構部が誤動作しない程度の長さに調節するこ
とにより、圧電素子の充電電圧が正常なことと放電動作
終了時に圧電素子の電圧が所定電圧以下になっているこ
とを確認できればよい。

【００３９】なお、上記実施例においては、複数の圧電
素子の正側の電圧をワイヤード・オア結合するためのダ
イオードＤ１ないしＤｎを設けているが、チェックする
圧電素子が１個の場合には、上記ダイオードＤ１ないし
Ｄｎは必要ない。また、上記実施例においては、オアゲ
ートＧ２，Ｇ３、アンドゲートＧ４，Ｇ５からなるラッ
チ回路およびコンデンサＣ１，Ｃ２、抵抗Ｒ７，Ｒ８か
らなるタイマ回路をアナログ回路で構成しているが、こ
れらを、フリップフロップ、カウンタなどからなるデジ
タル回路で構成することもできる。

【００４０】以上説明したように、本実施例において
は、圧電素子の充電電圧が正常なこと、および、放電動
作終了時に圧電素子の電圧が所定値以下になっているこ
とを、システム稼働前に検出しているので、事前に圧電
素子もしくはその駆動回路の劣化を検出することができ
る。ところで、図２に示した実施例において、複数の圧
電素子およびその駆動回路のチェックを行う場合や、チ
ェック後すぐに別の動作を行う場合には、放電終了後の
残留電圧により（例えば、アクチュエータの振動から誘
起されたり、あるいは、圧電素子駆動回路が正常に動作
しない場合に発生する）、次のチェック動作、あるい
は、次の別の動作に悪影響を及ぼすことがある。

【００４１】これを防ぐため、例えばトランジスタ等の
スイッチング素子と抵抗とで構成される、圧電素子充電
電荷のディスチャージ回路を設け、圧電素子の放電動作
が終了したら直ちに、ディスチャージ回路により、圧電
素子の電荷を完全に０とすることが有効である。図４
は、上記したディスチャージ回路の実施例を示す図であ
る。同図において、ＴＲ１はトランジスタ、Ｒ１１は抵
抗、Ｄ１ないしＤｎはダイオードを示し、同図のＡ点は
図２のダイオードＤ１ないしＤｎのカソード側のＡ点に
接続される。

【００４２】同図において、トランジスタＴＲ１のベー
スには、圧電素子の放電動作が終了した後、所定時間だ
け信号が印加され、圧電素子に充電されていた電荷は、
ダイオードＤ１ないしＤｎ→抵抗Ｒ１１→トランジスタ
ＴＲ１を介して放電される。また、例えば、圧電素子駆
動回路が正常に動作しない等の理由により、圧電素子の
放電動作が正常に行われない場合には、図４に示したデ
ィスチャージ回路により圧電素子の電荷が全て消費され
ることとなり、そのトランジスタなどに大きな熱ストレ
スが加わる。

【００４３】図５は放電動作が正常に行われない場合の
熱ストレスを低減化するための実施例を示す図であり、
同図においては、図４の実施例に加え、抵抗Ｒ２１が付
加されている。同図において、例えば、圧電素子駆動回
路が正常に動作しない等の理由により、圧電素子の放電
動作が正常に行われない場合には、ダイオードＤ１ない
しＤｎ、抵抗Ｒ２１を介して、圧電素子の残留電荷があ
る程度放電される。その後トランジスタＴＲ１を駆動
し、抵抗Ｒ１１およびトランジスタＴＲ１を介して残留
電荷を放電させることにより、ディスチャージ回路に加
わる熱ストレスを低減化することができる。

【００４４】

【発明の効果】以上説明したことから明らかなように、
本発明においては、圧電素子の充電終了時の端子電圧お
よび放電動作終了時の端子電圧を第１および第２の基準
電圧と比較し異常を判別しているので、圧電素子および
その駆動回路の充電動作、放電動作のチェックを容易に
行うことができる。

【００４５】また、異常検出動作を電源投入後、システ
ム稼働前に行うようにすることにより、圧電素子および
その駆動回路の劣化を事前にチェックすることが可能と
なる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の実施例を示す図である。

【図３】実施例の動作を示すタイム・チャートである。

【図４】ディスチャージ回路の実施例を示す図である。

【図５】ディスチャージ回路の他の実施例を示す図であ
る。

【図６】本発明の前提となる第１の圧電素子駆動回路の
構成を示す図である。

【図７】第１の圧電素子駆動回路の動作を示すタイム・
チャートである。

【図８】本発明の前提となる第２の圧電素子駆動回路の
構成を示す図である。

【図９】第２の圧電素子駆動回路の動作を示すタイム・
チャートである。

【符号の説明】

Ｍ１，…，Ｍｎ， 圧電素子 ２ａ，２ｂ，ＣＭＰ１，ＣＭＰ２ ＣＭＰ３，ＣＭＰ４
比較器 ２ｃ，２ｄ ラッチ／タイマ回路 ２ｅ ディスチャージ回路 Ｄ１，…，Ｄｎ ダイオード Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８，Ｒ
９，Ｒ１０，Ｒ１１，Ｒ２ 抵抗 Ｇ１ 負論理入力ナンドゲート Ｇ２，Ｇ３ 負論理入力オアゲート Ｇ４，Ｇ５ アンドゲート Ｃ１，Ｃ２ コンデンサ Ｔｒ１ トランジスタ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 圧電素子(M1,…,Mn)を充電し、所定時間
   後、圧電素子(M1,…,Mn)の電荷を放電させることにより
   圧電素子(M1,…,Mn)を駆動する圧電素子駆動回路の異常
   検出方式において、 圧電素子(M1,…,Mn)の端子電圧を第１および第２の基準
   電圧とそれぞれ比較する第１の比較器(2a)および第２の
   比較器(2b)を設け、 圧電素子(M1,…,Mn)の充電動作終了時の端子電圧と第１
   の基準電圧とを第１の比較器(2a)により比較するととも
   に、圧電素子(M1,…,Mn)の放電動作終了時の端子電圧と
   第２の基準電圧とを第２の比較器(2b)により比較し、 第１の比較器(2a)および第２の比較器(2b)の出力によ
   り、圧電素子(M1,…,Mn)およびその駆動回路の異常を検
   出することを特徴とする圧電素子駆動回路の異常検出方
   式。
2. 【請求項２】 異常検出動作を電源投入後、システム稼
   働前に行うことを特徴とする請求項１の圧電素子駆動回
   路の異常検出方式。
3. 【請求項３】 第１の比較器(2a)および第２の比較器(2
   b)の出力にラッチ／タイマ回路(2c,2d) を接続し、ラッ
   チ／タイマ回路(2c,2d) より異常検出信号を出力するよ
   うにしたことを特徴とする請求項１または請求項２の圧
   電素子駆動回路の異常検出方式。
4. 【請求項４】 複数の圧電素子(M1,…,Mn)の端子電圧を
   ダイオードによりワイヤード・オアし、その出力を第１
   の比較器(2a)および第２の比較器(2b)に与えるようにし
   たことを特徴とする請求項１，２または請求項３の圧電
   素子駆動回路の異常検出方式。
5. 【請求項５】 圧電素子の電荷を放電させるディスチャ
   ージ回路(2e)を設け、圧電素子(M1,…,Mn)の放電動作終
   了後、ディスチャージ回路(2e)により圧電素子(M1,…,M
   n)の電荷を放電させることを特徴とする請求項１，２，
   ３または請求項４の圧電素子駆動回路の異常検出方式。
6. 【請求項６】 ディスチャージ回路(2e)がスイッチング
   素子と抵抗の直列回路と、該直列回路に並列に接続され
   た抵抗から構成されていることを特徴とする請求項５の
   圧電素子駆動回路の異常検出方式。