JPH05326893A - 不揮発性記憶装置 - Google Patents
不揮発性記憶装置Info
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- JPH05326893A JPH05326893A JP13262092A JP13262092A JPH05326893A JP H05326893 A JPH05326893 A JP H05326893A JP 13262092 A JP13262092 A JP 13262092A JP 13262092 A JP13262092 A JP 13262092A JP H05326893 A JPH05326893 A JP H05326893A
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Abstract
(57)【要約】
【目的】さらなる高集積化を実現できる不揮発性記憶装
置を提供する。 【構成】トラップ膜３５に電荷を蓄積することにより情
報を記憶するＭＮＯＳＦＥＴ２０Ｄ，２０Ｅ，２０Ｆ
を、アレー状に配置し、各ＭＮＯＳＦＥＴ２０Ｄ，２０
Ｅ，２０Ｆのゲート電極３６にワードラインを接続し、
ソース領域およびドレイン領域となる拡散層３３に、ワ
ードラインと直交するかたちでビットラインを接続し、
ワードラインとビットラインの間に、両者間を絶縁する
ＬＯＣＯＳ酸化膜３７を介在させている。
置を提供する。 【構成】トラップ膜３５に電荷を蓄積することにより情
報を記憶するＭＮＯＳＦＥＴ２０Ｄ，２０Ｅ，２０Ｆ
を、アレー状に配置し、各ＭＮＯＳＦＥＴ２０Ｄ，２０
Ｅ，２０Ｆのゲート電極３６にワードラインを接続し、
ソース領域およびドレイン領域となる拡散層３３に、ワ
ードラインと直交するかたちでビットラインを接続し、
ワードラインとビットラインの間に、両者間を絶縁する
ＬＯＣＯＳ酸化膜３７を介在させている。
Description
【０００１】
【産業上の利用分野】本発明は、チャネル領域とドレイ
ン領域との境界付近で発生する電荷を蓄積することによ
り情報の記憶を行う不揮発性記憶装置に関する。
ン領域との境界付近で発生する電荷を蓄積することによ
り情報の記憶を行う不揮発性記憶装置に関する。
【０００２】
【従来の技術】一般に、電源が切れたときにも記憶した
情報を失われない不揮発性記憶装置（以下、不揮発性メ
モリという）には、電荷を半永久的に蓄積する不揮発性
記憶素子（以下、不揮発性メモリ素子という）として、
ＳＡＭＯＳ(stacked gate avalance injection MOS) 構
造を有する電界効果トランジスタ（以下、ＦＥＴ:feild
effect transistorという) が使用されている。このＳ
ＡＭＯＳ構造を有するＦＥＴの原理的構成を図３０に示
す。
情報を失われない不揮発性記憶装置（以下、不揮発性メ
モリという）には、電荷を半永久的に蓄積する不揮発性
記憶素子（以下、不揮発性メモリ素子という）として、
ＳＡＭＯＳ(stacked gate avalance injection MOS) 構
造を有する電界効果トランジスタ（以下、ＦＥＴ:feild
effect transistorという) が使用されている。このＳ
ＡＭＯＳ構造を有するＦＥＴの原理的構成を図３０に示
す。
【０００３】ＳＡＭＯＳ構造を有するＦＥＴは、図３０
の如く、シリコン基板１にチャネル領域２を挟んでソー
ス領域３およびドレイン領域４が形成されており、チャ
ネル領域２の上部に浮遊状態でフローティングゲート５
およびコントロールゲート６が形成されている。なお、
フローティングゲート５は、図示しない絶縁膜によって
囲まれている。
の如く、シリコン基板１にチャネル領域２を挟んでソー
ス領域３およびドレイン領域４が形成されており、チャ
ネル領域２の上部に浮遊状態でフローティングゲート５
およびコントロールゲート６が形成されている。なお、
フローティングゲート５は、図示しない絶縁膜によって
囲まれている。
【０００４】そして、上記ＦＥＴでは、ソース領域３お
よびコントロールゲート６に各所定の電圧を印加して、
ドレイン領域４とチャネル領域２との境界で生じたホッ
トエレクトロン(hot electron)をフローティングゲート
５に注入させることにより、情報の書き込みが行われ
る。近年、半導体産業の発展に伴い、不揮発性メモリの
集積化が要求されている。この要求に応えるためには、
メモリセル回路の集積度を向上させることが考えられ
る。そこで、図３１、３２に示すような不揮発性メモリ
が提案されている。図３１は不揮発性メモリの等価回路
図、図３２は同じくその斜視断面図である。
よびコントロールゲート６に各所定の電圧を印加して、
ドレイン領域４とチャネル領域２との境界で生じたホッ
トエレクトロン(hot electron)をフローティングゲート
５に注入させることにより、情報の書き込みが行われ
る。近年、半導体産業の発展に伴い、不揮発性メモリの
集積化が要求されている。この要求に応えるためには、
メモリセル回路の集積度を向上させることが考えられ
る。そこで、図３１、３２に示すような不揮発性メモリ
が提案されている。図３１は不揮発性メモリの等価回路
図、図３２は同じくその斜視断面図である。
【０００５】上記不揮発性メモリは、図３１の如く、１
トランジスタ／１セル構造を有しており、ＳＡＭＯＳ構
造を有するＦＥＴ１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１
０Ｅ，１０Ｆ，１０Ｇ，１０Ｈ，１０Ｉを有するメモリ
セル１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ，１１Ｅ，１１
Ｆ，１１Ｇ，１１Ｈ，１１Ｉが所定の容量（図において
は９ビット）でマトリクス状に配列されている。
トランジスタ／１セル構造を有しており、ＳＡＭＯＳ構
造を有するＦＥＴ１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１
０Ｅ，１０Ｆ，１０Ｇ，１０Ｈ，１０Ｉを有するメモリ
セル１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ，１１Ｅ，１１
Ｆ，１１Ｇ，１１Ｈ，１１Ｉが所定の容量（図において
は９ビット）でマトリクス状に配列されている。
【０００６】そして、ＦＥＴ１０Ａ，１０Ｂ，１０Ｃ、
１０Ｄ，１０Ｅ，１０Ｆおよび１０Ｇ，１０Ｈ，１０Ｉ
のコントロールゲートにワードラインＷＬ１，ＷＬ２，
ＷＬ３がそれぞれ接続されており、ワードラインＷＬ
１，ＷＬ２，ＷＬ３毎に隣接するＦＥＴ１０Ａ，１０
Ｂ，１０Ｃ、１０Ｄ，１０Ｅ，１０Ｆおよび１０Ｇ，１
０Ｈ，１０Ｉのソースとドレインとが接続されている。
１０Ｄ，１０Ｅ，１０Ｆおよび１０Ｇ，１０Ｈ，１０Ｉ
のコントロールゲートにワードラインＷＬ１，ＷＬ２，
ＷＬ３がそれぞれ接続されており、ワードラインＷＬ
１，ＷＬ２，ＷＬ３毎に隣接するＦＥＴ１０Ａ，１０
Ｂ，１０Ｃ、１０Ｄ，１０Ｅ，１０Ｆおよび１０Ｇ，１
０Ｈ，１０Ｉのソースとドレインとが接続されている。
【０００７】さらに、上記ソース−ドレイン接続中間点
および両端のＦＥＴ１０Ａ，１０Ｃ、１０Ｄ，１０Ｆお
よび１０Ｇ，１０Ｉのソース、ドレインにビットライン
ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４がそれぞれ接続されて
いる。また、この不揮発性メモリにおいては、図３２の
如く、２つのメモリセルで１つのコンタクトを共有し、
かつドレイン／ソースの配線は隣接するメモリセルのソ
ース領域およびドレイン領域を共有する埋め込み拡散層
１２を用いて行う、すなわち仮想グランドアレイとする
ことにより、高密度実装を図っている。
および両端のＦＥＴ１０Ａ，１０Ｃ、１０Ｄ，１０Ｆお
よび１０Ｇ，１０Ｉのソース、ドレインにビットライン
ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４がそれぞれ接続されて
いる。また、この不揮発性メモリにおいては、図３２の
如く、２つのメモリセルで１つのコンタクトを共有し、
かつドレイン／ソースの配線は隣接するメモリセルのソ
ース領域およびドレイン領域を共有する埋め込み拡散層
１２を用いて行う、すなわち仮想グランドアレイとする
ことにより、高密度実装を図っている。
【０００８】
【発明が解決しようとする課題】上記図３１、３２に示
した不揮発性メモリにあっては、不揮発性メモリ素子と
して、ＳＡＭＯＳ構造を有するＦＥＴを用いているた
め、フローティングゲートを絶縁膜で囲まなければなら
ず、フローティングゲートを分離するための領域Ｘ（図
３２参照）が必要であり、この領域Ｘの大きさは、通常
リソグラフィー技術で決まる。また、ドレイン領域とチ
ャネル領域との境界と、フローティングゲートとの間で
のホットエレクトロンの移動は、コントロールゲートと
フローティングゲートとの間の容量と、フローティング
ゲートとソース−ドレインとの容量との比で決定され
る。
した不揮発性メモリにあっては、不揮発性メモリ素子と
して、ＳＡＭＯＳ構造を有するＦＥＴを用いているた
め、フローティングゲートを絶縁膜で囲まなければなら
ず、フローティングゲートを分離するための領域Ｘ（図
３２参照）が必要であり、この領域Ｘの大きさは、通常
リソグラフィー技術で決まる。また、ドレイン領域とチ
ャネル領域との境界と、フローティングゲートとの間で
のホットエレクトロンの移動は、コントロールゲートと
フローティングゲートとの間の容量と、フローティング
ゲートとソース−ドレインとの容量との比で決定され
る。
【０００９】そこで、ドレイン領域とチャネル領域との
境界と、フローティングゲートとの間でのホットエレク
トロンの移動を良好とし、素子を低電圧駆動させるため
には、コントロールゲートとフローティングゲートとの
間の容量をかせぐために、フローティングゲートを大き
くせざるを得なかった。そのため、どのようにリソグラ
フィー技術を駆使したとしても、フローティングゲート
を分離するための領域Ｘを小さくするのに限界が生じ、
さらなる高集積化が図れないでいるのが実情であった。
境界と、フローティングゲートとの間でのホットエレク
トロンの移動を良好とし、素子を低電圧駆動させるため
には、コントロールゲートとフローティングゲートとの
間の容量をかせぐために、フローティングゲートを大き
くせざるを得なかった。そのため、どのようにリソグラ
フィー技術を駆使したとしても、フローティングゲート
を分離するための領域Ｘを小さくするのに限界が生じ、
さらなる高集積化が図れないでいるのが実情であった。
【００１０】また、ＳＡＭＯＳ構造を有するＦＥＴは、
フローティングゲートおよびコントロールゲートの２つ
のゲートを有しており、構造が複雑となるばかりか、各
ゲートを形成するのに２つのプロセスを必要とし、製造
工程も複雑となっている。本発明は、上記に鑑み、さら
なる高集積化を実現でき、しかも構造が簡単で製造工程
を簡略化し得る不揮発性記憶装置の提供を目的とする。
フローティングゲートおよびコントロールゲートの２つ
のゲートを有しており、構造が複雑となるばかりか、各
ゲートを形成するのに２つのプロセスを必要とし、製造
工程も複雑となっている。本発明は、上記に鑑み、さら
なる高集積化を実現でき、しかも構造が簡単で製造工程
を簡略化し得る不揮発性記憶装置の提供を目的とする。
【００１１】
【課題を解決するための手段】本発明による課題解決手
段は、半導体基板に、チャネル領域と、チャネル領域を
挟んでソース領域およびドレイン領域となる拡散層とが
形成され、チャネル領域上に電荷を蓄積する電荷蓄積膜
が形成され、電荷蓄積膜上にゲート電極が形成され、チ
ャネル領域とドレイン領域との境界付近で発生する電荷
を電荷蓄積膜に注入蓄積することにより情報を記憶する
不揮発性記憶素子が、複数個アレー状に配列されてお
り、上記ゲート電極にワードラインが接続され、上記ソ
ース領域およびドレイン領域となる拡散層に、ワードラ
インと直交するかたちでビットラインが接続され、上記
ワードラインとビットラインとの間に、当該両者間を絶
縁する酸化膜が介在されているものである。
段は、半導体基板に、チャネル領域と、チャネル領域を
挟んでソース領域およびドレイン領域となる拡散層とが
形成され、チャネル領域上に電荷を蓄積する電荷蓄積膜
が形成され、電荷蓄積膜上にゲート電極が形成され、チ
ャネル領域とドレイン領域との境界付近で発生する電荷
を電荷蓄積膜に注入蓄積することにより情報を記憶する
不揮発性記憶素子が、複数個アレー状に配列されてお
り、上記ゲート電極にワードラインが接続され、上記ソ
ース領域およびドレイン領域となる拡散層に、ワードラ
インと直交するかたちでビットラインが接続され、上記
ワードラインとビットラインとの間に、当該両者間を絶
縁する酸化膜が介在されているものである。
【００１２】
【作用】上記課題解決手段において、電荷蓄積膜にて電
荷を蓄積することができるから、選択酸化膜によりワー
ドライン−ビットライン間を絶縁するだけでよく、従来
必要であったフローティングゲートとコントロールゲー
トとのオーバーラップ領域を無くして、素子の微細化を
図ることができる。また、構造が簡単となるばかりか、
ゲート形成するのに１プロセスで済むので、製造工程が
簡略化され、ひいては製造コストの低廉化にもつなが
る。
荷を蓄積することができるから、選択酸化膜によりワー
ドライン−ビットライン間を絶縁するだけでよく、従来
必要であったフローティングゲートとコントロールゲー
トとのオーバーラップ領域を無くして、素子の微細化を
図ることができる。また、構造が簡単となるばかりか、
ゲート形成するのに１プロセスで済むので、製造工程が
簡略化され、ひいては製造コストの低廉化にもつなが
る。
【００１３】
【実施例】以下、本発明の第１実施例を図１ないし図１
８に基づいて詳述する。本実施例では、電荷を半永久的
に蓄積する不揮発性記憶素子（以下、不揮発性メモリ素
子という）を、ＭＮＯＳ型の電界効果トランジスタ（以
下、ＦＥＴ:feild effect transistorという) とし、こ
の不揮発性メモリ素子を用いた不揮発性記憶装置（以
下、不揮発性メモリという）について述べる。
８に基づいて詳述する。本実施例では、電荷を半永久的
に蓄積する不揮発性記憶素子（以下、不揮発性メモリ素
子という）を、ＭＮＯＳ型の電界効果トランジスタ（以
下、ＦＥＴ:feild effect transistorという) とし、こ
の不揮発性メモリ素子を用いた不揮発性記憶装置（以
下、不揮発性メモリという）について述べる。
【００１４】不揮発性メモリの構造について、図１ない
し図５を参照しつつ説明する。図１は本発明第１実施例
に係る不揮発性メモリの一部を示す平面図、図２は図１
のＡ−Ａ断面図、図３は図１のＢ−Ｂ断面図、図４は図
１のＣ−Ｃ断面図、図５は図１のＤ−Ｄ断面図である。
本実施例の不揮発性メモリは、図１の如く、ＭＮＯＳＦ
ＥＴ２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ，２０Ｅ，２０
Ｆ，２０Ｇ，２０Ｈ，２０Ｉを不揮発性メモリ素子とす
るメモリセル２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ，２１
Ｅ，２１Ｆ，２１Ｇ，２１Ｈ，２１Ｉが所定の容量（図
において９ビット）でマトリクス状に配列されており、
各メモリセル２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ，２１
Ｅ，２１Ｆ，２１Ｇ，２１Ｈ，２１Ｉには、後述するよ
うに、ワードラインＷＬ１，ＷＬ２，ＷＬ３、ビットラ
インＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４が互いに直交する
かたちでそれぞれ接続されている。なお、以後の説明に
おいて、ＭＮＯＳＦＥＴ２０Ａ，２０Ｂ，２０Ｃ，２０
Ｄ，２０Ｅ，２０Ｆ，２０Ｇ，２０Ｈ，２０Ｉを総称す
るときは「ＭＮＯＳＦＥＴ２０」という。
し図５を参照しつつ説明する。図１は本発明第１実施例
に係る不揮発性メモリの一部を示す平面図、図２は図１
のＡ−Ａ断面図、図３は図１のＢ−Ｂ断面図、図４は図
１のＣ−Ｃ断面図、図５は図１のＤ−Ｄ断面図である。
本実施例の不揮発性メモリは、図１の如く、ＭＮＯＳＦ
ＥＴ２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ，２０Ｅ，２０
Ｆ，２０Ｇ，２０Ｈ，２０Ｉを不揮発性メモリ素子とす
るメモリセル２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ，２１
Ｅ，２１Ｆ，２１Ｇ，２１Ｈ，２１Ｉが所定の容量（図
において９ビット）でマトリクス状に配列されており、
各メモリセル２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ，２１
Ｅ，２１Ｆ，２１Ｇ，２１Ｈ，２１Ｉには、後述するよ
うに、ワードラインＷＬ１，ＷＬ２，ＷＬ３、ビットラ
インＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４が互いに直交する
かたちでそれぞれ接続されている。なお、以後の説明に
おいて、ＭＮＯＳＦＥＴ２０Ａ，２０Ｂ，２０Ｃ，２０
Ｄ，２０Ｅ，２０Ｆ，２０Ｇ，２０Ｈ，２０Ｉを総称す
るときは「ＭＮＯＳＦＥＴ２０」という。
【００１５】不揮発性メモリ素子としてのＭＮＯＳＦＥ
Ｔ２０は、図２ないし図５の如く、比抵抗ρ：５〜６Ω
／ｃｍ程度、面方位（１００）を有するＮ型シリコン基
板３０上にＰウェル３１が形成され、Ｐウェル３１に、
ヒ素イオン等を打ち込み、チャネル領域３２を挟んでソ
ース領域およびドレイン領域となるＮ+ 型拡散層３３が
形成され、チャネル領域３２上に酸化シリコンからなる
トンネル酸化膜３４が形成され、トンネル酸化膜３４上
に電荷を蓄積する窒化シリコンからなる電荷蓄積膜（以
下、トラップ膜という）３５が形成され、トラップ膜３
５にポリシリコンからなるゲート電極３６が形成されて
いる。
Ｔ２０は、図２ないし図５の如く、比抵抗ρ：５〜６Ω
／ｃｍ程度、面方位（１００）を有するＮ型シリコン基
板３０上にＰウェル３１が形成され、Ｐウェル３１に、
ヒ素イオン等を打ち込み、チャネル領域３２を挟んでソ
ース領域およびドレイン領域となるＮ+ 型拡散層３３が
形成され、チャネル領域３２上に酸化シリコンからなる
トンネル酸化膜３４が形成され、トンネル酸化膜３４上
に電荷を蓄積する窒化シリコンからなる電荷蓄積膜（以
下、トラップ膜という）３５が形成され、トラップ膜３
５にポリシリコンからなるゲート電極３６が形成されて
いる。
【００１６】ソース領域およびドレイン領域となる拡散
層３３は、図２の如く、図１に示すビットラインＢＬ
１，ＢＬ２，ＢＬ３，ＢＬ４に沿って長く設けられてお
り、拡散層３３直上部に、図４、５の如く、ワードライ
ンＷＬ１，ＷＬ２，ＷＬ３−ビットラインＢＬ１，ＢＬ
２，ＢＬ３，ＢＬ４間を絶縁すべく、ＬＯＣＯＳ(local
oxidation of silocon)法にてトンネル酸化膜３４より
も膜厚を厚く形成した選択酸化膜（以下、ＬＯＣＯＳ酸
化膜という）３７が、トンネル酸化膜３４に接続した状
態で配置されている。そして、ＬＯＣＯＳ酸化膜３７
は、図２の如く、拡散層３３と同様に、ビットラインＢ
Ｌ１，ＢＬ２，ＢＬ３，ＢＬ４に沿って長く設けられて
いる。
層３３は、図２の如く、図１に示すビットラインＢＬ
１，ＢＬ２，ＢＬ３，ＢＬ４に沿って長く設けられてお
り、拡散層３３直上部に、図４、５の如く、ワードライ
ンＷＬ１，ＷＬ２，ＷＬ３−ビットラインＢＬ１，ＢＬ
２，ＢＬ３，ＢＬ４間を絶縁すべく、ＬＯＣＯＳ(local
oxidation of silocon)法にてトンネル酸化膜３４より
も膜厚を厚く形成した選択酸化膜（以下、ＬＯＣＯＳ酸
化膜という）３７が、トンネル酸化膜３４に接続した状
態で配置されている。そして、ＬＯＣＯＳ酸化膜３７
は、図２の如く、拡散層３３と同様に、ビットラインＢ
Ｌ１，ＢＬ２，ＢＬ３，ＢＬ４に沿って長く設けられて
いる。
【００１７】トラップ膜３５は、図４，５の如く、トン
ネル酸化膜３４上のみならずＬＯＣＯＳ酸化膜３７上に
も積層されており、図２の如く、拡散層３３と同様に、
ビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に沿って
長く設けられている。ゲート電極３６は、図４の如く、
図１に示す各ワードライインＷＬ１，ＷＬ２，ＷＬ３に
沿ったメモリセル２１Ａ，２１Ｂ，２１Ｃ、２１Ｄ，２
１Ｅ，２１Ｆおよび２１Ｇ，２１Ｈ，２１Ｉで共有して
いる。
ネル酸化膜３４上のみならずＬＯＣＯＳ酸化膜３７上に
も積層されており、図２の如く、拡散層３３と同様に、
ビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に沿って
長く設けられている。ゲート電極３６は、図４の如く、
図１に示す各ワードライインＷＬ１，ＷＬ２，ＷＬ３に
沿ったメモリセル２１Ａ，２１Ｂ，２１Ｃ、２１Ｄ，２
１Ｅ，２１Ｆおよび２１Ｇ，２１Ｈ，２１Ｉで共有して
いる。
【００１８】また、ＭＮＯＳＦＥＴ２０間は、図３およ
び図５の如く、図１に示すアクティブ領域Ｙにホウ素イ
オン等を打ち込んで形成された分離Ｐ+ 層３８によって
素子分離されている。上記不揮発性メモリの電気的構成
について、図６を参照しつつ説明する。図６は不揮発性
メモリの等価回路図である。
び図５の如く、図１に示すアクティブ領域Ｙにホウ素イ
オン等を打ち込んで形成された分離Ｐ+ 層３８によって
素子分離されている。上記不揮発性メモリの電気的構成
について、図６を参照しつつ説明する。図６は不揮発性
メモリの等価回路図である。
【００１９】図６の如く、ＭＮＯＳＦＥＴ２０Ａ，２０
Ｂ，２０Ｃ、２０Ｄ，２０Ｅ，２０Ｆおよび２０Ｇ，２
０Ｈ，２０ＩのゲートにワードラインＷＬ１，ＷＬ２，
ＷＬ３がそれぞれ接続されており、ワードラインＷＬ
１，ＷＬ２，ＷＬ３毎に隣接するＭＮＯＳＦＥＴ２０
Ａ，２０Ｂ，２０Ｃ、２０Ｄ，２０Ｅ，２０Ｆおよび２
０Ｇ，２０Ｈ，２０Ｉのソースとドレインとが接続され
ている。
Ｂ，２０Ｃ、２０Ｄ，２０Ｅ，２０Ｆおよび２０Ｇ，２
０Ｈ，２０ＩのゲートにワードラインＷＬ１，ＷＬ２，
ＷＬ３がそれぞれ接続されており、ワードラインＷＬ
１，ＷＬ２，ＷＬ３毎に隣接するＭＮＯＳＦＥＴ２０
Ａ，２０Ｂ，２０Ｃ、２０Ｄ，２０Ｅ，２０Ｆおよび２
０Ｇ，２０Ｈ，２０Ｉのソースとドレインとが接続され
ている。
【００２０】また、上記ソース−ドレイン接続中間点お
よび両端のＭＮＯＳＦＥＴ２０Ａ，２０Ｃ、２０Ｄ，２
０Ｆおよび２０Ｇ，２０Ｉのソース、ドレインにビット
ラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４がそれぞれ接続
されている。すなわち、上記不揮発性メモリは、図４な
いし図６に示すように、隣接するＭＮＯＳＦＥＴ同士の
ソース領域およびドレイン領域を共有させて、仮想グラ
ンドアレイとされている。
よび両端のＭＮＯＳＦＥＴ２０Ａ，２０Ｃ、２０Ｄ，２
０Ｆおよび２０Ｇ，２０Ｉのソース、ドレインにビット
ラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４がそれぞれ接続
されている。すなわち、上記不揮発性メモリは、図４な
いし図６に示すように、隣接するＭＮＯＳＦＥＴ同士の
ソース領域およびドレイン領域を共有させて、仮想グラ
ンドアレイとされている。
【００２１】さらに、図６を用いて、不揮発性メモリの
情報の書き込み、消去、読み出し動作について説明す
る。 ＜書き込み＞メモリセル２１Ｅに情報を書き込む場合を
考える。メモリセル２１Ｅが接続されているワードライ
ンＷＬ２に対して第１の電圧＋Ｖpp(1) （例えば、９
Ｖ）を印加し、当該メモリセル２１Ｅを選択するため、
メモリセル２１Ｅ内のＭＮＯＳＦＥＴ２０Ｅのドレイン
に接続されているビットラインＢＬ２に対して第２の電
圧Ｖpp(2) （例えば、１０Ｖ）を印加し、ＭＮＯＳＦＥ
Ｔ２０Ｅのソースに接続されているビットラインＢＬ３
をＧＮＤに接地すると、後述するＭＮＯＳＦＥＴ２０の
動作原理により、ホットエレクトロン(hot electron)が
トラップ膜に注入され蓄積され、メモリセル２１Ｅに情
報が書き込まれる。
情報の書き込み、消去、読み出し動作について説明す
る。 ＜書き込み＞メモリセル２１Ｅに情報を書き込む場合を
考える。メモリセル２１Ｅが接続されているワードライ
ンＷＬ２に対して第１の電圧＋Ｖpp(1) （例えば、９
Ｖ）を印加し、当該メモリセル２１Ｅを選択するため、
メモリセル２１Ｅ内のＭＮＯＳＦＥＴ２０Ｅのドレイン
に接続されているビットラインＢＬ２に対して第２の電
圧Ｖpp(2) （例えば、１０Ｖ）を印加し、ＭＮＯＳＦＥ
Ｔ２０Ｅのソースに接続されているビットラインＢＬ３
をＧＮＤに接地すると、後述するＭＮＯＳＦＥＴ２０の
動作原理により、ホットエレクトロン(hot electron)が
トラップ膜に注入され蓄積され、メモリセル２１Ｅに情
報が書き込まれる。
【００２２】このとき、メモリセル２１Ｅが接続されて
いないワードラインＷ１，Ｗ３をＧＮＤに接地し、ビッ
トラインＢＬ１，ＢＬ４をオープン状態とすると、他の
メモリセルには電流が流れず、情報の書き込みは行われ
ない。また、メモリセル２１Ｄに情報を書き込む場合に
は、ワードラインＷＬ２に対して＋Ｖpp(1) を、ビット
ラインＢＬ１に対してＶpp(2) をそれぞれ印加し、ビッ
トラインＢＬ２をＧＮＤに接地すると共に、ワードライ
ンＷＬ１，ＷＬ３をＧＮＤに接地し、ビットラインＢＬ
３，ＢＬ４をオープン状態とすれば、メモリセル２１Ｄ
に情報が書き込まれる。
いないワードラインＷ１，Ｗ３をＧＮＤに接地し、ビッ
トラインＢＬ１，ＢＬ４をオープン状態とすると、他の
メモリセルには電流が流れず、情報の書き込みは行われ
ない。また、メモリセル２１Ｄに情報を書き込む場合に
は、ワードラインＷＬ２に対して＋Ｖpp(1) を、ビット
ラインＢＬ１に対してＶpp(2) をそれぞれ印加し、ビッ
トラインＢＬ２をＧＮＤに接地すると共に、ワードライ
ンＷＬ１，ＷＬ３をＧＮＤに接地し、ビットラインＢＬ
３，ＢＬ４をオープン状態とすれば、メモリセル２１Ｄ
に情報が書き込まれる。
【００２３】なお、上記書き込み時において、オープン
状態としたビットラインが、Ｖpp(2) かＧＮＤレベルに
なるが、書き込みのスピードが気になるなら、予めオー
プン状態とするビットラインに対してＶpp(2) を印加す
るかＧＮＤに接地しておけばよい。すなわち、選択セル
内のＭＮＯＳＦＥＴのゲートに＋Ｖpp(1) を、ドレイン
にＶpp(2) をそれぞれ印加し、ソースおよびウェルをＧ
ＮＤに接地すると共に、同一のメモリマトリクス回路に
おける、ソース側のすべてのビットラインに＋Ｖpp(1)
を、ドレイン側のすべてのビットラインにＶpp(2) をそ
れぞれ印加するようにすれば、書き込み速度が速くな
る。 ＜消去＞消去は、書き込み時にドレインにしたビットラ
インにＶpp(2) を、ワードラインに−Ｖpp(1) （例え
ば、−６Ｖ程度）をそれぞれ印加すると、後述するよう
に、ホール(hole)がトラップ膜に注入され蓄積され、情
報が消去される。 ＜読み出し＞メモリセル２１Ｅに記憶されている情報を
読み出す場合を考える。メモリセル２１Ｅが接続されて
いるワードラインＷＬ２に対して第１の電圧Ｖpp(1)
（センス電圧）を印加し、メモリセル２１Ｅ内のＭＮＯ
ＳＦＥＴ２０Ｅのドレインに接続されているビットライ
ンＢＬ２をＧＮＤに接地し、ＭＮＯＳＦＥＴ２０Ｅのソ
ースに接続されているビットラインＢＬ３に対して負荷
（図示せず）を介して第２の電圧Ｖpp(2) （例えば、２
Ｖ程度）を印加すると共に、他のワードラインＷＬ１，
ＷＬ３をＧＮＤに接地し、ビットラインＢＬ１，ＢＬ４
をオープン状態とする。
状態としたビットラインが、Ｖpp(2) かＧＮＤレベルに
なるが、書き込みのスピードが気になるなら、予めオー
プン状態とするビットラインに対してＶpp(2) を印加す
るかＧＮＤに接地しておけばよい。すなわち、選択セル
内のＭＮＯＳＦＥＴのゲートに＋Ｖpp(1) を、ドレイン
にＶpp(2) をそれぞれ印加し、ソースおよびウェルをＧ
ＮＤに接地すると共に、同一のメモリマトリクス回路に
おける、ソース側のすべてのビットラインに＋Ｖpp(1)
を、ドレイン側のすべてのビットラインにＶpp(2) をそ
れぞれ印加するようにすれば、書き込み速度が速くな
る。 ＜消去＞消去は、書き込み時にドレインにしたビットラ
インにＶpp(2) を、ワードラインに−Ｖpp(1) （例え
ば、−６Ｖ程度）をそれぞれ印加すると、後述するよう
に、ホール(hole)がトラップ膜に注入され蓄積され、情
報が消去される。 ＜読み出し＞メモリセル２１Ｅに記憶されている情報を
読み出す場合を考える。メモリセル２１Ｅが接続されて
いるワードラインＷＬ２に対して第１の電圧Ｖpp(1)
（センス電圧）を印加し、メモリセル２１Ｅ内のＭＮＯ
ＳＦＥＴ２０Ｅのドレインに接続されているビットライ
ンＢＬ２をＧＮＤに接地し、ＭＮＯＳＦＥＴ２０Ｅのソ
ースに接続されているビットラインＢＬ３に対して負荷
（図示せず）を介して第２の電圧Ｖpp(2) （例えば、２
Ｖ程度）を印加すると共に、他のワードラインＷＬ１，
ＷＬ３をＧＮＤに接地し、ビットラインＢＬ１，ＢＬ４
をオープン状態とする。
【００２４】このとき、メモリセル２１Ｅに情報が書き
込まれておれば、ＭＮＯＳＦＥＴ２０Ｅは非導通状態と
なり、メモリセル２１Ｅに情報が書き込まれていなけれ
ば、ＭＮＯＳＦＥＴ２０Ｅは導通状態となる。このＭＮ
ＯＳＦＥＴ２０Ｅの導通、非導通でビットラインＢＬ３
の電位が変わるので、ビットラインＢＬ３の電位を検出
することで、メモリセル２１Ｅに記憶されている情報が
読み出される。
込まれておれば、ＭＮＯＳＦＥＴ２０Ｅは非導通状態と
なり、メモリセル２１Ｅに情報が書き込まれていなけれ
ば、ＭＮＯＳＦＥＴ２０Ｅは導通状態となる。このＭＮ
ＯＳＦＥＴ２０Ｅの導通、非導通でビットラインＢＬ３
の電位が変わるので、ビットラインＢＬ３の電位を検出
することで、メモリセル２１Ｅに記憶されている情報が
読み出される。
【００２５】またこのとき、Ｖpp(2) を、書き込み時に
ソースにしたビットライン側に印加し、書き込み時にソ
ースにしたビットライン側をＧＮＤに接地すると、ＭＮ
ＯＳＦＥＴ２０のしきい値電圧Ｖthの変化を大きく取る
ことができ、読み出しの安定化を図ることができる。上
記不揮発性メモリの製造方法法について、図９ないし図
１８を参照しつつ工程順に説明する。図９は拡散層形成
後の状態を示す平面図、図１０は図９のＥ−Ｅ断面図で
ある。図１１はＬＯＣＯＳ酸化膜形成後の状態を示す平
面図、図１２は図１１のＧ−Ｇ断面図である。図１３は
トンネル酸化膜、トラップ膜およびゲート電極形成後の
状態を示す断面図である。図１４はゲート電極パターニ
ング後の状態を示す平面図、図１５は図１４のＨ−Ｈ断
面図、図１６は図１４のＩ−Ｉ断面図、図１７は図１４
のＪ−Ｊ断面図である。図１８は素子分離後の状態を示
す断面図である。
ソースにしたビットライン側に印加し、書き込み時にソ
ースにしたビットライン側をＧＮＤに接地すると、ＭＮ
ＯＳＦＥＴ２０のしきい値電圧Ｖthの変化を大きく取る
ことができ、読み出しの安定化を図ることができる。上
記不揮発性メモリの製造方法法について、図９ないし図
１８を参照しつつ工程順に説明する。図９は拡散層形成
後の状態を示す平面図、図１０は図９のＥ−Ｅ断面図で
ある。図１１はＬＯＣＯＳ酸化膜形成後の状態を示す平
面図、図１２は図１１のＧ−Ｇ断面図である。図１３は
トンネル酸化膜、トラップ膜およびゲート電極形成後の
状態を示す断面図である。図１４はゲート電極パターニ
ング後の状態を示す平面図、図１５は図１４のＨ−Ｈ断
面図、図１６は図１４のＩ−Ｉ断面図、図１７は図１４
のＪ−Ｊ断面図である。図１８は素子分離後の状態を示
す断面図である。
【００２６】図９、１０の工程においては、Ｎ型シリコ
ン基板３０に対して５０ｋｅＶでホウ素イオン等を２×
１０13ｃｍ-2程度打ち込んで、シリコン基板３０上にＰ
ウェル３１を形成する。そして、熱酸化法により、Ｐウ
ェル３１上に酸化シリコン膜４０を例えば５０ｎｍ程度
成長させ、さらにＬＰＣＶＤ(low pressure chemicalva
por deposition)法により、酸化シリコン膜４０上に窒
化シリコン膜４１を例えば１５０ｎｍ程度堆積させる。
その後、酸化シリコン膜４０をストライプ状にパターニ
ングし、この窒化シリコン膜４１をマスクとして、Ｐウ
ェル３１に対して１００ｋｅＶでヒ素イオン等を５×１
０15ｃｍ-2程度打ち込んで、Ｐウェル３１にチャネル領
域３２を挟んでソース領域およびドレイン領域となるＮ
+ 拡散層３３を形成する。
ン基板３０に対して５０ｋｅＶでホウ素イオン等を２×
１０13ｃｍ-2程度打ち込んで、シリコン基板３０上にＰ
ウェル３１を形成する。そして、熱酸化法により、Ｐウ
ェル３１上に酸化シリコン膜４０を例えば５０ｎｍ程度
成長させ、さらにＬＰＣＶＤ(low pressure chemicalva
por deposition)法により、酸化シリコン膜４０上に窒
化シリコン膜４１を例えば１５０ｎｍ程度堆積させる。
その後、酸化シリコン膜４０をストライプ状にパターニ
ングし、この窒化シリコン膜４１をマスクとして、Ｐウ
ェル３１に対して１００ｋｅＶでヒ素イオン等を５×１
０15ｃｍ-2程度打ち込んで、Ｐウェル３１にチャネル領
域３２を挟んでソース領域およびドレイン領域となるＮ
+ 拡散層３３を形成する。
【００２７】図１１、１２の工程においては、ウェット
雰囲気での水蒸気酸化により、拡散層３３の直上部の酸
化シリコン膜４０を例えば６００ｎｍ成長させてＬＯＣ
ＯＳ酸化膜３７を形成する。そして、ウェットエッチン
グにより、窒化シリコン膜４１、酸化シリコン膜４０を
除去する。なお、ウェットエッチングの際には、窒化シ
リコン膜４１に対してはホットリン酸、酸化シリコン膜
４０に対してはフッ酸を使用するのが好ましい。
雰囲気での水蒸気酸化により、拡散層３３の直上部の酸
化シリコン膜４０を例えば６００ｎｍ成長させてＬＯＣ
ＯＳ酸化膜３７を形成する。そして、ウェットエッチン
グにより、窒化シリコン膜４１、酸化シリコン膜４０を
除去する。なお、ウェットエッチングの際には、窒化シ
リコン膜４１に対してはホットリン酸、酸化シリコン膜
４０に対してはフッ酸を使用するのが好ましい。
【００２８】図１３の工程においては、図１１、１２の
工程で露出させたＰウェル３１の表面を再度酸化して、
チャネル領域３２上に、例えば膜厚１０ｎｍをもってト
ンネル酸化膜３４をＬＯＣＯＳ酸化膜３７に接続させて
形成する。次いで、窒化シリコンを例えば３０ｎｍ、ポ
リシリコンを例えば４００ｎｍ順次堆積させて、トラッ
プ膜３５、ゲート電極３６を形成する。なお、ポリシリ
コンには、抵抗をさげるためにリンをドープしておくの
が好ましい。
工程で露出させたＰウェル３１の表面を再度酸化して、
チャネル領域３２上に、例えば膜厚１０ｎｍをもってト
ンネル酸化膜３４をＬＯＣＯＳ酸化膜３７に接続させて
形成する。次いで、窒化シリコンを例えば３０ｎｍ、ポ
リシリコンを例えば４００ｎｍ順次堆積させて、トラッ
プ膜３５、ゲート電極３６を形成する。なお、ポリシリ
コンには、抵抗をさげるためにリンをドープしておくの
が好ましい。
【００２９】図１４ないし図１７の工程においては、ゲ
ート電極３６を、図１１、１２の工程で形成したＬＯＣ
ＯＳ酸化膜３７と直交させてストライプ状にパターニン
グする。図１８の工程においては、図１４ないし図１７
の工程でパターニングされたゲート電極３６と、ＬＯＣ
ＯＳ酸化膜３７とをマスクとして、図１４に示すアクテ
ィブ領域Ｙに、５０ｋｅＶでホウ素イオン等を２×１０
13ｃｍ-2打ち込んで分離Ｐ+ 層３８を形成し、素子分離
を行う。
ート電極３６を、図１１、１２の工程で形成したＬＯＣ
ＯＳ酸化膜３７と直交させてストライプ状にパターニン
グする。図１８の工程においては、図１４ないし図１７
の工程でパターニングされたゲート電極３６と、ＬＯＣ
ＯＳ酸化膜３７とをマスクとして、図１４に示すアクテ
ィブ領域Ｙに、５０ｋｅＶでホウ素イオン等を２×１０
13ｃｍ-2打ち込んで分離Ｐ+ 層３８を形成し、素子分離
を行う。
【００３０】その後、図示しないが、層間絶縁膜を堆積
させた後、メモリマトリクス周辺部から所定位置にコン
タクトホールを開口し、Ａｌ−Ｓｉ等の金属配線を行
う。次に、上記ＭＮＯＳＦＥＴ２０の動作原理につい
て、図７，８を参照しつつ説明する。図７はＭＮＯＳＦ
ＥＴの動作原理の説明図、図８は書き込み、消去による
ＭＮＯＳＦＥＴのしきい値電圧の変化を示す図である。
なお、図７中、３３ａはソース領域、３３ｂはドレイン
領域を示しており、図８においては縦軸にドレイン電流
ＩD 、横軸にゲート電圧ＶG をとっている。
させた後、メモリマトリクス周辺部から所定位置にコン
タクトホールを開口し、Ａｌ−Ｓｉ等の金属配線を行
う。次に、上記ＭＮＯＳＦＥＴ２０の動作原理につい
て、図７，８を参照しつつ説明する。図７はＭＮＯＳＦ
ＥＴの動作原理の説明図、図８は書き込み、消去による
ＭＮＯＳＦＥＴのしきい値電圧の変化を示す図である。
なお、図７中、３３ａはソース領域、３３ｂはドレイン
領域を示しており、図８においては縦軸にドレイン電流
ＩD 、横軸にゲート電圧ＶG をとっている。
【００３１】書き込みに際し、ゲート電極３６に高電圧
を印加すると、図７の如く、ドレイン領域３３ｂ付近に
ホットエレクトロンが発生し、このホットエレクトロン
がトンネル効果によりトンネル酸化膜３４をトンネリン
グしてトラップ膜３４に注入され蓄積される。そうする
と、ＭＮＯＳＦＥＴ２０は、しきい値電圧Ｖthを、図８
に示すＴ１のように＋方向にシフトさせる。
を印加すると、図７の如く、ドレイン領域３３ｂ付近に
ホットエレクトロンが発生し、このホットエレクトロン
がトンネル効果によりトンネル酸化膜３４をトンネリン
グしてトラップ膜３４に注入され蓄積される。そうする
と、ＭＮＯＳＦＥＴ２０は、しきい値電圧Ｖthを、図８
に示すＴ１のように＋方向にシフトさせる。
【００３２】一方、消去に際し、ゲート電極３６に書き
込み時と逆の電界を印加すると、ドレイン領域３３ｂ付
近にホールが発生し、このホールがトンネル効果により
トンネル酸化膜３４をトンネリングしてトラップ膜３４
に注入され蓄積される。そうすると、ＭＮＯＳＦＥＴ２
０は、しきい値電圧Ｖthを、図８に示すＴ２のように−
方向にシフトさせる。
込み時と逆の電界を印加すると、ドレイン領域３３ｂ付
近にホールが発生し、このホールがトンネル効果により
トンネル酸化膜３４をトンネリングしてトラップ膜３４
に注入され蓄積される。そうすると、ＭＮＯＳＦＥＴ２
０は、しきい値電圧Ｖthを、図８に示すＴ２のように−
方向にシフトさせる。
【００３３】このとき、しきい値電圧Ｖthの変動は、ド
レイン領域３３ｂの近傍のみであるので、ソース領域３
３ａ近傍およびチャネル領域３２の中央部を、ゲート電
圧Ｖ G が０Ｖのときには電流が流れないエンハンスメン
ト(enhancement) 形にすれば、ＭＮＯＳＦＥＴ２０が、
ゲート電圧ＶG が０Ｖのときでもソース−ドレイン間に
電流経路が形成され、ドレイン電流が流れるといった、
いわゆるデプレッショントランジスタ(depletion trans
istor)になることはない。
レイン領域３３ｂの近傍のみであるので、ソース領域３
３ａ近傍およびチャネル領域３２の中央部を、ゲート電
圧Ｖ G が０Ｖのときには電流が流れないエンハンスメン
ト(enhancement) 形にすれば、ＭＮＯＳＦＥＴ２０が、
ゲート電圧ＶG が０Ｖのときでもソース−ドレイン間に
電流経路が形成され、ドレイン電流が流れるといった、
いわゆるデプレッショントランジスタ(depletion trans
istor)になることはない。
【００３４】上記のように、不揮発性メモリ素子は、チ
ャネル領域３２上にトンネル酸化膜３４が形成され、ト
ンネル酸化膜３４上にトラップ膜３５が形成され、トラ
ップ膜３５上にゲート電極３６が形成されているので、
従来のようにフローティングゲートがなくても、トラッ
プ膜３５にて電荷を蓄積することができる。このよう
に、フローティングゲートを排除しても電荷を蓄積する
ことができるから、ＬＯＣＯＳ酸化膜３７によりワード
ライン−ビットライン間を絶縁するだけでよく、従来必
要であったフローティングゲートとコントロールゲート
とのオーバーラップ領域を無くして、素子の微細化を図
ることができる。また、構造が簡単となるばかりか、ゲ
ート形成するのに１プロセスで済むので、製造工程が簡
略化され、ひいては製造コストの低廉化にもつながる。
ャネル領域３２上にトンネル酸化膜３４が形成され、ト
ンネル酸化膜３４上にトラップ膜３５が形成され、トラ
ップ膜３５上にゲート電極３６が形成されているので、
従来のようにフローティングゲートがなくても、トラッ
プ膜３５にて電荷を蓄積することができる。このよう
に、フローティングゲートを排除しても電荷を蓄積する
ことができるから、ＬＯＣＯＳ酸化膜３７によりワード
ライン−ビットライン間を絶縁するだけでよく、従来必
要であったフローティングゲートとコントロールゲート
とのオーバーラップ領域を無くして、素子の微細化を図
ることができる。また、構造が簡単となるばかりか、ゲ
ート形成するのに１プロセスで済むので、製造工程が簡
略化され、ひいては製造コストの低廉化にもつながる。
【００３５】また、ソース領域およびドレイン領域とな
る拡散層３３直上部にＬＯＣＯＳ酸化膜３７を配置し
て、１素子当たりに占める拡散層３３の領域を減少させ
ることができ、素子の高集積化に貢献する。また、拡散
層３３の不純物濃度を濃くすることにより、ソース−ド
レイン間で電荷が発生しやすくなり、素子に占めるゲー
ト電極３６の容量を小さくしても、情報の記憶に必要な
充分な電荷を発生させることができる。これに伴い、チ
ャネル領域３２を小さくでき、さらなる素子の高集積化
に寄与する。
る拡散層３３直上部にＬＯＣＯＳ酸化膜３７を配置し
て、１素子当たりに占める拡散層３３の領域を減少させ
ることができ、素子の高集積化に貢献する。また、拡散
層３３の不純物濃度を濃くすることにより、ソース−ド
レイン間で電荷が発生しやすくなり、素子に占めるゲー
ト電極３６の容量を小さくしても、情報の記憶に必要な
充分な電荷を発生させることができる。これに伴い、チ
ャネル領域３２を小さくでき、さらなる素子の高集積化
に寄与する。
【００３６】次に、本発明の第２実施例を図１９ないし
図２９に基づいて詳述する。本実施例の不揮発性メモリ
の構造について、図１９を参照しつつ説明する。図１９
は本発明第２実施例の不揮発性メモリの要部拡大断面図
である。本実施例の不揮発性メモリは、図１９の如く、
トラップ膜３５上に第１のゲート電極５０が形成され、
トラップ膜３５上に、ワードラインに沿った各メモリセ
ルで共有される第２のゲート電極５１が形成され、第１
のゲート電極５０と第２のゲート電極５１との間には、
酸化シリコンからなる層間絶縁膜５３が介在されてい
る。その他の構成は、第１実施例とほぼ同様である。
図２９に基づいて詳述する。本実施例の不揮発性メモリ
の構造について、図１９を参照しつつ説明する。図１９
は本発明第２実施例の不揮発性メモリの要部拡大断面図
である。本実施例の不揮発性メモリは、図１９の如く、
トラップ膜３５上に第１のゲート電極５０が形成され、
トラップ膜３５上に、ワードラインに沿った各メモリセ
ルで共有される第２のゲート電極５１が形成され、第１
のゲート電極５０と第２のゲート電極５１との間には、
酸化シリコンからなる層間絶縁膜５３が介在されてい
る。その他の構成は、第１実施例とほぼ同様である。
【００３７】上記不揮発性メモリの製造方法について、
図２０ないし図２９を参照しつつ工程順に説明する。図
２０はＬＯＣＯＳ酸化膜形成後の状態を示す平面図、図
２１は図２０のＫ−Ｋ断面図である。図２２はトラップ
膜および第１のゲート電極形成後の状態を示す平面図、
図２３は図２１のＬ−Ｌ断面図、図２４は図２１のＭ−
Ｍ断面図、図２５は図２１のＮ−Ｎ断面図である。図２
６、２７は拡散層形成後の状態を示す断面図であって、
図２６は図２１のＬ−Ｌ断面図、図２７は図２１のＭ−
Ｍ断面図である。図２８は層間絶縁膜および第２の電極
形成後の状態を示す平面図、図２９は図２８のＯ−Ｏ断
面図である。
図２０ないし図２９を参照しつつ工程順に説明する。図
２０はＬＯＣＯＳ酸化膜形成後の状態を示す平面図、図
２１は図２０のＫ−Ｋ断面図である。図２２はトラップ
膜および第１のゲート電極形成後の状態を示す平面図、
図２３は図２１のＬ−Ｌ断面図、図２４は図２１のＭ−
Ｍ断面図、図２５は図２１のＮ−Ｎ断面図である。図２
６、２７は拡散層形成後の状態を示す断面図であって、
図２６は図２１のＬ−Ｌ断面図、図２７は図２１のＭ−
Ｍ断面図である。図２８は層間絶縁膜および第２の電極
形成後の状態を示す平面図、図２９は図２８のＯ−Ｏ断
面図である。
【００３８】図２０、２１の工程においては、Ｎ型シリ
コン基板３０上にＰウェル３１を形成した後、ＬＯＣＯ
Ｓ酸化膜３７を島状に形成する。図２２ないし図２５の
工程においては、全面にトンネル酸化膜３４、トラップ
膜３５を順次積層した後、列毎に隣合うＬＯＣＯＳ酸化
３７間に第１のゲート電極５０を形成する。
コン基板３０上にＰウェル３１を形成した後、ＬＯＣＯ
Ｓ酸化膜３７を島状に形成する。図２２ないし図２５の
工程においては、全面にトンネル酸化膜３４、トラップ
膜３５を順次積層した後、列毎に隣合うＬＯＣＯＳ酸化
３７間に第１のゲート電極５０を形成する。
【００３９】図２６、２７の工程においては、Ｐウェル
３１の所定のアクティブ領域にヒ素イオン等を打ち込ん
で、チャネル領域を挟んでソース領域およびドレイン領
域となるＮ+ 型拡散層３３を形成する。図２８、２９の
工程においては、全面に層間絶縁膜５３を積層し、各第
１のゲート電極５０上にコンタクトホールを設ける。そ
して、コンタクトホールを通じて第１のゲート電極５０
と接続するよう、ワードラインに沿って第２のゲート電
極５１をストライプ状に形成する。
３１の所定のアクティブ領域にヒ素イオン等を打ち込ん
で、チャネル領域を挟んでソース領域およびドレイン領
域となるＮ+ 型拡散層３３を形成する。図２８、２９の
工程においては、全面に層間絶縁膜５３を積層し、各第
１のゲート電極５０上にコンタクトホールを設ける。そ
して、コンタクトホールを通じて第１のゲート電極５０
と接続するよう、ワードラインに沿って第２のゲート電
極５１をストライプ状に形成する。
【００４０】上記不揮発性メモリにあっても、第１実施
例と同様の作用、効果を得ることができる。なお、本発
明は上記実施例に限定されるものではなく、本発明の範
囲内で多くの修正および変更を加え得ることは勿論であ
る。上記実施例においては、チャネル領域上にＮＯ( ni
tride-oxide)構造を有する例について記載したが、トン
ネル酸化膜を排除して、チャネル領域上にＯＮＯ(oxide
-nitride-oxide) 構造を有する構成としてもよい。
例と同様の作用、効果を得ることができる。なお、本発
明は上記実施例に限定されるものではなく、本発明の範
囲内で多くの修正および変更を加え得ることは勿論であ
る。上記実施例においては、チャネル領域上にＮＯ( ni
tride-oxide)構造を有する例について記載したが、トン
ネル酸化膜を排除して、チャネル領域上にＯＮＯ(oxide
-nitride-oxide) 構造を有する構成としてもよい。
【００４１】
【発明の効果】以上の説明から明らかな通り、本発明に
よると、電荷蓄積膜にて電荷を蓄積することができるか
ら、選択酸化膜によりワードライン−ビットライン間を
絶縁するだけでよく、従来必要であったフローティング
ゲートとコントロールゲートとのオーバーラップ領域を
無くして、素子の微細化を図ることができる。また、構
造が簡単となるばかりか、ゲート形成するのに１プロセ
スで済むので、製造工程が簡略化され、ひいては製造コ
ストの低廉化にもつながる。
よると、電荷蓄積膜にて電荷を蓄積することができるか
ら、選択酸化膜によりワードライン−ビットライン間を
絶縁するだけでよく、従来必要であったフローティング
ゲートとコントロールゲートとのオーバーラップ領域を
無くして、素子の微細化を図ることができる。また、構
造が簡単となるばかりか、ゲート形成するのに１プロセ
スで済むので、製造工程が簡略化され、ひいては製造コ
ストの低廉化にもつながる。
【図１】本発明第１実施例に係る不揮発性記憶装置の一
部を示す平面図である。
部を示す平面図である。
【図２】図１のＡ−Ａ断面図である。
【図３】図１のＢ−Ｂ断面図である。
【図４】図１のＣ−Ｃ断面図である。
【図５】図１のＤ−Ｄ断面図である。
【図６】不揮発性記憶装置の等価回路図である。
【図７】不揮発性記憶素子の動作原理の説明図である。
【図８】書き込み、消去による不揮発性記憶素子のしき
い値電圧の変化を示す図である。
い値電圧の変化を示す図である。
【図９】拡散層形成後の状態を示す平面図である。
【図１０】図９のＥ−Ｅ断面図である。
【図１１】選択酸化膜形成後の状態を示す平面図であ
る。
る。
【図１２】図１１のＧ−Ｇ断面図である。
【図１３】トンネル酸化膜、トラップ膜およびゲート電
極形成後の状態を示す断面図である。
極形成後の状態を示す断面図である。
【図１４】ゲート電極パターニング後の状態を示す平面
図である。
図である。
【図１５】図１４のＨ−Ｈ断面図である。
【図１６】図１４のＩ−Ｉ断面図である。
【図１７】図１４のＪ−Ｊ断面図である。
【図１８】素子分離後の状態を示す断面図である。
【図１９】本発明第２実施例の不揮発性メモリの要部拡
大断面図である。
大断面図である。
【図２０】選択酸化膜形成後の状態を示す平面図であ
る。
る。
【図２１】図２０のＫ−Ｋ断面図である。
【図２２】トラップ膜および第１のゲート電極形成後の
状態を示す平面図である。
状態を示す平面図である。
【図２３】図２２のＬ−Ｌ断面図である。
【図２４】図２２のＭ−Ｍ断面図である。
【図２５】図２２のＮ−Ｎ断面図である。
【図２６】拡散層形成後の状態を示す図２２のＬ−Ｌ断
面図である。
面図である。
【図２７】拡散層形成後の状態を示す図２２のＭ−Ｍ断
面図である。
面図である。
【図２８】層間絶縁膜および第２の電極形成後の状態を
示す平面図である。
示す平面図である。
【図２９】素子分離後の状態を示す図２８のＯ−Ｏ断面
図である。
図である。
【図３０】従来の不揮発性記憶素子の原理的構成を示す
図である。
図である。
【図３１】図３０の不揮発性記憶素子を利用した不揮発
性記憶装置の等価回路図である。
性記憶装置の等価回路図である。
【図３２】同じくその斜視断面図である。
２０，２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ，２０Ｅ，２０
Ｆ，２０Ｇ，２０Ｈ，２０Ｉ ＭＮＯＳＦＥＴ ３０ シリコン基板 ３２ チャネル領域 ３３ 拡散層 ３３ａ ソース領域 ３３ｂ ドレイン領域 ３４ トンネル酸化膜 ３５ トラップ膜 ３６ ゲート電極 ３７ ＬＯＣＯＳ酸化膜 ５０ 第１のゲート電極 ５１ 第２のゲート電極
Ｆ，２０Ｇ，２０Ｈ，２０Ｉ ＭＮＯＳＦＥＴ ３０ シリコン基板 ３２ チャネル領域 ３３ 拡散層 ３３ａ ソース領域 ３３ｂ ドレイン領域 ３４ トンネル酸化膜 ３５ トラップ膜 ３６ ゲート電極 ３７ ＬＯＣＯＳ酸化膜 ５０ 第１のゲート電極 ５１ 第２のゲート電極
Claims (1)
- 【請求項１】半導体基板に、チャネル領域と、チャネル
領域を挟んでソース領域およびドレイン領域となる拡散
層とが形成され、チャネル領域上に電荷を蓄積する電荷
蓄積膜が形成され、電荷蓄積膜上にゲート電極が形成さ
れ、チャネル領域とドレイン領域との境界付近で発生す
る電荷を電荷蓄積膜に注入蓄積することにより情報を記
憶する不揮発性記憶素子が、複数個アレー状に配列され
ており、 上記ゲート電極にワードラインが接続され、 上記ソース領域およびドレイン領域となる拡散層に、ワ
ードラインと直交するかたちでビットラインが接続さ
れ、 上記ワードラインとビットラインとの間に、当該両者間
を絶縁する酸化膜が介在されていることを特徴とする不
揮発性記憶装置。
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|---|---|---|---|
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