JPH05327472A

JPH05327472A - 半導体集積回路装置

Info

Publication number: JPH05327472A
Application number: JP4148377A
Authority: JP
Inventors: Keiichi Higeta; 恵一日下田; Satoru Isomura; 悟磯村; Kazuyasu Akimoto; 一泰秋元
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-05-15
Filing date: 1992-05-15
Publication date: 1993-12-10
Also published as: US5428312A; KR930024160A

Abstract

(57)【要約】【目的】高速化と動作の安定化を実現した半導体集積
回路装置を提供する。【構成】入力信号に対応した電流スイッチ回路の出力
信号を受けて動作電源電圧に出力電流を流すような出力
回路を用いた回路を含み、上記電流スイッチ回路の動作
電流を流す定電流素子に抵抗素子を介して定電圧を伝え
るとともに、定電流素子の入力と動作電源電圧との間に
設けられたキャパシタを設けて時定数回路を構成し、そ
の時定数を上記出力回路の出力信号の周期より長く設定
する。【効果】動作電源電圧に出力電流を流すような出力回
路を用いることにより大きな駆動電流と信号振幅を得る
ことができるとともに、出力回路に流れる電流により動
作電源電圧に発生するノイズ成分に対して、定電流素子
の入力側に設けられた時定数回路により定電圧素子に与
えられる定電圧を安定化させることができるから、電流
スイッチ回路により形成される小振幅のレベルマージン
を確保することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路装置
に関し、ＥＣＬ（エミッタ・カップルド・ロジック）回
路との互換性を持つ、いわゆるＥＣＬインターフェイス
のバイポーラ−ＣＭＯＳ（相補型ＭＯＳ）構成のスタテ
ィック型ＲＡＭ（ランダム・アクセス・メモリ）に利用
して有効な技術に関するものである。

【０００２】

【従来の技術】メモリセルをＣＭＯＳ回路により構成
し、高集積化と低消費電力化を図りつつ、入出力回路に
ＥＣＬ回路を用いたバイポーラ−ＣＭＯＳ構成のスタテ
ィック型ＲＡＭがある。バイポーラ−ＣＭＯＳ構成のス
タティック型ＲＡＭの例として、例えば、１９８９年、
アイ・エス・エス・シー・シーダイジェストオブ
テクニカルペーパーズ、第３８頁から第４０頁（１９
８９ＩＳＳＣＣ DIGESTOF TECHNICAL PAPERS pp.38
-40)において論じられている。また、ＥＣＬ回路におけ
るスイッチングノイズ対策に関しては、特開昭６０−９
０４２８号公報がある。

【０００３】

【発明が解決しようとする課題】ＥＣＬ回路にあって
は、動作電源電圧ＶＥＥに対しては定電流源を介して電
流スイッチ回路が接続されるため、理論的には電源電圧
ＶＥＥにスイッチングノイズが乗ることはない。このた
め、従来のＥＣＬ回路におけるスイッチングノイズ対策
としては、専ら上記公報のように基準電圧や回路接地電
位に対して向けられていた。

【０００４】本願発明者等においては、バイポーラ−Ｃ
ＭＯＳ構成のスタティック型ＲＡＭの高速化のために、
ＥＣＬ回路の出力部にアクティブプルダウン回路を設け
て、大きな駆動電流と出力振幅の出力信号を形成するこ
とを考えた。このような出力回路を用いた場合には、電
源電圧ＶＥＥにも出力信号の変化に対応した電流が流れ
ることになる。半導体集積回路内に形成される内部配線
や外部リードとの接続を行うボンディング用のワイヤー
は、分布抵抗及びインダクタンス成分を寄生的に含むも
のである。このため、上記のように電源電圧線路側にも
スイッチング電流が流れると、それに対応して定電流ト
ランジスタのエミッタと電源電圧ＶＥＥとの間の電位が
変化することになる。定電流トランジスタのベースに供
給される定電圧は、上記電流スイッチ回路や出力回路と
は離れた箇所に設けられた定電圧発生回路により形成さ
れる。それ故、上記電源線路において発生するノイズに
対応した電流が定電流トランジスタに流れてしまうこと
になる。本願発明者にあっては、上記のようなＥＣＬ回
路の出力部にアクティブプルダウン回路等を設けるよう
にすると、そこに流れるスイッチング電流が原因となっ
て小信号振幅のＥＣＬ信号のレベルマージンを大幅に低
下させてしまうことに気が付いた。

【０００５】この発明の目的は、高速化と動作の安定化
を実現した半導体集積回路装置を提供することにある。
この発明の他の目的は、高速化及び安定化を実現したバ
イポーラ−ＣＭＯＳ構成のスタティック型ＲＡＭを含む
半導体集積回路装置を提供することにある。この発明の
前記ならびにそのほかの目的と新規な特徴は、本明細書
の記述および添付図面から明らかになるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、入力信号に対応した電流ス
イッチ回路の出力信号を受けて動作電源電圧に出力電流
を流すような出力回路を用いた回路を含み、上記電流ス
イッチ回路の動作電流を流す定電流素子に抵抗素子を介
して定電圧を伝えるとともに、定電流素子の入力と動作
電源電圧との間にキャパシタを設けて時定数回路を構成
し、その時定数を上記出力回路の出力信号の周期より長
く設定する。

【０００７】

【作用】上記した手段によれば、動作電源電圧に出力電
流を流すような出力回路を用いることにより大きな駆動
電流と信号振幅を得ることができるとともに、出力回路
に流れる電流により動作電源電圧に発生するノイズ成分
に対して、定電流素子の入力側に設けられた時定数回路
により出力電流よる電源ノイズ等を吸収して定電圧素子
に与えられる定電圧を安定化させることができるから、
電流スイッチ回路により形成される小振幅のレベルマー
ジンを確保することができる。

【０００８】

【実施例】図１には、この発明に係るＥＣＬ回路の一実
施例の回路図が示されている。同図の回路素子は、公知
の半導体集積回路の製造技術により、単結晶シリコンの
ような１個の半導体基板上において形成される。

【０００９】この実施例のＥＣＬ回路は、比較的大きな
負荷を高速にしかも比較的大きな信号振幅により駆動す
るため、差動トランジスタＴ１，Ｔ２のコレクタに設け
られる負荷抵抗は、Ｒ１１，Ｒ１２及びＲ２１，Ｒ２２
のように直列抵抗回路から構成される。抵抗Ｒ２１とＲ
２２の接続点から得られる出力信号は、エミッタフォロ
ワ出力トランジスタＴ４のベースに供給される。このト
ランジスタＴ４のエミッタには、アクティブプルダウン
回路を構成するＰＮＰトランジスタＴ６が設けられる。
このトランジスタＴ６のコレクタは、回路の電源電圧Ｖ
ＥＥに接続される。上記トランジスタＴ６をトランジス
タＴ４と相補的に動作させて、低消費電流のもとで出力
端子ＯＵＴ１から大きな駆動電流を得るようにするため
に次のような回路が設けられる。

【００１０】上記差動トランジスタＴ２のコレクタ出力
は、エミッタフォロワ出力トランジスタＴ５のベースに
供給される。このトランジスタＴ５のエミッタ出力は、
レベルシフト用ダイオードＤ１を介して上記トランジス
タＴ６のベースに供給される。特に制限されないが、上
記ダイオードＤ１と電源電圧ＶＥＥとの間には、負荷抵
抗Ｒ４が設けられる。

【００１１】一方の差動トランジスタＴ１のベースに供
給される入力信号ＩＮが、他方の差動トランジスタＴ２
のベースに供給される基準電圧ＶＢＢに対してハイレベ
ルのときは差動トランジスタＴ１がオン状態にされ、差
動トランジスタＴ２がオフ状態にされる。これにより、
定電圧ＶＣＳがベースに供給されるトランジスタＴ３と
エミッタ抵抗Ｒ３からなる定電流源により形成された定
電流は、トランジスタＴ１側に流れる。

【００１２】このように入力信号ＩＮがハイレベルのと
きには、差動トランジスタＴ２には定電流が流れないか
ら、エミッタフォロワトランジスタ出力トランジスタＴ
４とＴ５のベースには、共に回路の接地電位のようなハ
イレベルが伝えられる。これにより、トランジスタＴ６
のベースとエミッタ間には、レベルシフトダイオードＤ
１により形成されたバイアス電圧しか供給されないか
ら、トランジスタＴ６には微小電流しか流れず、トラン
ジスタＴ４のエミッタから出力される電流の大半が出力
端子ＯＵＴ１に接続される負荷を駆動するために用いら
れる。このため、比較的大きな負荷を持つ場合でも出力
端子ＯＵＴ１の出力信号を高速にロウレベルからハイレ
ベルに立ち上がらせることができる。

【００１３】一方の差動トランジスタＴ１のベースに供
給される入力信号ＩＮが、上記のようなハイレベルから
ロウレベルに変化して他方の差動トランジスタＴ２のベ
ースに供給される基準電圧ＶＢＢより低くされると、差
動トランジスタＴ１がオフ状態に、差動トランジスタＴ
２が変わってオン状態に切り換えられる。これにより、
定電流トランジスタＴ３により形成される定電流の電流
切り換えが行われる。差動トランジスタＴ２のオン状態
に対応してコレクタ負荷抵抗Ｒ２１，Ｒ２２に電流が流
れて、エミッタフォロワ出力トランジスタＴ４のベース
電位に対してエミッタフォロワ出力トランジスタＴ５の
ベース電位は、抵抗Ｒ２２における電圧降下分だけレベ
ルが低下した電位にされる。この電位差は、ＰＮＰトラ
ンジスタＴ６のベース，エミッタ間に供給されるので、
上記の電流切り換え動作に対応してＰＮＰトランジスタ
Ｔ６のベースに流れる電流が増加する。したがって、こ
のような入力信号ＩＮのハイレベルからロウレベルへの
変化に対応してトランジスタＴ６のコレクタに流れる電
流がベース電流の増加に対応して増大し、比較的大きな
負荷を持つ場合でも出力端子ＯＵＴ１の出力信号を高速
にハイレベルからロウレベルに立ち下がらせることがで
きる。

【００１４】このようなアクティブプルダウン回路を設
けた場合には、可変インピーダンス負荷としてのトラン
ジスタＴ６に流れる電流ｉｏは、電源電圧線ＶＥＥに流
れることになる。この電源電圧線ＶＥＥにおける寄生的
な分布抵抗ｒや図示しないインダクタンス成分により、
上記定電流トランジスタＴ３のエミッタ側の電位が変化
してしまう。これに対して、上記分布抵抗ｒやインダス
タンス成分を介して図示しない離れた箇所に配置され、
そこでの動作電圧ＶＥＥを受けて定電圧ＶＣＳを形成す
る定電圧回路では、上記分布抵抗ｒやインダクタンス成
分によるノイズに影響されないほぼ一定電位ＶＣＳを形
成する。それ故、トランジスタＴ３のベースとエミッタ
間に、上記分布抵抗ｒやインダクタンス成分と出力電流
ｉｏとで生じるノイズ成分が印加されることになる。こ
の結果、定電流トランジスタＴ３がベース接地でエミッ
タ入力の増幅素子として作用し、差動トランジスタＴ
１，Ｔ２も同様にベース接地エミッタ入力の増幅回路と
して作用するため、ＥＣＬ出力信号に比較的大きなノイ
ズを重畳させることになる。

【００１５】この実施例では、定電流トランジスタＴ３
のベースには、抵抗Ｒ５を介して定電圧ＶＣＳを供給
し、トランジスタＴ３のベースと電源電圧ＶＥＥとの間
にはキャパシタＣ１を設ける。このキャパシタＣ１と抵
抗Ｒ５により時定数回路を構成し、定電流トランジスタ
Ｔ３のベース，エミッタ間電圧を保持させて電源ノイズ
の影響を排除する。このため、上記キャパシタＣ１と抵
抗Ｒ５の時定数は、上記出力端子ＯＵＴから出力される
出力信号の周期に対して十分大きく設定される。例え
ば、ＥＣＬ回路がクロックパルスにより動作するディジ
タル回路に用いられる場合には、そのクロックパルスの
周期に対して大きな時定数を持つような抵抗Ｒ５とキャ
パシタＣ１が用いられる。

【００１６】上記のような比較的大きな負荷を高速にし
かも比較的大きな信号振幅により駆動する回路と近接し
て、トランジスタＴ７〜Ｔ１０及び抵抗Ｒ１，Ｒ２及び
Ｒ６とＲ７からなる通常のＥＣＬ回路が設けられると、
このＥＣＬ回路にあっても、上記出力電流ｉｏの影響を
受けて出力端子ＯＵＴ２に大きなノイズを重畳させる。
したがって、出力端子ＯＵＴ２に前述のような通常のＥ
ＣＬ回路が次段回路として結合されている場合におい
て、出力端子ＯＵＴ２から出力されるべきハイレベルの
出力信号に前記理由によりノイズが重畳され、ノイズの
重畳された出力信号のロウレベルが次段回路（通常のＥ
ＣＬ回路）の基準電圧ＶＢＢの値以下とされると、次段
回路は本来ハイレベルとして判定すべき出力端子ＯＵＴ
２の信号をロウレベルと判定してしまうので、全体とし
て半導体集積回路装置は誤動作してしまうことになる。

【００１７】そこで、このようなＥＣＬ回路にあって
も、上記時定数回路を共通に用いて定電圧ＶＣＳを定電
流トランジスタＴ９に供給する。これにより、時定数回
路は、１つの機能ブロックあるいは回路ユニット等を単
位として１つ設ければよいから、回路素子数を実質的に
多くすることなく、前記のような大きな負荷を高速に駆
動しつつ、回路の安定化を図ることができる。なお、上
記のような通常のＥＣＬ回路は、出力端子ＯＵＴ２のよ
うに半導体集積回路装置の外部へ出力信号を送出させる
もの他、例えば同図の比較的大きな負荷を高速にしかも
比較的大きな信号振幅により駆動する回路の入力信号Ｉ
Ｎを形成するもの等であってもよいことはいうまでもな
い。

【００１８】図２には、この発明にＥＣＬ回路の他の一
実施例の回路図が示されている。同図の回路素子は、公
知のバイポーラ−ＣＭＯＳ半導体集積回路の製造技術に
より、単結晶シリコンのような１個の半導体基板上にお
いて形成される。

【００１９】この実施例のＥＣＬ回路は、定電流源とし
てＮチャンネル型ＭＯＳＦＥＴＱ１を用いている。この
ＭＯＳＦＥＴＱ１のゲートには、後述するようなバイア
ス回路により形成された定電圧ＶＩＥが供給されること
によって、定電流源として動作する。また、エミッタフ
ォロワ出力回路には、可変インピーダンスＺが負荷とし
て設けられる。この可変インピーダンス負荷は、前記の
ように出力信号がハイレベルのときには大きなインピー
ダンスを持ち、出力信号がロウレベルのときには小さな
インピーダンスを持つように変化されるアクティブプル
ダウン回路である。その具体的構成は、前記図１に示し
たもの他、同様な技術思想に基づいて構成される。

【００２０】前記同様に、上記可変インピーダンスＺに
流れる電流ｉｏにより電源電圧ＶＥＥに発生するノイズ
の影響を排除するために、定電流源としてのＭＯＳＦＥ
ＴＱ１のゲートには、抵抗Ｒ５を介して定電圧ＶＩＥが
供給される。また、ＭＯＳＦＥＴＱ１のゲートとソース
（ＶＥＥ）との間には、キャパシタＣ１が設けられる。
この実施例のように定電流源としてＭＯＳＦＥＴを用い
た場合には、その入力インピーダンスが無限大であるこ
とから抵抗Ｒ５の抵抗値を大きく形成することができ
る。そして、ＭＯＳＦＥＴＱ１そのものがゲート容量を
持つため、小さな容量値のキャパシタＣ１を用いて十分
大きな時定数を得ることができる。このような理由によ
り、半導体集積回路装置がバイポーラ−ＣＭＯＳ技術に
より構成される場合おいては、ＥＣＬの定電流源はＭＯ
ＳＦＥＴにより構成することが望ましい。

【００２１】上記のような比較的大きな負荷を高速にし
かも比較的大きな信号振幅により駆動する回路と近接し
て、トランジスタＴ３〜Ｔ５とＭＯＳＦＥＴＱ２及び抵
抗Ｒ３〜Ｒ６からなる通常のＥＣＬ回路回路が設けられ
ると、このＥＣＬ回路にあっても、上記可変インピーダ
ンス回路Ｚを通して電源線ＶＥＥに流れ込む出力電流ｉ
ｏの影響を受けて出力端子ＯＵＴ２に大きなノイズを重
畳させる。したがって、出力端子ＯＵＴ２に前述のよう
な通常のＥＣＬ回路が次段回路として結合されている場
合において、出力端子ＯＵＴ２から出力されるべきハイ
レベルの出力信号に前記理由によりノイズが重畳され、
ノイズの重畳された出力信号のロウレベルが次段回路
（通常のＥＣＬ回路）の基準電圧ＶＢＢの値以下とされ
ると、次段回路は本来ハイレベルとして判定すべき出力
端子ＯＵＴ２の信号をロウレベルと判定してしまうの
で、全体として半導体集積回路装置は誤動作してしまう
ことになる。

【００２２】そこで、このようなＥＣＬ回路にあって
も、上記時定数回路を共通に用いて定電圧ＶＩＥを定電
流ＭＯＳＦＥＴＱ２に供給する。これにより、前記同様
に時定数回路は、１つの機能ブロックあるいは回路ユニ
ット等を単位として１つ設ければよく、しかも抵抗Ｒ５
の抵抗値を十分大きく設定できることとＭＯＳＦＥＴＱ
２のゲート容量を活用できることから、時定数回路の実
質的な占有面積を小さくできる。なお、上記のような通
常のＥＣＬ回路は、出力端子ＯＵＴ２のように半導体集
積回路装置の外部へ出力信号を送出させるもの他、例え
ば同図の比較的大きな負荷を高速にしかも比較的大きな
信号振幅により駆動する回路の入力信号ＩＮを形成する
もの等であってもよいことはいうまでもない。

【００２３】図３には、上記図１の実施例回路における
定電流源を構成するトランジスタＴ３とエミッタ抵抗Ｒ
３及び時定数回路を構成する抵抗Ｒ５とキャパシタＣ１
の一実施例の素子構造断面図が示されている。

【００２４】トランジスタＴ３は、シリコン酸化膜Ｓｉ
Ｏ₂により分離された領域内に形成される。上記シリコ
ン酸化膜ＳｉＯ₂の下側にはＰ⁺層が形成されている。
トランジスタＴ３のコレクタＣを構成するＮ型半導体領
域Ｎ⁺ＢＬ及びＮ⁺はアルミニュウムＡｌ等の配線によ
りコレクタ出力配線に接続される。トランジスタＴ３の
ベースＢを構成するＰ⁺層は、１層目のポリシリコンＦ
ＰＳにより導き出され、層間絶縁膜ＳｉＯ₂に形成され
たコンタクトホールを介してアルミニュウム配線Ｂに接
続される。この配線は層間絶縁膜上をそのまま延びて、
フィールド絶縁膜ＬＯＣＯＳ上に形成された１層目ポリ
シリコンＦＰＳにより構成されるキャパシタＣ１の一方
の電極側に接続される。この１層目ポリシリコンＦＰＳ
と２層目ポリシリコンＳＰＳとの間に薄い厚さの絶縁膜
を形成し、それを誘電体として用いることより、小さな
占有面積により比較的大きな容量値を持つキャパシタＣ
１が構成される。キャパシタＣ１の他方の電極を構成す
る２層目ポリシリコン層ＳＰＳは、アルミニュウム等か
らなる配線より電源電圧ＶＥＥが与えられる。

【００２５】上記電源電圧ＶＥＥが与えられる配線は、
１層目ポリシリコンＦＰＳにより構成される抵抗Ｒ３の
一端に接続される。この抵抗Ｒ３の他端は、同図では接
続関係のみを示す実線Ｌ１によりトランジスタＴ３のエ
ミッタＥに接続されるアルミニュウム層に接続される。
このエミッタＥに接続されるアルミニュウム層は、２層
目ポリシリコンＳＰＳを介してＮ⁺層に接続される。上
記のような１層目ポリシリコン層と２層目ポリシリコン
層の間には、層間絶縁膜としてのＳｉＯ₂膜が設けられ
る。また、１層目ポリシリコンＦＰＳにより時定数回路
を構成する抵抗Ｒ５が形成される。この抵抗Ｒ５の一端
は、定電圧ＶＣＳが供給され、他端は同図おいて接続関
係のみを示す実線Ｌ２によりトランジスタＴ３のベース
Ｂに接続される。上記実線Ｌ１，Ｌ２は、特に制限され
ないが、アルミニュウム層により形成される。上記配線
手段としてのアルミニュウム層は、タングステン層等の
ような他の金属配線手段より構成されてもよい。

【００２６】図４には、上記図２の実施例回路における
定電流源を構成するＭＯＳＦＥＴＱ１び時定数回路を構
成する抵抗Ｒ５とキャパシタＣ１の一実施例の素子構造
断面図が示されている。

【００２７】Ｐ^-型基板（Ｐ^-ＳＵＢ）の上にはＰ⁺層
が形成される。このＰ⁺層のうち、ＭＯＳＦＥＴＱ１が
形成される部分にはＰ^-型のウェル領域が形成され、こ
こにソースとドレインを構成するＮ⁺型拡散層が形成さ
れる。このソースとドレインにより挟まれたウェル領域
の表面には薄いゲート酸化膜を介してゲート電極が形成
される。このゲート電極は、特に制限されないが、１層
目ポリシリコン層から構成される。

【００２８】キャパシタＣ１と抵抗Ｒ５は、前記図３の
実施例と同様にフィールド絶縁膜ＬＯＣＯＳ上に形成さ
れる。すなわち、ソースＳに接続されたアルミニュウム
層からなる配線は、層間絶縁膜上をそのまま延びて、フ
ィールド絶縁膜ＬＯＣＯＳ上に形成された１層目ポリシ
リコンＦＰＳにより構成されるキャパシタＣ１の一方の
電極側に接続される。この１層目ポリシリコンＦＰＳと
２層目ポリシリコンＳＰＳとの間に薄い厚さの絶縁膜を
形成し、それを誘電体として用いてキャパシタＣ１が構
成される。これにより、小さな占有面積により比較的大
きな容量値を持つキャパシタＣ１を形成することができ
る。

【００２９】キャパシタＣ１の他方の電極を構成する２
層目ポリシリコン層ＳＰＳは、アルミニュウム配線によ
り２層目ポリシリコンＳＰＳからなる抵抗Ｒ５の一端に
接続される。この抵抗Ｒ５の他端側には、アルミニュウ
ム配線を介して定電圧ＶＩＥが供給される。なお、フィ
ールド絶縁膜ＬＯＣＯＳが形成されている部分には、ア
ルミニュウム配線により電源電圧ＶＥＥが供給される。
この電圧ＶＥＥは上記Ｐ⁺層を介してウェル領域に伝え
られ、ウェル領域に対するバイアスを与える。抵抗Ｒ５
とキャパシタＣ１を接続させるアルミュウム配線は、そ
のまま延びてＭＯＳＦＥＴＱ１のゲートＧと接続され
る。同図では、上記ゲート電極との接続のみであるので
図３のような接続関係を示す実線は省略されている。配
線手段としてのアルミニュウム層は、タングステン層等
のような他の金属配線手段より構成されてもよい。

【００３０】図５ないし図９は、この発明が適用された
バイポーラ−ＣＭＯＳ構成のスタティック型ＲＡＭの一
実施例の回路図が示されている。これらの各回路におい
て各回路素子に付された回路記号が一部重複している
が、それぞれは別個の回路機能を実現するものであると
理解されたい。このことは、前記図１及び図２の回路図
においても同様である。

【００３１】図５には、上記スタティック型ＲＡＭにお
ける入力バッファとプリデコーダ回路の一実施例が示さ
れている。この実施例では、２ビットのアドレス信号Ａ
０，Ａ１に対応した入力バッファと、その相補出力信号
を受けてレベルシフトを行うとともに４通りのプリデコ
ード信号ＸＤ１０〜ＸＤ１３を形成するプリデコード回
路が例示的に示されている。上記入力バッファは、ＥＣ
Ｌレベルのアドレス信号Ａ０，Ａ１に対応したＥＣＬ回
路から構成される。これらの入力バッファは、ＥＣＬレ
ベルのアドレス信号Ａ０，Ａ１を受けて、上記アドレス
信号Ａ０，Ａ１と同相の内部アドレス信号ａ０，ａ１及
び逆相の内部アドレス信号ａ０ｂ，ａ１ｂを形成する。

【００３２】上記相補アドレス信号ａ０，ａ０ｂ及びａ
１，ａ１ｂは、レベルシフトとワイヤード論理を採るた
めのエミッタフォロワトランジスタのベースに入力され
る。同図では、マルチエミッタ構造のトランジスタを用
いるように表されているが、マルチエミッタ構造のトラ
ンジスタを用いるもの他、ベースとコレクタとを共通接
続した２つのトランジスタから構成してもよい。

【００３３】内部アドレス信号ａ０，ａ１を受けるトラ
ンジスタの１つのエミッタを共通化されて定電流負荷を
構成するＮチャンネル型ＭＯＳＦＥＴが設けられる。こ
れにより、両信号ａ０，ａ１が共にロウレベルのときに
ロウレベルになるというワイヤードオア論理により形成
されるプリデコード信号ＸＤ１０が形成される。内部ア
ドレス信号ａ０ｂとａ１を受けるトランジスタの１つの
エミッタを共通化して上記同様な定電流源を構成するＮ
チャンネル型ＭＯＳＦＥＴが接続されてる。上記の定電
流負荷ＭＯＳＦＥＴは、定電圧ＶＩＥが供給されること
により定電流源として作用する。これにより、両信号ａ
０ｂ，ａ１が共にロウレベルのときにロウレベルになる
というワイヤードオア論理により形成されるプリデコー
ド信号ＸＤ１１が形成される。

【００３４】以下、同様にして、残りのアドレス信号の
組み合わせａ０，ａ１ｂ及びａ０ｂ，ａ１ｂによりプリ
デコード信号ＸＤ１２，ＸＤ１３が形成される。これら
のプリデコード信号ＸＤ１０，ＸＤ１１，ＸＤ１２，Ｘ
Ｄ１３は、後述する図８に示したレベル変換回路の入力
信号ＸＤ１，ＸＤ２として利用される。この実施例のア
ドレスバッファ及びプリデコーダ回路では、従来のＥＣ
Ｌ回路と同様に電源電圧ＶＥＥには定電源を介してのみ
接続されるため、電流スイッチによるノイズを発生しな
い。それ故、定電流ＭＯＳＦＥＴのゲートには直接定電
圧ＶＩＥが供給される。

【００３５】このようなプリデコーダ回路の電源電圧線
ＶＥＥにスイッチング電流を流すような回路が近接して
設けられることによって、この回路動作電流によって定
電流ＭＯＳＦＥＴのソースに供給される電源電圧ＶＥＥ
にノイズ成分が乗るようなら、前記同様な定電流ＭＯＳ
ＦＥＴのゲートに抵抗素子を介して定電圧ＶＩＥを供給
するとともに、ゲートとソース間にキャパシタを設けて
前記の抵抗Ｒ５とキャパシタＣ１に相当するような時定
数回路を設けるようにすればよい。

【００３６】図６には、この発明が適用されたスタティ
ック型ＲＡＭにおける定電圧ＶＩＥ及びＶＥＭの電圧発
生回路の一実施例が示されている。定電圧ＶＩＥは上記
のような定電流ＭＯＳＦＥＴのゲートに供給される定電
圧であり、定電圧ＶＥＭはメモリアレイの動作電圧、言
い換えるならば、ＣＭＯＳ回路の動作電源電圧とされ
る。

【００３７】ＥＣＬ回路における定電圧ＶＣＳを受ける
トランジスタＱ１のエミッタに抵抗Ｒ１を接続して、抵
抗Ｒ１に定電流が流れるようにされる。この定電流は電
流ミラー形態のＰチャンネル型ＭＯＳＦＥＴＭＰ１，Ｍ
Ｐ２により共にダイオード形態のトランジスタＱ２とＮ
チャンネル型ＭＯＳＦＥＴＭＮ１からなる直列回路に流
れるようにされる。上記ダイオード形態のトランジスタ
Ｑ２は、レベルシフト回路を構成し、ＭＯＳＦＥＴＭＮ
１のしきい値電圧に対応した定電圧ＶTHがエミッタフォ
ロワ出力トランジスタＱ３通して上記定電圧ＶＩＥとし
て出力される。定電圧ＶＢＢを受けるＭＯＳＦＥＴＭＮ
２は、上記エミッタフォロワ出力トランジスタＱ３の負
荷とされる。

【００３８】この構成では、定電圧ＶＩＥが上記ＭＯＳ
ＦＥＴＭＮ１のしきい値電圧ＶTHに対応しているから、
この定電圧ＶＩＥを受けるＮチャンネル型ＭＯＳＦＥＴ
ＭＮ３，ＭＮ４及びＭＮ５等には、上記抵抗Ｒ１により
形成された定電流に従った定電流が形成される。例え
ば、Ｐチャンネル型ＭＯＳＦＥＴＭＰ１とＭＰ２の素子
サイズを等しく設定し、抵抗Ｒ１により形成された同じ
定電流をＮチャンネル型ＭＯＳＦＥＴＭＮ１に流すよう
にした場合、このＭＯＳＦＥＴＭＮ１とＭＮ３〜ＭＮ５
等のサイズを等しくすると、これらのＭＯＳＦＥＴＭＮ
３〜ＭＮ５には上記ＭＯＳＦＥＴＭＮ１と同じ定電流、
言い換えるならば、抵抗Ｒ１に流れる定電流が流れるよ
うにされる。

【００３９】同図のＭＯＳＦＥＴＭＮ３のサイズを前記
図２の電流スイッチ回路の定電流を形成するＮチャンネ
ル型ＭＯＳＦＥＴＱ１のサイズと等しく設定して同じ定
電流が流れるようにし、抵抗Ｒ２の抵抗値を、後述する
図８に示すレベル変換回路における電流スイッチ回路の
コレクタ負荷抵抗ＲＣ１等と同じ抵抗値に設定する。こ
れにより、電流スイッチ回路（ＥＣＬ回路）におけるロ
ウレベルの出力信号と等しいレベルに設定して、ダーリ
ントン形態のエミッタフォロワ出力トランジスタＱ４，
Ｑ５を通して出力させることにより、図８に示したレベ
ル変換回路の出力信号のロウレベルと等しく設定された
定電圧ＶＥＭを形成することができる。ここで、ＭＯＳ
ＦＥＴＭＮ４及びＭＮ５は、上記エミッタフォロワ出力
トランジスタＱ４，Ｑ５の負荷を構成し、図８のレベル
変換回路における定電流Ｉｅｆと等しくなるように設定
される。この構成では、プロセスバラツキがあっても、
レベル変換回路の出力信号のロウレベルと、そのレベル
変換出力を受けるＣＭＯＳ回路のロウレベル側の動作電
圧ＶＥＭが連動して変化し、実質的にこれらのプロセス
バラツキの影響を受けなくすることができる。

【００４０】図７には、この発明が適用されたスタティ
ック型ＲＡＭにおけるメモリアレイ部とその周辺回路の
一実施例の回路図が示されている。同図には、１本のワ
ード線Ｗ、１つのワード線選択回路、１つのメモリセル
ＭＣ、一対の相補データ線ＤＴ，ＤＢ、及びその負荷回
路、ライトリカバリ回路、センスアンプ及びカラムスイ
ッチ回路が例示的に示されている。また、上記センスア
ンプに対応した出力回路と、データ入力回路ＩＢも合わ
せて描かれている。

【００４１】メモリセルＭＣは、Ｐチャンネル型ＭＯＳ
ＦＥＴとＮチャンネル型ＭＯＳＦＥＴからなるＣＭＯＳ
インバータ回路の入力と出力とが交差接続されたＣＭＯ
Ｓラッチ回路と、その入出力ノードと相補データ線Ｄ
Ｔ，ＤＢとの間に設けられたアドレス選択用の伝送ゲー
トＭＯＳＦＥＴから構成される。メモリセルのハイレベ
ル側の動作電圧は回路の接地電位とされ、ロウレベル側
の動作電圧は前記図６の電圧発生回路により形成された
定電圧ＶＥＭが用いられる。

【００４２】この実施例のメモリセルは、完全ＣＭＯＳ
構成のメモリセルを用いるものであるが、Ｐチャンネル
型ＭＯＳＦＥＴに代えて、ポリシリコン層等からなる高
抵抗負荷を用いるものであってもよい。この高抵抗負荷
は、Ｎチャンネル型ＭＯＳＦＥＴのゲートに蓄積された
記憶レベルが、ドレインリーク電流によって失われない
程度の微小な電流を流すような高抵抗値にされる。それ
故、高抵抗負荷は、通常のレシオ型インバータ回路にお
ける負荷とは随分意味が異なる。このような高抵抗負荷
を用いた場合には、メモリセルのサイズ（専有面積）を
大幅に低減できる。しかしながら、メモリセルのロウレ
ベル側の動作電圧が−３．２Ｖ〜−３．３Ｖのような小
さな値にされると、メモリセルの動作が不安定となる場
合があるため、完全ＣＭＯＳ型のメモリセルの利用が好
ましい。

【００４３】メモリセルの伝送ゲートＭＯＳＦＥＴのゲ
ートは、対応するワード線に接続される。このワード線
Ｗは、後に説明する論理機能を持つレベル変化回路によ
り構成されたワード線選択回路ＮＯＲ１により駆動され
る。前記レベル変換回路における電流スイッチ回路の入
力トランジスタに、前記図５に示したようなプリデコー
ド信号を入力することにより、１つのワード線の選択信
号が形成される。例えば、３入力のノアゲート回路ＮＯ
Ｒ１の入力の１つに前記図５に示したようなプリデコー
ド回路の１つの出力信号を入力し、他の１つの入力にア
ドレス信号Ａ２，Ａ３に対応した同様なプリデコード出
力信号を供給し、残り１つの入力にアドレス信号Ａ４〜
Ａ６からなる同様なプリデコード出力信号を入力した場
合には、１２８本のワード線の中から１つのワード線を
選択するような回路構成が実現でき、上記のプリデコー
ド信号が全てロウレベルにされた１つのワード線選択回
路からワード線選択信号が形成される。

【００４４】相補データ線ＤＴ，ＤＢには、Ｐチャンネ
ル型ＭＯＳＦＥＴＭＰ１，ＭＰ２からなるデータ線負荷
手段が設けられる。これらのＭＯＳＦＥＴＭＰ１，ＭＰ
２は、そのコンダクタンスが書き込み特性を考慮して比
較的小さく形成され、そのゲートには定電圧ＶＥＭが定
常的に供給される。これらのＭＯＳＦＥＴＭＰ１，ＭＰ
２のソース，ドレインパスには、比較的大きなコンダク
タンスを持つようにされたＰチャンネル型ＭＯＳＦＥＴ
ＭＰ３，ＭＰ４のソース，ドレインパスが並列形態に設
けられる。これらのＭＯＳＦＥＴＭＰ３，ＭＰ４のゲー
トには、書き込み制御信号ＷＥ１が供給されることによ
り、書き込み動作以外のときにオン状態にされる。

【００４５】言い換えるならば、上記ＭＯＳＦＥＴＭＰ
３，ＭＰ４は、ＭＯＳＦＥＴＭＰ１，ＭＰ２とともに読
み出し動作のときのデータ線負荷を構成する。すなわ
ち、読み出し動作のときには、相補データ線の信号振幅
を制限して高速読み出しを実現する。これに対して、書
き込み動作のときには、制御信号ＷＥ１により上記比較
的大きなコンダクタンスを持つＭＯＳＦＥＴＭＰ３，Ｍ
Ｐ４がオフ状態にされ、相補データ線ＤＴ，ＤＢに対す
る負荷が小さなコンダクタンスしか持たないＭＯＳＦＥ
ＴＭＰ１，ＭＰ２で構成されるようにすることにより相
補データ線に伝えられる書き込みデータの信号振幅を大
きくしてメモリセルへの高速書き込みを行うようにする
ものである。

【００４６】上記負荷回路には、ダイオード接続された
トランジスタＱ３，Ｑ４によりレベルシフトされたバイ
アス電圧が与えられる。すなわち、相補データ線ＤＴ，
ＤＢの信号振幅のハイレベルは、−２ＶBEのような低い
電位にされる。これにより、書き込み動作のときの相補
データ線ＤＴ，ＤＢの信号振幅が小さく制限されるか
ら、高速書き込みが可能になる。メモリセルの書き込み
は、相補データ線ＤＴ又はＤＢに伝えられるロウレベル
により支配的に行われるから、この実施例のようにハイ
レベルを−２ＶBEのように低くしても問題ない。すなわ
ち、メモリセルのオン状態にされた記憶ＭＯＳＦＥＴの
ゲート電位は、伝送ゲートＭＯＳＦＥＴを介してロウレ
ベルにされた相補データ線の電位によって引き抜かれて
オフ状態に切り換えられ、その結果としてオフ状態にあ
った他方の記憶ＭＯＳＦＥＴがオン状態なって情報の反
転書き込みが行われるからである。

【００４７】相補データ線ＤＴ，ＤＢは、カラムスイッ
チ用のＮチャンネル型ＭＯＳＦＥＴＭＮ３，ＭＮ４を介
して一対の共通相補データ線ＣＤＴ，ＣＤＢに接続され
る。この共通相補データ線ＣＤＴ，ＣＤＢには、書き込
みデータを伝えるデータ入力バッファＩＢの出力端子が
接続される。上記カラムスイッチのＭＯＳＦＥＴＭＮ
３，ＭＮ４のゲートには、前記同様なレベル変換回路に
より構成されたノアゲート回路ＮＯＲ２により形成され
たカラム選択信号Ｙが供給される。これらのノアゲート
回路ＮＯＲ２においても、前記同様なプリデコーダ回路
により形成されたプリデコード信号が供給されて、カラ
ム選択信号が形成される。例えば、メモリアレイが１２
８×１２８のメモリセルから構成され、１６ビットの単
位でメモリセルをアクセスするようにする場合、ワード
線Ｗが１２８本、相補データ線ＤＴ，ＤＢが１２８対と
され、共通相補データ線が１６対設けられる。すなわ
ち、８対のデータ線ＤＴ，ＤＢに対して１対の共通相補
データ線ＣＤＴ，ＣＤＢが設けられる。

【００４８】このようなメモリアレイの構成では、カラ
ムスイッチ用のプリデコード信号は、３ビットのアドレ
ス信号Ａ７〜Ａ９から８通りのプリデコード信号を形成
する。この場合には、プリデコード信号は１つとなるか
ら、レベル変換回路ＮＯＲ２は１入力となり、前記電流
スイッチ回路の論理機能が省略される。上記レベル変換
回路ＮＯＲ２により形成されたカラム選択信号Ｙは、１
６対の相補データ線を１６対の共通相補データ線と接続
するカラムスイッチ用のＭＯＳＦＥＴのゲートに共通に
供給される。

【００４９】相補データ線ＤＴ，ＤＢには、センスアン
プを構成する差動トランジスタＱ５，Ｑ６のベースに接
続される。すなわち、このメモリはカラムセンス方式と
される。これらの差動トランジスタＱ５，Ｑ６の共通エ
ミッタには、カラム選択信号Ｙを受けるスイッチＭＯＳ
ＦＥＴＭＮ１を介して定電流ＭＯＳＦＥＴＭＮ２に接続
される。この定電流ＭＯＳＦＥＴＭＮ２のゲートには、
前記定電圧ＶＩＥが供給されて定電流を形成する。この
定電流ＭＯＳＦＥＴＭＮ２は、上記のように１２８×１
２８のメモリセルから１６ビットの単位でメモリアクセ
スを行う場合、前記８通りのカラムアドレスに対応した
８個のセンスアンプ用の定電流ＭＯＳＦＥＴに対して共
通に設けられる。

【００５０】上記差動トランジスタＱ５，Ｑ６のコレク
タは、電流／電圧変換回路に入力される。すなわち、上
記トランジスタＱ５，Ｑ６のコレクタは、定電圧ＶＩＥ
を受けるＭＯＳＦＥＴにより形成された定電流が流れる
ところの抵抗Ｒ２で形成されたバイアス電圧をそのベー
スに受けるトランジスタＱ７，Ｑ８のエミッタに接続さ
れる。これらのトランジスタＱ７，Ｑ８のエミッタに
は、定電圧ＶＩＥを受ける定電流ＭＯＳＦＥＴＭＮ５，
ＭＮ７が設けられ、電流／電圧変換用の抵抗Ｒ１，Ｒ３
が設けられる。相補データ線ＤＴ，ＤＢには、選択され
たメモリセルの記憶情報に対応したハイレベル／ロウレ
ベルが出力される。このハイレベル／ロウレベルを受け
てセンスアンプを構成する差動トランジスタＱ５，Ｑ６
がオン／オフ状態にされる。

【００５１】カラム選択信号Ｙによりオン状態にされた
ＭＯＳＦＥＴＭＮ１等を介して定電流が上記差動トラン
ジスタのオン／オフ状態に対応して上記抵抗Ｒ１又はＲ
３に流れる。これら抵抗Ｒ１とＲ３により電圧信号に変
換された読み出し信号は、トランジスタＱ９，Ｑ１０及
びエミッタ抵抗Ｒ４，Ｒ５からなるエミッタフォロワ回
路を介して出力バッファＯＢに入力される。この出力バ
ッファＯＢは、ＥＣＬ回路から構成され上記電圧変換さ
れた読み出し信号にしたがったＥＣＬレベルの出力信号
Ｄｏを出力する。

【００５２】上記電流／電圧変換回路は、１６ビットの
単位でメモリアクセスが行われる場合は１６個設けられ
る。これらの回路においても、電源電圧線ＶＥＥにノイ
ズが乗ると、出力信号に定電圧ＭＯＳＦＥＴＭＮ５，Ｍ
Ｎ７及びトランジスタＱ７とＱ８によって増幅されたノ
イズが重畳されてしまう。そのため、これらの電流／電
圧変換回路として例示的に示されている定電圧ＭＯＳＦ
ＥＴＭＮ５，ＭＮ６及びＭＮ７のゲートには抵抗Ｒ５１
を通して定電圧ＶＩＥが伝えられ、ゲートとソース（電
源電圧ＶＥＥ）との間にはキャパシタＣ１１が設けられ
る。

【００５３】この実施例のように１個の電流／電圧変換
回路には、３個のＭＯＳＦＥＴが設けられる。それ故、
１６個からなる電流／電圧変換回路では全部で４８個も
の多数のＭＯＳＦＥＴが並列形態に接続されることによ
って大きなゲート容量を持つようにすることができる。
それ故、上記キャパシタＣ１１はこれらのゲート容量そ
のものであってもよい。

【００５４】トランジスタＱ１とＱ２は、ライトリカバ
リ回路を構成し、書き込み終了後に発生されるリカバリ
信号ＷＲＣによりオン状態にされ、書き込み信号が伝え
られることにより、比較的大きなレベル差を持つように
された相補データ線ＤＴ，ＤＢのリセットを高速に行
う。上記リカバリ信号ＷＲＣは、エミッタフォロワ出力
トランジスタを介して出力される。それ故、相補データ
線ＤＴ，ＤＢは、トランジスタＱ１，Ｑ２が、上記リカ
バリ信号ＷＲＣを形成する出力トランジスタとダーリン
トン形態に接続されるため、前記バイアス回路（トラン
ジスタＱ３，Ｑ４）回路に対応したバイアスレベル（−
２ＶBE）と等しいレベルにされる。

【００５５】図８には、この発明が適用されたスタティ
ック型ＲＡＭにおけるデコーダ回路とレベル変換回路の
一実施例の回路図が示されている。デコーダ回路は、プ
リデコード出力信号ＸＤ１，ＸＤ２を受けて１つのワー
ド線選択信号を形成する。レベル変換回路は、レベル変
換動作とワード線の選択信号を形成するワードドライバ
としての機能を持つ。

【００５６】すなわち、入力信号ＸＤ１，ＸＤ２は、後
述するようなプリデコード出力であり、ＥＣＬレベルの
信号とされる。これらの入力信号は、論理機能を持たせ
るための並列形態にされたトランジスタＱ１，Ｑ２のベ
ースに供給される。これら並列形態のトランジスタＱ
１，Ｑ２に対して差動形態にされたトランジスタＱ３が
設けられる。このトランジスタＱ３のベースには、入力
レベルに対応した参照電圧ＶＢＢが供給される。

【００５７】上記並列形態のトランジスタＱ１，Ｑ２の
コレクタとトランジスタＱ３のコレクタには、負荷抵抗
ＲＣ１，ＲＣ２がそれぞれ設けられる。そして、上記の
ような差動形態のトランジスタＱ１〜Ｑ３のエミッタに
は、定電流Ｉｃｓを形成するＭＯＳＦＥＴＭＮ１が設け
られる。この実施例の差動回路は、ＥＣＬ回路と同様な
回路構成にされるが、定電流Ｉｃｓと抵抗ＲＣ１，ＲＣ
２により形成される出力信号（Ｉｃｓ×ＲＣ１）又は
（Ｉｃｓ×ＲＣ２）が、通常のＥＣＬレベルより大きく
形成される。すなわち、後述するようなＣＭＯＳ回路に
より構成されるメモリアレイのワード線の選択／非選択
や、ＣＭＯＳ回路における入力信号に対応したレベルを
持つように比較的大きく設定される。

【００５８】上記差動トランジスタＱ１〜３を含む電流
スイッチ回路の抵抗ＲＣ１，ＲＣ２により形成される反
転の出力信号ｏｂと非反転の出力信号ｏｔからなる相補
出力信号は、エミッタフォロワトランジスタＱ５，Ｑ４
のベースにそれぞれ供給される。これらのエミッタフォ
ロワトランジスタＱ４，Ｑ５のエミッタには、それぞれ
負荷としての定電流Ｉｅｆを流すＭＯＳＦＥＴＭＮ２と
ＭＮ３が設けられる。上記電流スイッチ回路の反転出力
信号ｏｂに対応したエミッタフォロワ出力信号は出力ト
ランジスタＱ６のベースに供給される。

【００５９】上記電流スイッチ回路の非反転出力ｏｔに
対応したエミッタフォロワ出力信号は、上記出力トラン
ジスタＱ６のエミッタに設けられ、アクティブプルダウ
ン用のＮチャンネル型ＭＯＳＦＥＴＭＮのゲートに供給
される。このアクティブプルダウン用のＮチャンネル型
ＭＯＳＦＥＴＭＮのソース側には、他の同様な構成のレ
ベル変換と論理機能とを合わせ持つワード線選択回路に
対して定電流Ｉｅｆを流すＭＯＳＦＥＴＭＮ４が共通の
負荷として設けられる。特に制限されないが、出力信号
のハイレベルを補償するために、出力トランジスタＱ６
のベースとコレクタとの間には、アクティブプルアップ
用のＰチャンネル型ＭＯＳＦＥＴＭＰが設けられ、上記
非反転出力ｏｔに対応したエミッタフォロワ出力信号が
供給される。このＭＯＳＦＥＴＭＰのしきい値電圧（Ｖ
th）は、例えば−０．５Ｖのように小さくされる。

【００６０】上記エミッタフォロワ出力トランジスタＱ
６のエミッタは、ワード線Ｗに接続される。同図には、
前記説明したような１つのメモリセルＭＣが代表として
例示的に示されており、ワード線はメモリセルのアドレ
ス選択端子に接続される。メモリセルＭＣの入出力ノー
ドは、非反転のデータ線ＤＴと反転のデータ線ＤＢから
なる一対の相補データ線に接続される。回路のハイレベ
ル側の電源電圧はＥＣＬ回路に対応して０Ｖのような接
地電位とされ、回路のロウレベル側の電源電圧ＶＥＥ
は、特に制限されないが、低消費電力化のために約−４
Ｖのような比較的小さな負電圧とされる。これに代え
て、ＶＥＥは従来のＥＣＬ回路と同様に−５．２Ｖのよ
うな負電圧とするものであってもよい。

【００６１】この実施例のレベル変換回路によりレベル
変換された出力信号のロウレベルＶＬは、次式（１）よ
り求められる。ＶＬ＝−〔Ｉｃｓ×ＲＣ１＋ＶBE(Q5)＋ＶBE(Q6)〕・・・・・・・（１）ここで、ＶBE(Q5)とＶBE(Q6)は、上記エミッタフォロワ
トランジスタＱ５とＱ６のベース，エミッタ間電圧であ
る。このようなロウレベルＶＬの出力信号を形成すると
き、それと逆相の出力信号ｏｔがハイレベルにされて、
アクティブプルダウン用のＮチャンネル型ＭＯＳＦＥＴ
ＭＮがオン状態にされる。それ故、定電流Ｉｅｆにより
ワード線Ｗを高速にロウレベルＶＬまで引き抜くことが
できる。すなわち、ワード線Ｗには、多数のメモリセル
ＭＣを構成するアドレス選択用の伝送ゲートＭＯＳＦＥ
Ｔが接続されることにより、比較的大きな容量性負荷を
持つものであるが、上記のようなアクティブプルダウン
用のＮチャンネル型ＭＯＳＦＥＴＭＮのオン状態による
定電流Ｉｅｆにより高速にロウレベルに引き抜くように
するものである。

【００６２】この実施例のレベル変換回路によりレベル
変換された出力信号のハイレベルＶＨは、次式（２）よ
り求められる。ＶＨ＝−ＶBE(Q6) ・・・・・・・（２）上記電流スイッチ回路の反転の出力信号ｏｂがハイレベ
ルのときには、エミッタフォロワ出力トランジスタＱ５
とＱ６がダーリントン形態にされるものであるから、上
記のようなロウレベルＶＬから−〔ＶBE(Q5)＋ＶBE(Q
6)〕まで高速に立ち上がることができる。すなわち、Ｉ
ｃｓ×ＲＣ１の信号変化分は、差動スイッチ回路の信号
変化に応じて高速にワード線が立ち上がる。このとき、
非反転の出力信号ｏｔのロウレベルにより、アクティブ
プルアップ用のＰチャンネル型ＭＯＳＦＥＴＭＰがオン
状態にされる。これにより、出力トランジスタＱ６のベ
ース電位が回路の接地電位まで持ち上げるから、上記の
ようにハイレベルＶＨは最終的には式（２）のようなレ
ベルまで持ち上げられる。言い換えるならば、アクティ
ブプルアップ用のＰチャンネル型ＭＯＳＦＥＴＭＰは、
エミッタフォロワトランジスタＱ５によるベース，エミ
ッタ間電圧ＶBE(Q5)のレベル低下を補償するという役割
を果たすものである。

【００６３】このようにワード線Ｗをロウレベルの非選
択レベルからハイレベルの選択レベルに立ち上げる時間
ｔは、トランジスタＱ６のベース電位が上記の式（１）
に示したようなロウレベルＶＬ＋ＶBE(Q6)から、エミッ
タフォロワトランジスタＱ５によって−ＶBE(Q5)までの
（Ｉｃｓ×ＲＣ１）だけ上昇する時間ｔ１と、この電位
からアクティブプルアップ用のＰチャンネル型ＭＯＳＦ
ＥＴＭＰによって接地電位０Ｖまで持ち上げられる時間
ｔ２と、出力トランジスタＱ６がワード線Ｗを充電する
時間ｔ３の総和によって求められる。

【００６４】ここで、時間ｔ１の間にすでにＰチャンネ
ル型ＭＯＳＦＥＴＭＰが非反転の出力信号ｏｔのロウレ
ベルによって導通を開始するため、トランジスタＱ６の
ベース電位は直ちに接地電位０Ｖに向かって上昇する。
さらに、トランジスタＱ６は、Ｐチャンネル型ＭＯＳＦ
ＥＴＭＰによって供給されるベース電流を電流増幅率倍
した電流によってワード線Ｗを充電するため高速にワー
ド線Ｗのレベルを上記のようなハイレベルＶＨまで立ち
上げることができる。

【００６５】この実施例におけるレベル変換回路の出力
信号の振幅の絶対値は、Ｉｃｓ×ＲＣ１＋ＶBE(Q5)によ
り表される。この信号振幅は、ＣＭＯＳ回路の信号振幅
に合わせ込まれるように設定され、例えば、ＣＭＯＳ回
路におけるハイレベル側の動作電圧が上記ハイレベルＶ
Ｈにされ、ロウレベル側の動作電圧が上記ロウレベルＶ
Ｌに設定されるものである。具体的には、上記負の電源
電圧ＶＥＥが約−４Ｖとされ、上記信号振幅が２．４Ｖ
程度にされる。ここで、トランジスタのベース，エミッ
タ間電圧ＶBEは通常０．８Ｖ程度であるから、Ｉｃｓ×
ＲＣ１は約１．６Ｖ程度に設定される。したがって、電
流スイッチ回路を構成する差動トランジスタＱ１〜Ｑ３
を飽和領域で動作させないようにするためには、その入
力信号ＸＤ１，ＸＤ２のハイレベルは−１．６Ｖ程度に
抑えられる。

【００６６】ＥＣＬレベルの信号は、周囲温度２５°Ｃ
のときに、ハイレベルが−１．１０５〜−０．８１０と
なり、ロウレベルが−１．８５０〜−１．４７５Ｖのよ
うな小振幅の信号レベルにある。このため、上記のよう
な電流スイッチ回路に入力されるＥＣＬレベルの信号Ｘ
Ｄ１，ＸＤ２は、上記のようなレベルがそのまま入力さ
れるのではなく、エミッタフォロワトランジスタ等のよ
うな適当なレベルシフト回路を介してハイレベルが上記
−１．６Ｖを超えないように抑えられる。これに対応し
て、参照電圧ＶＢＢは上記入力信号のレベルシフトに対
応してＥＣＬレベルの参照電圧が同様にレベルシフトさ
れた電圧、例えば約−２Ｖ程度の電圧とされる。電流ス
イッチ回路を構成する入力差動トランジスタＱ１，Ｑ２
のベースに供給される入力信号ＸＤ１，ＸＤ２のロウレ
ベルは、約−２．４Ｖ程度にされる。したがって、差動
トランジスタの共通エミッタの電位は約−３．２Ｖ程度
になり、上記のように電源電圧ＶＥＥを−４Ｖのような
比較的小さなレベルにしても、定電流源を構成するトラ
ンジスタ又はＭＯＳＦＥＴを動作させるのに十分な電圧
を確保することができる。

【００６７】このようなレベル変換動作とワード線の選
択信号を形成するワードドライバとしての機能を持つ回
路において、電源電圧ＶＥＥはいずれも定電流源を介し
た定電流しが流れないから、それ自体が電源電圧ＶＥＥ
にノイズを発生することはない。しかし、近接して設け
られる他の回路等において、前記のような電源ノイズが
乗ると、その影響を受けて出力に増幅させたノイズを重
畳させてしまう。したがって、回路動作の安定化のため
に、上記定電流ＩｃｓやＩｅｆを形成するＭＯＳＦＥＴ
ＭＮ１〜ＭＮ４のゲートには、抵抗Ｒ５２を通して定電
圧ＶＩＥが供給され、ゲートとソースである電源電圧Ｖ
ＥＥとの間にはキャパシタＣ１２が設けられる。このキ
ャパシタＣ１２は、ＭＯＳＦＥＴのゲート容量により構
成されるものであってもよい。

【００６８】図９には、図７の入力バッファＩＢに含ま
れる書き込み回路の一実施例の回路図が示されている。
同図では、この発明に関係する部分の説明に必要な回路
素子のみに回路記号が付され、機能的に説明できる部分
に対応した回路素子の回路記号は省略して描かれてい
る。

【００６９】オアゲート回路は、書き込み時間を決定す
るライトパルスＷＴＰＢと書き込み動作を指示するライ
トイネーブル信号ＷＥＢとを受けて、書き込み回路を実
質的に活性化させる。すなわち、ライトパルスＷＴＰＢ
とライトイネーブル信号ＷＥＢが共にロウレベルのと
き、差動トランジスタ回路からなるＥＣＬ電流スイッチ
回路に対する他の入力を有効にする。ライトパルスＷＴ
ＰＢは、特に制限されないが、後述するクロックパルス
ＣＬＫに基づいて内部回路で形成され、メモリセルに対
する書き込み時間を決定する。ライトイネーブル信号Ｗ
ＥＢは、そのロウレベルにより書き込み動作を指示する
制御信号である。

【００７０】トランジスタＴ１〜Ｔ４と、それぞれのエ
ミッタに設けられるＭＯＳＦＥＴからなる定電流源は、
エミッタフォロワ回路を構成して書き込み動作に必要な
次の入力信号の取り込みを行う。ライトデータＤｉＴと
ＤｉＢは、相補的な書き込みデータである。すなわち、
書き込みデータがロウレベルの０のときライトデータＤ
ｉＴはロウレベルに、ライトデータＤｉＢはハイレベル
にされ、書き込みデータがハイレベルの１のときライト
データＤｉＴはハイレベルに、ライトデータＤｉＢはロ
ウレベルにされる。信号ＢＳＡとＢＳＢは、ブロックセ
レクト信号であり、メモリアレイが複数ブロックに分割
された場合の選択信号であり、ブロックアドレスをデコ
ードすることにより形成される。メモリアレイが１つの
ブロックしか構成されない場合には、チップセレクト信
号ＣＳ等に置き換えられることが可能である。

【００７１】上記ライトデータＤｉＴは、上側の電流ス
イッチ回路の１つの入力トランジスタのベースに供給さ
れ、ライトデータＤｉＢは、下側の電流スイッチ回路の
１つの入力トランジスタのベースに供給される。上側の
回路は、メモリアレイにおける選択される非反転の相補
データ線ＤＴに対応した書き込み信号を形成する。下側
の回路は、メモリアレイにおける選択される反転の相補
データ線ＤＢに対応した書き込み信号を形成する。信号
ＢＳＡとＢＳＢは、それぞれ上下の回路の入力トランジ
スタのベースにそれぞれ供給される。

【００７２】上記電流スイッチ回路からなるＥＣＬオア
回路では、書き込み動作が指示されてライトパルスに対
応した一定期間において、この回路に割り当てられるメ
モリブロックが選択さたとき、書き込み入力データに対
応して、選択されるメモリセルＭＣが接続される相補デ
ータ線ＤＴ，ＤＢに供給される書き込み信号を形成す
る。相補データ線ＤＴ、ＤＢには多数のメモリセルが接
続されることにより、比較的大きな寄生容量を持つよう
にされ、選択されたメモリセルへの書き込み動作のため
に上記動作電圧ＶＥＭに対応した比較的大きな信号振幅
を必要とする。それ故、書き込み信号は、大きな駆動電
流と大きな信号振幅を持つことが必要とされる。

【００７３】この実施例では、上記一対の相補的な書き
込み信号を形成するために、エミッタフォロワ出力トラ
ンジスタとアクティブプルダウン回路からなる一対の出
力回路が用いられる。すなわち、非反転の相補データ線
ＤＴに対応した一方の出力回路は、上側に配置されたＥ
ＣＬ回路からのオア出力を受けるエミッタフォロワ出力
トランジスタＴ５に対してレベルシフトダイオードＤ１
を介してＮチャンネル型ＭＯＳＦＥＴＱ１が接続され
る。このＭＯＳＦＥＴＱ１のゲートには、ＥＣＬ回路か
らのノア出力がエミッタフォロワ出力トランジスタＴ６
とレベルシフトダイオードを介して供給される。上記エ
ミッタフォロワ出力トランジスタＴ６のエミッタには、
定電流源ＭＯＳＦＥＴが負荷として設けられる。出力ト
ランジスタＴ５のエミッタには、バイアス電流を流す定
電流源ＭＯＳＦＥＴが設けられる。

【００７４】反転の相補データ線ＤＢに対応した他方の
出力回路は、下側に配置されたＥＣＬ回路からのオア出
力を受けるエミッタフォロワ出力トランジスタＴ７に対
してレベルシフトダイオードＤ１を介してＮチャンネル
型ＭＯＳＦＥＴＱ２が接続される。このＭＯＳＦＥＴＱ
２のゲートには、ＥＣＬ回路からのノア出力がエミッタ
フォロワ出力トランジスタＴ８とレベルシフトダイオー
ドを介して供給される。上記エミッタフォロワ出力トラ
ンジスタＴ８には、定電流源ＭＯＳＦＥＴが負荷として
設けられる。出力トランジスタＴ７のエミッタには、バ
イアス電流を流す定電流源ＭＯＳＦＥＴが設けられる。

【００７５】この実施例では、ＭＯＳＦＥＴＱ１とＱ２
は、ロウレベルの出力信号を形成するときのみオン状態
にされる。それ故、上記のような定電流ＭＯＳＦＥＴを
出力トランジスタＴ５やＴ７のエミッタに接続すること
よってこれらのトランジスタのバイアスを確保するもの
である。また、書き込みデータは、相補関係にありＭＯ
ＳＦＥＴＱ１とＱ２は、相補的にしかオン状態にされな
い。それ故、これらのＭＯＳＦＥＴＱ１とＱ２のソース
を共通化し、定電流源ＭＯＳＦＥＴを接続することによ
り、ロウレベル出力時に電源電圧ＶＥＥに流れるスイッ
チ電流ｉｏを減らし、電源電圧ＶＥＥのノイズ低減を図
るものである。

【００７６】しかしながら、前記のように１６ビットも
の多ビット単位での書き込みを行う場合には、ノイズが
重畳しあって電源電圧ＶＥＥ上のノイズが大きくなる虞
れがある。このため、上記のようなノイズ低減対策が行
われる場合にあっても、各定電流ＭＯＳＦＥＴのゲート
には、抵抗Ｒ５３を介して定電圧ＶＩＥを供給するとと
もに、これらのＭＯＳＦＥＴのゲートとソース（ＶＥ
Ｅ）との間にはキャパシタＣ１３が設けられる。これに
より、自身のスイッチ電流ｉｏによるノイズや隣接して
設けられる他の回路において発生するノイズに影響され
ないで安定した動作を行わせることができる。この実施
例においても、キャパシタＣ１３は定電流ＭＯＳＦＥＴ
のゲート容量を利用して構成するものであってもよい。

【００７７】図１０には、定電圧発生回路ＶＣＳＧの一
実施例の回路図が示されている。トランジスタＴ１７
は、そのエミッタが電源端子ＶＥＥに接続される。この
トランジスタＴ１７のコレクタと回路の接地電位点との
間には、抵抗Ｒ１８が設けられる。トランジスタＴ１７
のベース，コレクタ間には、発振防止用のキャパシタＣ
２が設けられる。上記トランジスタＴ１７のベース，エ
ミッタ間電圧は、トランジスタＴ１２のコレクタに供給
される。このトランジスタＴ１２はトランジスタが６個
並列接続されること、あるいはトランジスタ６個分に相
当するようなエミッタ面積を持つようにされる。

【００７８】トランジスタＴ１２のエミッタは、エミッ
タ抵抗Ｒ１７を介して電源電圧ＶＥＥに接続される。上
記トランジスタＴ１２のコレクタは、抵抗Ｒ１６を介し
てトランジスタＴ１６のエミッタに接続される。このト
ランジスタＴ１６のベースは、上記トランジスタＴ１７
のコレクタに接続され、コレクタは抵抗Ｒ２０を介して
回路の接地電位ＧＮＤに接続される。上記トランジスタ
Ｔ１２のベースは、ベース抵抗Ｒ２０を介してダイオー
ド形態のトランジスタＴ１３のベース，コレクタに接続
される。このトランジスタ（ダイオード）Ｔ１３のエミ
ッタ（カソード）は、電源電圧ＶＥＥに接続され、ベー
ス，コレクタ（アノード）は、抵抗Ｒ１９を介してエミ
ッタフォロワ出力トランジスタＴ１４のエミッタに接続
される。この出力トランジスタＴ１４のコレクタは、ト
ランジスタＴ１５のエミッタに接続される。トランジス
タＴ１５のベースは、上記トランジスタＴ１６のコレク
タに接続される。このトランジスタＴ１５のコレクタは
回路の接地電位ＧＮＤに接続される。トランジスタＴ１
６のコレクタは、抵抗Ｒ２０を介して接地電位ＧＮＤに
接続される。トランジスタＴ１５のベースと接地電位Ｇ
ＮＤとの間には、キャパシタＣ１が接続される。

【００７９】以上構成の定電圧回路は、上記出力トラン
ジスタＴ１４のエミッタから、実質的に温度依存性及び
電源依存性を持たないようにされた定電圧ＶＣＳを形成
して出力させる。トランジスタＴ１２に流れる電流をＩ
₂とし、トランジスタ（ダイオード）Ｔ１３に流れる電
流をＩ₁とすると、上記電圧ＶＣＳは、次式（３）によ
り求められる。なお、ベース_,エミッタ間電圧Ｖ_BEに付
した数字は、各トランジスタに付した数字に対応してい
る。

【００８０】ＶＣＳ＝Ｒ１９×Ｉ₂＋Ｖ_BE13 ・・・・・・・・・（３）ここで、Ｖ_BE16＝Ｖ_BE14であるとする。上記電流Ｉ
₂は、次式（４）により求められる。Ｉ₂＝（Ｖ_BE13−Ｖ_BE12）÷Ｒ１７・・・・・・・・・（４）この（４）を式を（３）に代入すると、次式（５）が求
められる。ＶＣＳ＝Ｒ１９〔（Ｖ_BE13−Ｖ_BE12）÷Ｒ１７〕＋Ｖ_BE13・・・・・・（５）

【００８１】上記式（５）においては、電源電圧ＶＥＥ
を含まないことから、電源電圧ＶＥＥの変動に対して安
定な電圧となることが判る。また、上記（５）の右項に
おいて、抵抗Ｒ１６とＲ１７及びＲ１７とＲ１９の比を
適当に設定することによって、トランジスタＴ１３のベ
ース，エミッタ間電圧Ｖ_BE13の持つ温度依存性を、相殺
させることができる。このような電源依存性及び温度依
存性の補償は、１００ＫタイプのＥＣＬ回路に用いられ
る定電圧回路と同様である。特に制限されないが、定電
圧ＶＣＳは、−２．８８Ｖのような電圧に設定される。

【００８２】図１１には、基準電圧発生回路の一実施例
の回路図が示されている。この実施例の基準電圧発生回
路は、上記図１０のような定電圧発生回路ＶＣＳＧの出
力電圧ＶＣＳを利用して、基準電圧ＶＢＢを形成する。
すなわち、定電流トランジスタＱ５のベースに定電圧Ｖ
ＣＳを供給して、ここでエミッタ抵抗Ｒ８の抵抗値によ
り設定される定電流が形成される。トランジスタＱ５の
ベースには、前記のような時定数回路を構成する抵抗Ｒ
５を介して定電圧ＶＣＳが供給され、ベースと回路の電
源電圧ＶＥＥとの間に時定数回路を構成するキャパシタ
Ｃ１が設けられる。この抵抗Ｒ５とキャパシタＣ１は、
前記図１の実施例と同様な大きな時定数を持つようにさ
れる。

【００８３】これにより、基準電圧発生回路が設けられ
る電源線ＶＥＥに対してスイッチ電流等が流れ込むこと
により、分布抵抗ｒやインダスタンス成分Ｌ２によって
電源電圧ＶＥＥにノイズが発生しても、トランジスタＱ
５は安定した定電流を流すようにされる。この定電流
は、抵抗Ｒ１０に流れて回路の接地電位を基準にしたよ
うな定電圧を形成する。この定電圧は、エミッタフォロ
ワトランジスタＱ７のベースに供給されて、そのエミッ
タから基準電圧ＶＢＢが出力される。例えば、図１の回
路ではトランジスタＴ２のベースに供給される。トラン
ジスタＱ７のエミッタには、上記時定数回路によって安
定した定電流を流すようにされた定電流トランジスタＱ
６が設けられる。上記定電圧ＶＣＳは、例えば、図１の
回路ではトランジスタＴ３のベースに供給される。

【００８４】図１２には、前記図９の回路に設けられる
オアゲート回路の一実施例の回路図が示されている。基
準電圧ＶＢＢがベースに供給されたトランジスタＱ３と
差動形態にされるトランジスタＱ４のベースには、エミ
ッタフォロワトランジスタＱ５を介してライトイネーブ
ル信号ＷＥＢが供給される。これにより、ライトイネー
ブル信号ＷＥＢのハイレベル／ロウレベルに応じて差動
トランジスタＱ３とＱ４が相補的にスイッチ動作を行
う。

【００８５】差動トランジスタＱ３のコレクタには、相
補的なライトパルスＷＴＰＢとＷＴＰＴを受ける差動ト
ランジスタＱ１とＱ２が設けられる。これらの差動トラ
ンジスタＱ１とＱ２のコレクタには、負荷抵抗Ｒ１とＲ
２が接続される。トランジスタＱ１のコレクタ出力は、
ダーリントン形態にされたエミッタフォロワトランジス
タＱ６とＱ７を通して前記のようなライトパルスとして
出力端子ＯＵＴから出力される。この出力信号は、前記
図９の上下に配置される電流スイッチ回路の１つの入力
トランジスタのベースにそれぞれ供給される。

【００８６】上記のようにライトイネーブル信号ＷＥＢ
がロウレベルの書き込み動作が指示されたときには、ト
ランジスタＱ３がオン状態になって差動トランジスタＱ
１とＱ２に定電流を流すので、出力端子ＯＵＴからは相
補的なライトパルスＷＴＰＢとＷＴＰＴに対応したライ
トパルスが出力される。これに対して、ライトイネーブ
ル信号ＷＥＢがハイレベルの読み出し動作が指示された
ときには、トランジスタＱ４がオン状態になって、トラ
ンジスタＱ３をオフ状態にさせる。これにより、出力信
号はライトパルスＷＴＰＢとＷＴＰＴに無関係にハイレ
ベルの固定レベルにされる。なお、特に制限されない
が、トランジスタＱ４のコレクタは、トランジスタＱ２
のコレクタと共通化されている。

【００８７】定電流源としてのＭＯＳＦＥＴＭＮ１〜Ｍ
Ｎ４のゲートには、前記のような時定数回路を構成する
抵抗Ｒ５４を介して定電圧ＶＩＥが供給され、ゲートと
回路の電源電圧ＶＥＥとの間に時定数回路を構成するキ
ャパシタＣ１４が設けられる。この抵抗Ｒ５４とキャパ
シタＣ１４は、前記と同様な大きな時定数を持つように
される。これにより、ライトパルスに電源電圧ＶＥＥに
乗るスイッチノイズが重畳されることなく、安定した書
き込み動作が行われる。

【００８８】図１３には、上記実施例のスタティック型
ＲＡＭの書き込み動作の一例を説明するためのタイミン
グ図が示されている。図１３のタイミング図を参照し
て、図９に示された書き込み回路の動作を説明する。

【００８９】ライトパルスは、特に制限されないが、相
補信号ＷＴＰＢ，ＷＴＰＴからなりクロックパルスＣＬ
Ｋに基づいてＲＡＭ内又はＲＡＭが搭載される半導体集
積回路内部で発生される。図９では、ロウレベルをアク
ティブレベルとする相補信号ＷＴＰＢを用いている。相
補書き込みデータＤｉＴ，ＤｉＢとブロックセレクト信
号ＢＳＡ，ＢＳＢ及びライトイネーブル信号ＷＥＢは、
上記ＲＡＭ内又はＲＡＭが搭載される半導体集積回路の
論理回路により、クロックパルスＣＬＫにより動作する
ラッチ回路を通して上記の書き込み回路に入力される。

【００９０】クロックパルスＣＬＫの立ち上がりに同期
し、上記相補の書き込みデータＤｉＴ，ＤｉＢとブロッ
クセレクト信号ＢＳＡ，ＢＳＢ及びライトイネーブル信
号ＷＥＢが形成される。このような書き込み動作に必要
な各信号の取り込みを待ってライトパルスＷＴＰＢ，Ｗ
ＴＰＴが発生されて、選択されたメモリセルに対する書
き込み動作を行う。すなわち、図９の書き込み回路にお
いて、ライトパルスＷＴＰＢがロウレベルの期間におい
て、書き込みデータＤｉＴ，ＤｉＢに従って選択された
相補データ線ＤＴ，ＤＢにハイレベル／ロウレベルの書
き込み信号が供給される。上記ライトパルスＷＴＰＢが
ハイレベルにされると、書き込み動作が終了し、書き込
み回路の出力信号ＤＴ，ＤＢは共にハイレベルにされ
る。

【００９１】この実施例では、クロックパルスＣＬＫに
同期し、ＲＡＭに対するアクセスが行われる。それ故、
前記のようなアクティブプルダウン回路を負荷とする出
力回路において電源電圧ＶＥＥ側に電流が流れて電源電
圧線ＶＥＥにノイズを発生させる。このノイズが発生す
る周期は、上記クロックパルスＣＬＫの周期に対応した
ものとなる。したがって、この実施例における定電流ト
ランジスタ又はＭＯＳＦＥＴに設けられる抵抗とキャパ
シタからなる時定数回路の時定数は、上記クロックパル
スＣＬＫの周期に対して十分大きな値を持つように設定
される。このような時定数回路により、電源供給線ＶＥ
Ｅにノイズが発生しても時定数回路によりトランジスタ
のベースとエミッタ又はＭＯＳＦＥＴのゲートとソース
の電位が保持されて、信号電流にノイズが重畳されるこ
とはない。これにより、ＥＣＬレベルのような小さな信
号振幅のレベルマージンが確保できる。

【００９２】図１４には、この発明に係る半導体集積回
路装置の一実施例のチップ内レイアウト図が示されてい
る。同図では、発明の理解を容易にするため、内部電源
線に対して寄生的に存在する分布抵抗や分布インダクタ
ンス成分が立体的に描かれている。

【００９３】半導体集積回路装置ＬＳＩは、複数の機能
ブロック３〜８を持つようにされる。これらの機能ブロ
ック３〜８に対して電源インピーダンスを低くするため
に動作電圧が複数の端子９〜１４を通して供給されると
ともに、内部の電源配線により共通に接続される。抵抗
Ｒ１〜Ｒ７は、これら電源配線に寄生的に存在する分布
抵抗を示しており、インダクタンス成分Ｌ１〜Ｌ６は、
半導体集積回路装置のリードやワイヤーに寄生的に存在
する分布インダスタンスを示している。

【００９４】このような大きな回路規模の半導体集積回
路装置に対して、定電圧発生回路ＶＣＳＧが１設けられ
る。定電圧発生回路ＶＣＳＧは、前記のように定電圧を
形成するために比較的大きな直流電流を流すものであ
る。この実施例では、半導体集積回路装置の低消費電力
化を図るために、半導体集積回路装置が大きな回路規模
を持つにもかかわらず、１つの回路のみを搭載してそれ
を全ての機能ブロック３〜８の定電流源に共通に用いる
ようにするものである。

【００９５】各機能ブロックは、独自のスイッチング電
流を流すようものであるので、各機能ブロック間の相互
の電源電圧ＶＥＥが異なるものとされる。このような電
位変化に対して、上記のように定電圧ＶＣＳを共通化す
ることで各機能ブロックでの定電流が機能ブロック間の
ＶＥＥの変化に対応して変化するものである。各機能ブ
ロックは、相互に信号の授受を行って系統的なディジタ
ル信号処理機能を実現するものである。したがって、個
々のＶＥＥの変化に対応して発生する電位変化は、ノイ
ズとして信号レベルに重畳されて機能ブロック間相互の
信号授受のレベルマージンを悪化させる。

【００９６】この実施例では、前記のように定電圧ＶＣ
Ｓや定電圧ＶＩＥを受ける定電流トランジスタや定電流
ＭＯＳＦＥＴに抵抗とキャパシタからなる時定数が設け
られ、各機能ブロック或いは機能ユニットでの動作電圧
ＶＥＥの変動に影響されないように定電流を形成する。
これにより、ＥＣＬのような小信号レベルの信号を安定
して伝達させることができるものとなる。

【００９７】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）入力信号に対応した電流スイッチ回路の出力信
号を受けて動作電源電圧に出力電流を流すアクティブプ
ルダウン回路を負荷とするようなエミッタフォロワトラ
ンジスタからなる出力回路を含み、上記電流スイッチ回
路の動作電流を流す定電流素子に抵抗素子を介して定電
圧を伝えるとともに、定電流素子の入力と動作電源電圧
との間に設けられたキャパシタを設けて時定数回路を構
成し、その時定数を上記出力回路の出力信号の周期より
長く設定する。この構成では、上記の出力回路により大
きな駆動電流と信号振幅を得ることができるとともに、
出力回路に流れる電流により動作電源電圧に発生するノ
イズ成分に対して、定電流素子の入力側に設けられた時
定数回路により定電圧素子に与えられる定電圧を安定化
させることによって電流スイッチ回路により形成される
小振幅信号のレベルマージンを確保することができると
いう効果が得られる。

【００９８】（２）上記（１）により、ＣＭＯＳ回路
からなるメモリセルのアドレス選択や書き込みアンプの
ように比較的大きな駆動電流と信号振幅を必要とする負
荷を、ＥＣＬ回路の出力により直接に駆動できるから、
高速化が実現できるという効果が得られる。

【００９９】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本願発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。例えば、
入力信号はＥＣＬレベルの他、それと同様な小振幅の信
号であればよい。それ故、電流スイッチ回路は、バイポ
ーラ型トランジスタにより構成されるもの他、差動形態
のＭＯＳＦＥＴを用いるものであってもよい。ＥＣＬレ
ベルのような小振幅の出力信号を受けて、比較的大きな
駆動電流と信号振幅を得るための出力回路に設けられる
アクティブプルダウン回路の具体的構成は、種々の実施
例形態を採ることができる。

【０１００】出力回路としては、大きな駆動電流や信号
振幅を得るために電源電圧側にスイッチ電流が流れるよ
うな構成を採るものであれば何であってもよい。動作電
圧としてはＥＣＬ回路のように負の電圧を用いるもの
他、正の電圧を用いるものであってもよい。ＣＭＯＳ回
路は、前記のようなメモリアレイの他、ゲートアレイ等
のような論理回路から構成されるものであってもよい。
また、ＥＣＬインターフェイスのスタティック型ＲＡＭ
は、前記のように大規模半導体集積回路装置に内蔵され
るもの他、１つの半導体記憶装置を構成するものであっ
てもよいことはいうまでもない。

【０１０１】この発明は、ＥＣＬレベルのような小振幅
の出力信号を受けて、比較的大きな駆動電流と信号振幅
を得る出力回路を備えた各種半導体集積回路装置に広く
利用できるものである。

【０１０２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、入力信号に対応した電流ス
イッチ回路の出力信号を受けて動作電源電圧に出力電流
を流すアクティブプルダウン回路を負荷とするようなエ
ミッタフォロワトランジスタからなる出力回路を含み、
上記電流スイッチ回路の動作電流を流す定電流素子に抵
抗素子を介して定電圧を伝えるとともに、定電流素子の
入力と動作電源電圧との間に設けられたキャパシタを設
けて時定数回路を構成し、その時定数を上記出力回路の
出力信号の周期より長く設定することにより、上記の出
力回路により大きな駆動電流と信号振幅を得ることがで
きるとともに、出力回路に流れる電流により動作電源電
圧に発生するノイズ成分に対して、定電流素子の入力側
に設けられた時定数回路により定電圧素子に与えられる
定電圧を安定化させることによって電流スイッチ回路に
より形成される小振幅信号のレベルマージンを確保する
ことができる。

【図面の簡単な説明】

【図１】この発明に係るＥＣＬ回路の一実施例を示す回
路図である。

【図２】この発明に係るＥＣＬ回路の他の一実施例を示
す回路図である。

【図３】図１の実施例回路における定電流源を構成する
トランジスタＴ３とエミッタ抵抗Ｒ３及び時定数回路を
構成する抵抗Ｒ５とキャパシタＣ１の一実施例を示す素
子構造断面図である。

【図４】図２の実施例回路における定電流源を構成する
ＭＯＳＦＥＴＱ１び時定数回路を構成する抵抗Ｒ５とキ
ャパシタＣ１の一実施例を示す素子構造断面図である。

【図５】この発明が適用されたスタティック型ＲＡＭに
おけるアドレスバッファとプリデコーダ回路の一実施例
を示す回路図である。

【図６】この発明が適用されたスタティック型ＲＡＭに
おける定電圧ＶＩＥ及びＶＥＭの電圧発生回路の一実施
例を示す回路図である。

【図７】この発明が適用されたスタティック型ＲＡＭに
おけるメモリアレイ部とその周辺回路の一実施例を示す
回路図である。

【図８】この発明が適用されたスタティック型ＲＡＭに
おけるデコーダ回路とレベル変換回路の一実施例を示す
回路図である。

【図９】この発明が適用されたスタティック型ＲＡＭに
おける書き込み回路の一実施例を示す回路図である。

【図１０】この発明に用いられる定電圧発生回路の一実
施例を示す回路図である。

【図１１】この発明が適用される半導体集積回路装置に
用いられる基準電圧発生回路の一実施例を示す回路図で
ある。

【図１２】図９の書き込み回路に設けられるオア回路の
一実施例を示す回路図である。

【図１３】この発明が適用されたスタティック型ＲＡＭ
の書き込み動作の一例を示すタイミング図である。

【図１４】この発明に係る半導体集積回路装置の一実施
例を示すチップ内レイアウト図である。

【符号の説明】

Ｚ…可変インピーダンス、Ａｌ…アルミニュウム配線、
Ｂ…ベース、Ｅ…エミッタ、Ｃ…コレクタ、ＦＰＳ…１
層目ポリシリコン層、ＳＰＳ…２層目ポリシリコン層、
ＬＯＣＯＳ…フィールド絶縁膜、ＳｉＯ₂…絶縁膜、層
間絶縁膜、Ｌ１，Ｌ２…実線（配線）Ｇ…ゲート、Ｓ…
ソース、Ｄ…ドレイン、ＭＣ…メモリセル、Ｉｃｓ，Ｉ
ｅｆ…定電流、Ｗ…ワード線、ＤＴ，ＤＢ…相補データ
線、ＩＢ…データ入力バッファ、ＯＢ…データ出力バッ
ファ、ＮＯＲ１，ＮＯＲ２…ノアゲート回路（選択回
路）、ＣＤＴ，ＣＤＢ…共通相補データ線、ＶＣＳＧ…
定電圧発生回路。

Claims

【特許請求の範囲】

【請求項１】入力信号に対応した電流スイッチ回路
と、電流スイッチ回路の出力信号を受けて動作電源電圧
に出力電流を流す出力回路と、上記電流スイッチ回路の
動作電流を流す定電流素子と、この定電流素子に定電圧
を伝える抵抗素子と定電流素子の入力と動作電源電圧と
の間に設けられたキャパシタとからなり、上記出力回路
の出力信号の周期より長く設定された時定数を持つよう
にされた時定数回路とを含むことを特徴とする半導体集
積回路装置。
【請求項２】上記電流スイッチ回路はＥＣＬ論理回路
を構成し、出力回路はアクティブプルダウン回路を負荷
とするエミッタフォロワ回路であることを特徴とする請
求項１の半導体集積回路装置。
【請求項３】上記時定数回路は、１つの機能ブロック
に設けられる複数からなる定電流素子に対して共通に設
けられるものであることを特徴とする請求項１又は請求
項２の半導体集積回路装置。
【請求項４】上記１つの機能ブロックは、動作電源電
圧に出力電流を流す出力回路を持つものに動作電流電圧
とは定電流源を介して接続される回路が含まれるもので
あることを特徴とする請求項３の半導体集積回路装置。
【請求項５】上記複数の機能ブロックに設けられる定
電流素子に供給される定電圧は、半導体集積回路装置に
設けられた１つの定電圧発生回路により形成されるもの
が供給に供給されるものであることを特徴とする請求項
３又は請求項４の半導体集積回路装置。
【請求項６】上記電流スイッチ回路と出力回路は、Ｅ
ＣＬインターフェイスとＭＯＳＦＥＴからなるメモリセ
ルとを含むスタティック型ＲＡＭにおける比較的重い負
荷を駆動する回路に用いられ、時定数回路の時定数はＲ
ＡＭのサイクル時間より長く設定されるものであること
を特徴とする請求項１の半導体集積回路装置。