JPH0532792B2 - - Google Patents
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- JPH0532792B2 JPH0532792B2 JP1028697A JP2869789A JPH0532792B2 JP H0532792 B2 JPH0532792 B2 JP H0532792B2 JP 1028697 A JP1028697 A JP 1028697A JP 2869789 A JP2869789 A JP 2869789A JP H0532792 B2 JPH0532792 B2 JP H0532792B2
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- JP
- Japan
- Prior art keywords
- fuzzy
- output
- input
- membership function
- ccd
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N7/00—Computing arrangements based on specific mathematical models
- G06N7/02—Computing arrangements based on specific mathematical models using fuzzy logic
- G06N7/04—Physical realisation
- G06N7/043—Analogue or partially analogue implementation
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S706/00—Data processing: artificial intelligence
- Y10S706/90—Fuzzy logic
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computational Mathematics (AREA)
- Evolutionary Computation (AREA)
- Molecular Biology (AREA)
- Fuzzy Systems (AREA)
- Biomedical Technology (AREA)
- Algebra (AREA)
- Artificial Intelligence (AREA)
- Health & Medical Sciences (AREA)
- Data Mining & Analysis (AREA)
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- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Life Sciences & Earth Sciences (AREA)
- Devices For Executing Special Programs (AREA)
- Feedback Control In General (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明は電荷転送デバイス素子（CCD）を用
いたフアジイ演算回路、特にCCDが有する優れ
た性質を利用して高速フアジイ演算が行ないうる
フアジイ演算回路および該演算回路を用いたフア
ジイ計算機に関するものである。
いたフアジイ演算回路、特にCCDが有する優れ
た性質を利用して高速フアジイ演算が行ないうる
フアジイ演算回路および該演算回路を用いたフア
ジイ計算機に関するものである。
(ロ) 従来の技術
1965年、米国カルフオルニア大学のザデー（L.
A.Zadeh）教授によりフアジイ理論と応用につい
て「ジヤーナル・オブ・インフオーメーシヨン・
アンド・コントロール」に発表されて以来、幾多
の経緯を辿つた後、今日においてはその優れた性
質が見直されてフアジイ理論を応用したフアジイ
制御・フアジイ計算機、フアジイ人工頭脳におけ
る実用面の研究と開発が活発になつてきている。
A.Zadeh）教授によりフアジイ理論と応用につい
て「ジヤーナル・オブ・インフオーメーシヨン・
アンド・コントロール」に発表されて以来、幾多
の経緯を辿つた後、今日においてはその優れた性
質が見直されてフアジイ理論を応用したフアジイ
制御・フアジイ計算機、フアジイ人工頭脳におけ
る実用面の研究と開発が活発になつてきている。
フアジイ制御は、特定分野の熟練者（エキスパ
ート）が長年の経験から得たカン（勘）など、人
間の感覚や言葉のもつあ・い・ま・い・さ（曖味さ）を
定
量化し処理するために、制御アルゴリズムをif〜
then（もし…ならば、〜せよ）形式（フアジイ制
御ルール）で表現し、フアジイ推論を用いて計算
機にその実行をなさしめるものである。
ート）が長年の経験から得たカン（勘）など、人
間の感覚や言葉のもつあ・い・ま・い・さ（曖味さ）を
定
量化し処理するために、制御アルゴリズムをif〜
then（もし…ならば、〜せよ）形式（フアジイ制
御ルール）で表現し、フアジイ推論を用いて計算
機にその実行をなさしめるものである。
すなわち、例えば速度について「ゆつくり」、
「中位のスピード」、「早く」などに対応するあい
まいな言語情報を各メンバーシツプ関数で表わ
し、if〜then形式の各フアジイルールに対して、
１つの事実を照合して凡その合致度を調べ、前記
ルールの前件部ifの合致度によつて、後件部then
のメンバーシツプ関数を切りとり、各推論結果を
得てから、該あいまいな情報からなる全推論結果
から核心（エツセンス）を抽出（これをデフアジ
フイケーシヨンと称する）する。なお、デフアジ
コイケーシヨン方法は、いろいろ提案されている
が重心法が最も多く用いられているのが実情であ
る。
「中位のスピード」、「早く」などに対応するあい
まいな言語情報を各メンバーシツプ関数で表わ
し、if〜then形式の各フアジイルールに対して、
１つの事実を照合して凡その合致度を調べ、前記
ルールの前件部ifの合致度によつて、後件部then
のメンバーシツプ関数を切りとり、各推論結果を
得てから、該あいまいな情報からなる全推論結果
から核心（エツセンス）を抽出（これをデフアジ
フイケーシヨンと称する）する。なお、デフアジ
コイケーシヨン方法は、いろいろ提案されている
が重心法が最も多く用いられているのが実情であ
る。
次に、フアジイ推論を実行する計算機（ここで
これを仮にフアジイ計算機と称する）というもの
について考えてみる。従来のデイジタル計算機の
取扱う情報は全て２元情報（０，１の組合わせの
バイナリーワード）で表わされた明確な情報であ
るが、フアジイ計算機はあ・い・ま・い・な言語情報ご
と
にメンバーシツプ関数で特定された情報を取扱
い、処理すべきワード（仮にこれをフアジイワー
ドと称する）は、各メンバーシツプ関数について
０から１までのグレードにおいて、０，0.1，
0.2，0.3…などの少数で表わされた多数の情報を
処理しなければならない。
これを仮にフアジイ計算機と称する）というもの
について考えてみる。従来のデイジタル計算機の
取扱う情報は全て２元情報（０，１の組合わせの
バイナリーワード）で表わされた明確な情報であ
るが、フアジイ計算機はあ・い・ま・い・な言語情報ご
と
にメンバーシツプ関数で特定された情報を取扱
い、処理すべきワード（仮にこれをフアジイワー
ドと称する）は、各メンバーシツプ関数について
０から１までのグレードにおいて、０，0.1，
0.2，0.3…などの少数で表わされた多数の情報を
処理しなければならない。
フアジイ計算機においては、「ゆつくり」だの
「もつと早く」だのというあいまいな言語情報を
扱うと言つても、フアジイ計算機内のフアジイ論
理回路で実行される推論の「事実」（入力情報）
と出力情報は確定した値（例えば15℃であると
か、5Vであるとか）であるので、これらの入出
力情報を高速に処理できなければ、内部で実行し
ているフアジイ推論が高速であつても、その処理
が大きく制限されてしまうことになる。
「もつと早く」だのというあいまいな言語情報を
扱うと言つても、フアジイ計算機内のフアジイ論
理回路で実行される推論の「事実」（入力情報）
と出力情報は確定した値（例えば15℃であると
か、5Vであるとか）であるので、これらの入出
力情報を高速に処理できなければ、内部で実行し
ているフアジイ推論が高速であつても、その処理
が大きく制限されてしまうことになる。
(ハ) 発明が解決しようとする問題点
フアジイ理論を応用したフアジイ制御によるエ
キスパートシステムのはしり（スチームエンジン
のフアジイ制御）を、1974年にロンドン大学のマ
ンダニ教授（Mamdani）がはじめて発表して以
後においても、フアジイ制御技術の歴史は未だ浅
い。しかし、最近になつてやつと本格的なエキス
パートシステムがいくつか実現され、それらの効
果が高く評価されるようになつてきている。
キスパートシステムのはしり（スチームエンジン
のフアジイ制御）を、1974年にロンドン大学のマ
ンダニ教授（Mamdani）がはじめて発表して以
後においても、フアジイ制御技術の歴史は未だ浅
い。しかし、最近になつてやつと本格的なエキス
パートシステムがいくつか実現され、それらの効
果が高く評価されるようになつてきている。
しかしながら、フアジイ制御のためのフアジイ
推論を実行するに際し、従来はデイジタル計算機
を使用せざるを得なかつたので、専用のハードウ
エアによつてフアジイ推論を行なう速度そのもの
は早くできたとしても「事実」を入力してから推
論結果が表示部に表示されるまでの速度が上記の
デイジタル計算機の処理能力で制限されてしま
う。したがつて、フアジイ情報の入出力は勿論の
こと、フアジイ演算そのものが効果的に行なえる
フアジイ計算機専用のフアジイ演算回路の開発が
待たれていた。
推論を実行するに際し、従来はデイジタル計算機
を使用せざるを得なかつたので、専用のハードウ
エアによつてフアジイ推論を行なう速度そのもの
は早くできたとしても「事実」を入力してから推
論結果が表示部に表示されるまでの速度が上記の
デイジタル計算機の処理能力で制限されてしま
う。したがつて、フアジイ情報の入出力は勿論の
こと、フアジイ演算そのものが効果的に行なえる
フアジイ計算機専用のフアジイ演算回路の開発が
待たれていた。
また、デイジタルメモリを介して現在の素子の
状態量から制御量に直接マツピングしてしまう方
式も提案されており、該方式によれば演算時間は
飛躍的に短縮できる可能性はあるが、パラメータ
の細かな調整が困難である。更に演算増幅等を多
数組合わせた構成のアナログ型フアジイ情報処理
チツプも現在開発されてはいるが、演算速度ある
いは処理能力の点で不十分である。
状態量から制御量に直接マツピングしてしまう方
式も提案されており、該方式によれば演算時間は
飛躍的に短縮できる可能性はあるが、パラメータ
の細かな調整が困難である。更に演算増幅等を多
数組合わせた構成のアナログ型フアジイ情報処理
チツプも現在開発されてはいるが、演算速度ある
いは処理能力の点で不十分である。
(ニ) 問題点を解決するための手段
CCDに代表される電荷転送型素子は、1970年
に最初、ボイル（Boyle）によつて発表された比
較的若いSiデバイス素子で、マイノリテイキヤリ
アとダイナミツクな電界効果を利用したものであ
るが、電荷転送によつて機能デバイスを構成する
という新規な技術思想とLSI技術の進歩に伴つて
著しく発展した。そしてCCDのもつ性質を利用
して撮像素子、大容量メモリ、アナログ信号処
理、マツチドフイルタをはじめとする各種フイル
タ、遅延線などが実用化されている。しかしなが
ら、フアジイ計算機のような高度の情報処理装置
には、まだ、あまり利用されていないのが現状で
ある。
に最初、ボイル（Boyle）によつて発表された比
較的若いSiデバイス素子で、マイノリテイキヤリ
アとダイナミツクな電界効果を利用したものであ
るが、電荷転送によつて機能デバイスを構成する
という新規な技術思想とLSI技術の進歩に伴つて
著しく発展した。そしてCCDのもつ性質を利用
して撮像素子、大容量メモリ、アナログ信号処
理、マツチドフイルタをはじめとする各種フイル
タ、遅延線などが実用化されている。しかしなが
ら、フアジイ計算機のような高度の情報処理装置
には、まだ、あまり利用されていないのが現状で
ある。
本発明はCCDの有する多機能性、すなわちア
ナログメモリとしての機能、アナログ量が直接取
扱える特徴、低消費電力、低雑音など、電荷転送
機能に伴なう上記のCCDの性質を利用して基本
フアジイ演算回路および該演算回路を利用した経
済的なフアジイ計算機を提供することを目的とし
ている。
ナログメモリとしての機能、アナログ量が直接取
扱える特徴、低消費電力、低雑音など、電荷転送
機能に伴なう上記のCCDの性質を利用して基本
フアジイ演算回路および該演算回路を利用した経
済的なフアジイ計算機を提供することを目的とし
ている。
ところで、フアジイ演算に必要な最小機能は、
周知の「フアジイ推論エンジン」（例えば、知識
としてのＡとＢ、および事実としてのA′を入力
して結論としてのB′を出力するアーキテクチヤ）
の性質からして（その詳細は、例えば講談社、昭
和63年８月19日発行、山川烈著「FUZZYコンピ
ユータの発想」参照）、結局、下記の二種の基本
的機能とその組合わせによつて実現可能である。
すなわち、 (i) 複数のフアジイ情報のうち、最大または最小
の情報を選択して出力する機能、および (ii) 複数の序列化されたフアジイ情報に対してそ
の代表値を決定しうる機能、とに集約される。
周知の「フアジイ推論エンジン」（例えば、知識
としてのＡとＢ、および事実としてのA′を入力
して結論としてのB′を出力するアーキテクチヤ）
の性質からして（その詳細は、例えば講談社、昭
和63年８月19日発行、山川烈著「FUZZYコンピ
ユータの発想」参照）、結局、下記の二種の基本
的機能とその組合わせによつて実現可能である。
すなわち、 (i) 複数のフアジイ情報のうち、最大または最小
の情報を選択して出力する機能、および (ii) 複数の序列化されたフアジイ情報に対してそ
の代表値を決定しうる機能、とに集約される。
このため、本発明においては、CCDを用いて
基本的なフアジイ演算回路素子およびデフアジフ
アイアを構成すると共に前記フアジイ演算回路素
子を多数組合わせかつ前記デフアジフアイアを接
続してなるフアジイ計算機を構成している。
基本的なフアジイ演算回路素子およびデフアジフ
アイアを構成すると共に前記フアジイ演算回路素
子を多数組合わせかつ前記デフアジフアイアを接
続してなるフアジイ計算機を構成している。
(ホ) 作 用
CCDを用いてANDおよびOR機能を含む基本
フアジイ演算回路素子とデフアジフアイアが実現
されたので前記回路素子をフアジイ変数の数だけ
並列に接続し、その出力側に前記デフアジフアイ
アを接続することによつてフアジイ制御専用の高
速フアジイ計算機が実現できる。
フアジイ演算回路素子とデフアジフアイアが実現
されたので前記回路素子をフアジイ変数の数だけ
並列に接続し、その出力側に前記デフアジフアイ
アを接続することによつてフアジイ制御専用の高
速フアジイ計算機が実現できる。
(ヘ) 実施例
第１図ａは本発明によるCCDを用いたフアジ
イ演算回路の１つの実施例を示す。この実施例に
おいて、CCDの転送電極のポテンシヤル井戸へ
の信号電荷を注入するのに三相のPE法
（potential equilibration−電荷の電位平衡法）
を採用している。
イ演算回路の１つの実施例を示す。この実施例に
おいて、CCDの転送電極のポテンシヤル井戸へ
の信号電荷を注入するのに三相のPE法
（potential equilibration−電荷の電位平衡法）
を採用している。
図中、IDは入力ダイオード、G1は第１ゲート
電極、G2は第２ゲート電極、T1は第１転送電極、
T2は第２転送電極、T3は第３転送電極、FGはフ
ローテイング・ゲート、OG1は第１出力ゲート電
極、OG2は第２出力ゲート電極、OD1は第１出力
ダイオード、OD2は第２出力ダイオード、１と２
はオアゲート、３はインバータ、４はFG増幅器、
Ｈはチヤンネルストツプ、Ｓは入力端子、φ1，
φ2，φ3は駆動パルスの入力端子、Ｆは制御信号
の取り出し端子、Ｃは選択信号の入力端子、
OUT1およびOUT2は出力端子を示す。
電極、G2は第２ゲート電極、T1は第１転送電極、
T2は第２転送電極、T3は第３転送電極、FGはフ
ローテイング・ゲート、OG1は第１出力ゲート電
極、OG2は第２出力ゲート電極、OD1は第１出力
ダイオード、OD2は第２出力ダイオード、１と２
はオアゲート、３はインバータ、４はFG増幅器、
Ｈはチヤンネルストツプ、Ｓは入力端子、φ1，
φ2，φ3は駆動パルスの入力端子、Ｆは制御信号
の取り出し端子、Ｃは選択信号の入力端子、
OUT1およびOUT2は出力端子を示す。
動作においては、IDへ短いパルス電圧を加え
てIDからの電荷をG1の障壁を横切つてG2のポテ
ンシヤル井戸に注入させる。次いでIDを逆バイ
アスさせてG1の障壁を超えるG2の余分の電荷を
IDへ注入してから各転送電極T2，T3，T1に駆動
パルスφ2，φ3，φ1を順次与えて電荷を転送する。
てIDからの電荷をG1の障壁を横切つてG2のポテ
ンシヤル井戸に注入させる。次いでIDを逆バイ
アスさせてG1の障壁を超えるG2の余分の電荷を
IDへ注入してから各転送電極T2，T3，T1に駆動
パルスφ2，φ3，φ1を順次与えて電荷を転送する。
入力側から順次転送された電荷はFGに達する
と、FGで電荷が検出され、電荷量に対応する電
圧信号が誘起されFG増幅器４を介して増幅した
後、制御信号がＦからとり出される。
と、FGで電荷が検出され、電荷量に対応する電
圧信号が誘起されFG増幅器４を介して増幅した
後、制御信号がＦからとり出される。
一方、端子Ｃには選択信号が与えられるので、
ゲート１または２を介して出力ゲートOG1または
OG2が作動され、対応する出力ダイオードOD1ま
たはOD2から電荷信号が出力される。選択信号
は、例えば低レベルのとき大なる方の出力信号
OUT1を選択し、高レベルで小さい方の出力信号
OUT1を選択するようにしてもよい。
ゲート１または２を介して出力ゲートOG1または
OG2が作動され、対応する出力ダイオードOD1ま
たはOD2から電荷信号が出力される。選択信号
は、例えば低レベルのとき大なる方の出力信号
OUT1を選択し、高レベルで小さい方の出力信号
OUT1を選択するようにしてもよい。
第１図ｂは、上記のように構成され作動する第
１図ａの基本回路を１つのシンボルで表わした図
である。後ほど述べるように、本発明においては
シンボルで表わされた基本回路素子を多数組合わ
せて別の選択回路を構成してゆく。
１図ａの基本回路を１つのシンボルで表わした図
である。後ほど述べるように、本発明においては
シンボルで表わされた基本回路素子を多数組合わ
せて別の選択回路を構成してゆく。
なお、入出力信号が電荷の形で基本回路に入出
力される場合には、入力側の入力ダイオードID
第１および第２のゲート電極G1，G2、および出
力側の第１および第２の出力ダイオードOD1，
OD2は省略することができる。第２図ａはそのよ
うな構成を示し、第２図ｂはそのシンボルを示
す。
力される場合には、入力側の入力ダイオードID
第１および第２のゲート電極G1，G2、および出
力側の第１および第２の出力ダイオードOD1，
OD2は省略することができる。第２図ａはそのよ
うな構成を示し、第２図ｂはそのシンボルを示
す。
第３図ａは、第１図ｂまたは第２図ｂに示す基
本回路を２個組合わせて構成した２入力信号用最
小値選択回路の実施例を示す。
本回路を２個組合わせて構成した２入力信号用最
小値選択回路の実施例を示す。
同図において、前記の基本回路１０，１１を２
個並列に接続し、それぞれの端子Ｆを比較器１２
の各入力へ接続すると共に前記比較器１２の出力
側を、一方ではインバータ１３を介して基本回路
１０の端子Ｃに接続し、他方では基本回路１１の
端子Ｃに直接接続した構成になつている。したが
つて、２つの基本回路１０，１１の各フローテイ
ングゲート端子Ｆで検出された制御信号を比較器
１２で比較することによつて、出力端子out2から
は大きい方の転送電荷に対応する出力が、そして
出力端子out1からは小さい方の転送電荷に対応す
る出力が得られる。
個並列に接続し、それぞれの端子Ｆを比較器１２
の各入力へ接続すると共に前記比較器１２の出力
側を、一方ではインバータ１３を介して基本回路
１０の端子Ｃに接続し、他方では基本回路１１の
端子Ｃに直接接続した構成になつている。したが
つて、２つの基本回路１０，１１の各フローテイ
ングゲート端子Ｆで検出された制御信号を比較器
１２で比較することによつて、出力端子out2から
は大きい方の転送電荷に対応する出力が、そして
出力端子out1からは小さい方の転送電荷に対応す
る出力が得られる。
第３図ｂは、このように一体的に構成され作動
する第３図ａの基本回路のシンボルを示す。
する第３図ａの基本回路のシンボルを示す。
第４図ａは、多数の入力信号のうちから最大の
入力信号を選択して出力する選択回路の実施例を
示す。
入力信号を選択して出力する選択回路の実施例を
示す。
この実施例においては第１図ｂまたは第２図ｂ
に示すような基本回路１，２，３，…Ｎを用いて
第４図ａのように、各F1，F2，F3…FN端子から
の出力、および各C1，C2，C3…CN端子へ与える
入力を、オペアンプA1，A2，A3，…Anおよび抵
抗R11〜R1N，R21〜R2N，R31〜R3N，…RN1〜RNN
によりマトリツクス状に構成すれば（ニユーラル
ネツトワークのアナログ電子回路モデルと等価、
一合原一幸著「ニユーラルコンピユータ」東京電
機大学出版、1988年、参照）、全入力信号のうち
最大の入力信号が与えられた基本回路ｉからの出
力を選択することができる。
に示すような基本回路１，２，３，…Ｎを用いて
第４図ａのように、各F1，F2，F3…FN端子から
の出力、および各C1，C2，C3…CN端子へ与える
入力を、オペアンプA1，A2，A3，…Anおよび抵
抗R11〜R1N，R21〜R2N，R31〜R3N，…RN1〜RNN
によりマトリツクス状に構成すれば（ニユーラル
ネツトワークのアナログ電子回路モデルと等価、
一合原一幸著「ニユーラルコンピユータ」東京電
機大学出版、1988年、参照）、全入力信号のうち
最大の入力信号が与えられた基本回路ｉからの出
力を選択することができる。
すなわち、各オペアンプの入出力特性を第４図
中で示した特性にしておけば、各段について等し
い数の入力電圧が抵抗Ri1〜Rio（ｉ＝１，２，３
…Ｎ）を介して加算されて各オペアンプにそれぞ
れ印加されるので、各アンプの入出力特性の閾値
を適当にしておくことによつて入力信号のうちの
最大の信号が出力端子outから取り出せる。
中で示した特性にしておけば、各段について等し
い数の入力電圧が抵抗Ri1〜Rio（ｉ＝１，２，３
…Ｎ）を介して加算されて各オペアンプにそれぞ
れ印加されるので、各アンプの入出力特性の閾値
を適当にしておくことによつて入力信号のうちの
最大の信号が出力端子outから取り出せる。
第４図ｂは、このように多入力信号のうち、最
大の信号を選択する第４図ａの基本回路を、単体
としてのシンボルで示している。なお、第４図に
おいて端子Draioからの出力は当面は不要である
が、アンプの入出力特性を適当に選ぶことによつ
て多入力信号のうち最小の信号を選択することも
できることは当業者には明らかであろう。
大の信号を選択する第４図ａの基本回路を、単体
としてのシンボルで示している。なお、第４図に
おいて端子Draioからの出力は当面は不要である
が、アンプの入出力特性を適当に選ぶことによつ
て多入力信号のうち最小の信号を選択することも
できることは当業者には明らかであろう。
第５図ａは、OR論理およびAND論理機能を実
現するフアジイORおよびフアジイAND回路の実
施例を示す。この実施例においては、第３図ｂに
示した２入力選択回路を複数個並列に接続し21，
22，23，…ijとし、各２入力選択回路の入力に
は、２つのメンバーシツプ関数を構成しているそ
れぞれの要素（エレメント）F1→F2→を入力すれば、
出力端子の一方にはフアジイAND出力が、そし
て他方の出力端子にはフアジイOR出力がとり出
せる。すなわち、第６図に示すように２つのメン
バーシツプ関数F1，F2のエンベロープのうち、
共通の部分をもたない双峰型のエンベロープはフ
アジイORがとられ、共通部分はフアジイANDが
とられる。
現するフアジイORおよびフアジイAND回路の実
施例を示す。この実施例においては、第３図ｂに
示した２入力選択回路を複数個並列に接続し21，
22，23，…ijとし、各２入力選択回路の入力に
は、２つのメンバーシツプ関数を構成しているそ
れぞれの要素（エレメント）F1→F2→を入力すれば、
出力端子の一方にはフアジイAND出力が、そし
て他方の出力端子にはフアジイOR出力がとり出
せる。すなわち、第６図に示すように２つのメン
バーシツプ関数F1，F2のエンベロープのうち、
共通の部分をもたない双峰型のエンベロープはフ
アジイORがとられ、共通部分はフアジイANDが
とられる。
第５図ｂは、上記のように構成され作動する第
５図ａのフアジイAND−OR演算素子のシンボル
を示す。
５図ａのフアジイAND−OR演算素子のシンボル
を示す。
第７図は、フアジイ計算機に必要なデフアジフ
アイアをCCDで構成した実施例を示す。
アイアをCCDで構成した実施例を示す。
図中、T1は第１転送電極、T2は第２転送電極、
T3は第３転送電極、G1はゲート電極、T4は第４
転送電極、B1は第１バス、B2は第２バス、S1，
S2はFETトランジスタ、R1，R2は抵抗、ORはオ
ペアンプ、Ｈはチヤンネルストツプをそれぞれ示
す。
T3は第３転送電極、G1はゲート電極、T4は第４
転送電極、B1は第１バス、B2は第２バス、S1，
S2はFETトランジスタ、R1，R2は抵抗、ORはオ
ペアンプ、Ｈはチヤンネルストツプをそれぞれ示
す。
ゲート電極G1は、各チヤンネルCH1〜CHNに
おいてそれぞれが異なる長さのb1とb2に２分割さ
れている。すなわち、分割の比率b1：b2が各チヤ
ンネル毎に所定の率で変えてあり、例えば左から
b1／（b1＋b2）＝0.1，0.2，0.3…0.9のように構成
され、各チヤンネルもメンバーシツプ関数を構成
するエレメント数、すなわち、フアジイワードの
エレメント数に対応している。
おいてそれぞれが異なる長さのb1とb2に２分割さ
れている。すなわち、分割の比率b1：b2が各チヤ
ンネル毎に所定の率で変えてあり、例えば左から
b1／（b1＋b2）＝0.1，0.2，0.3…0.9のように構成
され、各チヤンネルもメンバーシツプ関数を構成
するエレメント数、すなわち、フアジイワードの
エレメント数に対応している。
このような構成によつて、冒頭に述べた(ii)の機
能である複数の序列化された信号に対してその代
表値を決定する機能、換言すれば、全体のフアジ
イ推論結果の重心を求める作用を行なわせること
ができる。
能である複数の序列化された信号に対してその代
表値を決定する機能、換言すれば、全体のフアジ
イ推論結果の重心を求める作用を行なわせること
ができる。
すなわち、動作において、デフアジフアイアの
入力に与えられた電荷q1，q2，q3，…qNは、駆動
パルスφ3，φ1，φ2が印加された各転送電極T1，
T2，T3を介して転送されゲート電極G1に達す
る。そして該ゲート電極G1において分割比率
b1／b1＋b2のそれぞれ異なるチヤンネルを経て転
送電極T4に至るまでにバスB1およびバスB2には
前記分割率b1およびb2で決まる電荷が集められ
る。バスB2はFETトランジスタS2のソースに、
またバスB1はS1のソースに接続されているので、
S1，S2のゲート電極にφ3が与えられると両者の
バスB1，B2の積算電荷の差に対応する電位差が
とり出されオペアンプOPを介して出力される。
入力に与えられた電荷q1，q2，q3，…qNは、駆動
パルスφ3，φ1，φ2が印加された各転送電極T1，
T2，T3を介して転送されゲート電極G1に達す
る。そして該ゲート電極G1において分割比率
b1／b1＋b2のそれぞれ異なるチヤンネルを経て転
送電極T4に至るまでにバスB1およびバスB2には
前記分割率b1およびb2で決まる電荷が集められ
る。バスB2はFETトランジスタS2のソースに、
またバスB1はS1のソースに接続されているので、
S1，S2のゲート電極にφ3が与えられると両者の
バスB1，B2の積算電荷の差に対応する電位差が
とり出されオペアンプOPを介して出力される。
すなわち、各チヤンネルのG1は第７図ａに示
す実施例の場合に（10チヤンネルと仮定すると）、
左から１：９，２：８，３：７，…９：１の割合
に分割されているので、オペアンプOPから出力
される電位Ｖは Ｖ＝Ｋ｛（0.9×q1＋0.8×q2 ＋0.7×q3…0.1×q9） −（0.1×q1＋0.2×q2 ＋0.3×q3，…0.9×q9）｝ で表われる（但し、Ｋは回路で決まる感度係数）。
す実施例の場合に（10チヤンネルと仮定すると）、
左から１：９，２：８，３：７，…９：１の割合
に分割されているので、オペアンプOPから出力
される電位Ｖは Ｖ＝Ｋ｛（0.9×q1＋0.8×q2 ＋0.7×q3…0.1×q9） −（0.1×q1＋0.2×q2 ＋0.3×q3，…0.9×q9）｝ で表われる（但し、Ｋは回路で決まる感度係数）。
第４転送電極T4で、全チヤンネルを介して転
送された総電荷量を検出できる手段を設けておく
ことによつて（図示せず）、電荷分布の重心位置
をとり出すことができる。すなわち、前記Ｖは全
チヤンネルの電荷量のモーメントを求める式と同
じことであるので、入力された総電荷量q1＋q2＋
q3＋…q9が一定であれば、前記Ｖ式は電荷分布の
重心位置を直接表わし、総電荷量が変動するよう
な場合には出力を、T4で検出した総電荷量で除
算することによつて同様に重心位置を求めること
ができる。このことは、フアジイ制御において各
フアジイ推論結果から得られる最終メンバーシツ
プ関数の重心（該最終メンバーシツプ関数の面積
を等しく２分する位置）を算出するデフアジフイ
ケーシヨンが行ないうることを示している。
送された総電荷量を検出できる手段を設けておく
ことによつて（図示せず）、電荷分布の重心位置
をとり出すことができる。すなわち、前記Ｖは全
チヤンネルの電荷量のモーメントを求める式と同
じことであるので、入力された総電荷量q1＋q2＋
q3＋…q9が一定であれば、前記Ｖ式は電荷分布の
重心位置を直接表わし、総電荷量が変動するよう
な場合には出力を、T4で検出した総電荷量で除
算することによつて同様に重心位置を求めること
ができる。このことは、フアジイ制御において各
フアジイ推論結果から得られる最終メンバーシツ
プ関数の重心（該最終メンバーシツプ関数の面積
を等しく２分する位置）を算出するデフアジフイ
ケーシヨンが行ないうることを示している。
第７図ｂは、上記のように構成され作動する第
７図ａのデフアジフアイアの基本回路のシンボル
を表わす。
７図ａのデフアジフアイアの基本回路のシンボル
を表わす。
第８図は、本発明による前記各基本回路素子を
用いて構成したフアジイ計算機の実施例を示す。
用いて構成したフアジイ計算機の実施例を示す。
本発明によるフアジイ計算機は大きく分けて３
つの部分で構成されている。すなわち、適合度算
出部１００、トランケーシヨン兼合成部２００、
およびデフアジフアイア３００からなつている。
つの部分で構成されている。すなわち、適合度算
出部１００、トランケーシヨン兼合成部２００、
およびデフアジフアイア３００からなつている。
適合度算出部３００は、フアジイ制御ルール
１，２，３，…Ｋの各前件部ifに対応する第１の
メンバーシツプ関数f1の各エレメントが記憶され
ている記憶素子M11〜M1N、第２のメンバーシツ
プ関数f2の各エレメントが記憶されている記憶素
子M21〜M2N，…第Ｋのメンバーシツプ関数fKの
各エレメントが記憶されている記憶素子MK1〜
MKNの外に２入力のうち小さい方を選択する第３
図ｂに示した各素子からなる各選択回路Ｃ、該各
選択回路から出力される信号のうち最大値を選択
する第４図ｂに示した各選択回路Ｅから構成され
ている。
１，２，３，…Ｋの各前件部ifに対応する第１の
メンバーシツプ関数f1の各エレメントが記憶され
ている記憶素子M11〜M1N、第２のメンバーシツ
プ関数f2の各エレメントが記憶されている記憶素
子M21〜M2N，…第Ｋのメンバーシツプ関数fKの
各エレメントが記憶されている記憶素子MK1〜
MKNの外に２入力のうち小さい方を選択する第３
図ｂに示した各素子からなる各選択回路Ｃ、該各
選択回路から出力される信号のうち最大値を選択
する第４図ｂに示した各選択回路Ｅから構成され
ている。
一方、トランケーシヨン兼合成部２００は、前
記フアジイ制御ルール１，２，３…Ｋの各後件部
thenに対応する第１のメンバーシツプ関数f′1の
各エレメントが記憶されている記憶素子M′11〜
M′1N、同第２のメンバーシツプ関数が記憶され
ているM′21〜M′2N，…同第Ｋのメンバーシツプ
関数f′Kの各エレメントが記憶されている記憶素
子M′K1〜M′KNの外に、適合度算出部１００の各
最大値選択回路Ｅからの各出力により前記後件部
thenの各メンバーシツプ関数をトランケートする
（切りとる）各選択回路Ｃ、それに前記各選択回
路Ｃからの出力のうち最大出力を選択する各選択
回路Ｅから構成されている。
記フアジイ制御ルール１，２，３…Ｋの各後件部
thenに対応する第１のメンバーシツプ関数f′1の
各エレメントが記憶されている記憶素子M′11〜
M′1N、同第２のメンバーシツプ関数が記憶され
ているM′21〜M′2N，…同第Ｋのメンバーシツプ
関数f′Kの各エレメントが記憶されている記憶素
子M′K1〜M′KNの外に、適合度算出部１００の各
最大値選択回路Ｅからの各出力により前記後件部
thenの各メンバーシツプ関数をトランケートする
（切りとる）各選択回路Ｃ、それに前記各選択回
路Ｃからの出力のうち最大出力を選択する各選択
回路Ｅから構成されている。
更に、デフアジフアイア３００は、第７図ｂで
示した基本回路で構成されている。
示した基本回路で構成されている。
なお、第８図において、５０は第１のシフトレ
ジスタであり、これは入力端子Ａから入力される
前記各メンバーシツプ関数f1，f2，…fKの各エレ
メント情報を前記各記憶素子へ送り込むシフトレ
ジスタ、６０は第２のシフトレジスタであつて、
これは入力端子Ｂから入力される前記各メンバー
シツプ関数f′1，f′2…f′Kの各エレメント情報を前
記各記憶素子M′11〜M′1N，M′21〜M′2N…，M′K1
〜M′KNへ送り込むシフトレジスタであり、それ
にA1〜AKは各増幅器をそれぞれ示す。
ジスタであり、これは入力端子Ａから入力される
前記各メンバーシツプ関数f1，f2，…fKの各エレ
メント情報を前記各記憶素子へ送り込むシフトレ
ジスタ、６０は第２のシフトレジスタであつて、
これは入力端子Ｂから入力される前記各メンバー
シツプ関数f′1，f′2…f′Kの各エレメント情報を前
記各記憶素子M′11〜M′1N，M′21〜M′2N…，M′K1
〜M′KNへ送り込むシフトレジスタであり、それ
にA1〜AKは各増幅器をそれぞれ示す。
上記のように構成された本発明によるフアジイ
計算機の動作を説明する。
計算機の動作を説明する。
適合度算出部１００の入力に、１つの「事実」
に対応するフアジイワード（事実のメンバーシツ
プ関数）を構成する各エレメント1N1〜1NNが入
力されると各記憶素子M11〜M12，M21〜M2N…
MK1〜MKN内に記憶されている各メンバーシツプ
関数f1，f2…fKの内容と比較され、小さい方の信
号が各選択回路Ｃからそれぞれ選択される。そし
て各フアジイ制御ルール１，２，３…Ｋに対応す
る各選択回路Ｃからの出力のうち最大出力が各選
択回路Ｅから出力され、各増幅器A1〜ANを介し
てトランケート兼合成部２００へ送られる。
に対応するフアジイワード（事実のメンバーシツ
プ関数）を構成する各エレメント1N1〜1NNが入
力されると各記憶素子M11〜M12，M21〜M2N…
MK1〜MKN内に記憶されている各メンバーシツプ
関数f1，f2…fKの内容と比較され、小さい方の信
号が各選択回路Ｃからそれぞれ選択される。そし
て各フアジイ制御ルール１，２，３…Ｋに対応す
る各選択回路Ｃからの出力のうち最大出力が各選
択回路Ｅから出力され、各増幅器A1〜ANを介し
てトランケート兼合成部２００へ送られる。
このようにして各回路Ｅから出力された各出力
（各最大値）、各記憶素子M′11〜M′1N，M′21〜
M′2N，…M′K1〜M′KNに記憶されているフアジイ
制御ルールの後件部thenの各メンバーシツプ関数
f′1，f′2，…f′Nがそれぞれトランケートされる。
（各最大値）、各記憶素子M′11〜M′1N，M′21〜
M′2N，…M′K1〜M′KNに記憶されているフアジイ
制御ルールの後件部thenの各メンバーシツプ関数
f′1，f′2，…f′Nがそれぞれトランケートされる。
このようにして所定の値でそれぞれ切りとられ
た各メンバーシツプ関数f′1，f′2，…f′Nのエンベ
ロープに相当する各最大値、すなわち、各フアジ
イ推論結果が合成された１つの総合推論結果メン
バーシツプ関数に対応する信号u1〜uNがトランケ
ーシヨン兼合成部２００の各最大値選択回路Ｃか
ら出力され、それらの信号がデフアジフアイア３
００へ与えられる。
た各メンバーシツプ関数f′1，f′2，…f′Nのエンベ
ロープに相当する各最大値、すなわち、各フアジ
イ推論結果が合成された１つの総合推論結果メン
バーシツプ関数に対応する信号u1〜uNがトランケ
ーシヨン兼合成部２００の各最大値選択回路Ｃか
ら出力され、それらの信号がデフアジフアイア３
００へ与えられる。
デフアジフアイア３００では、第７図ａについ
て説明した原理にもとづき、各入力信号u1〜uNの
モーメントを求めて上記総合推論結果メンバーシ
ツプ関数の重心位置を求め確定値として出力す
る。
て説明した原理にもとづき、各入力信号u1〜uNの
モーメントを求めて上記総合推論結果メンバーシ
ツプ関数の重心位置を求め確定値として出力す
る。
第９図ａは、第８図のフアジイ計算機の適合度
算出手段１００への１つの事実として入力された
フアジイ入力について、縦の各記憶素子に記憶さ
れたフアジイ制御ルール前件部の各メンバーシツ
プ関数との適合度が調べられ、その適合度分布出
力が発生される様子をシミユレーシヨンモデルで
示したものである。
算出手段１００への１つの事実として入力された
フアジイ入力について、縦の各記憶素子に記憶さ
れたフアジイ制御ルール前件部の各メンバーシツ
プ関数との適合度が調べられ、その適合度分布出
力が発生される様子をシミユレーシヨンモデルで
示したものである。
第９図ｂは、第８図に示したフアジイ計算機の
トランケーシヨン兼合成部２００へ印加された各
適合度出力により、前記フアジイルールの後件部
の各メンバーシツプ関数が切りとられ合成される
様子を別のシミユレーシヨンモデルで示したもの
である。
トランケーシヨン兼合成部２００へ印加された各
適合度出力により、前記フアジイルールの後件部
の各メンバーシツプ関数が切りとられ合成される
様子を別のシミユレーシヨンモデルで示したもの
である。
さて、第８図に示したフアジイ計算機において
は、フアジイ制御ルールの前件部は入力Fi→が１つ
のメンバーシツプ関数であつたので、それぞれ１
つであつた。すなわち、第８図は簡略化すれば第
１０図ａのように表わせる。
は、フアジイ制御ルールの前件部は入力Fi→が１つ
のメンバーシツプ関数であつたので、それぞれ１
つであつた。すなわち、第８図は簡略化すれば第
１０図ａのように表わせる。
しかしながら、前記ルールの前件部ifが、例え
ば、「A1お・よ・び・A2がｄならば、Ｂをｅとせよ」の
ように２つの条件（AND）設定されているよう
な場合、事実の入力もFi1→，Fi2→の２つの入力メン
バーシツプ関数を扱うことになる。したがつて、
この場合は第１０図ｂに示すように構成すること
ができる。すなわち、２個の適合度算出部１００
を使つて両者を第５図に示したフアジイAND−
OR回路のフアジイAND出力をとり出してトラン
ケーシヨン兼合成部２００へ与え、各デフアジイ
フアイア３００−１，３００−２を介して重心を
とり出せば、更に複雑な演算が行なえる。
ば、「A1お・よ・び・A2がｄならば、Ｂをｅとせよ」の
ように２つの条件（AND）設定されているよう
な場合、事実の入力もFi1→，Fi2→の２つの入力メン
バーシツプ関数を扱うことになる。したがつて、
この場合は第１０図ｂに示すように構成すること
ができる。すなわち、２個の適合度算出部１００
を使つて両者を第５図に示したフアジイAND−
OR回路のフアジイAND出力をとり出してトラン
ケーシヨン兼合成部２００へ与え、各デフアジイ
フアイア３００−１，３００−２を介して重心を
とり出せば、更に複雑な演算が行なえる。
フアジイ制御ルールの前件部が３つ以上あつて
も理屈は同じであるので本発明のフアジイ計算機
によつて一層複雑な演算制御が可能となる。
も理屈は同じであるので本発明のフアジイ計算機
によつて一層複雑な演算制御が可能となる。
(ト) 発明の効果
以上、フアジイ演算を行なうのに必要な各種基
本演算回路およびそれらの回路素子を用いたフア
ジイ計算機の実施例について述べてきたが、本発
明においては数々の優れた特質、特性を有する
CCD素子を用いてデフアジフアイアをも含めた
基本的なフアジイ演算回路を構成し、そのような
フアジイ演算回路素子を多数用いて本格的なフア
ジイ計算機を構成した。
本演算回路およびそれらの回路素子を用いたフア
ジイ計算機の実施例について述べてきたが、本発
明においては数々の優れた特質、特性を有する
CCD素子を用いてデフアジフアイアをも含めた
基本的なフアジイ演算回路を構成し、そのような
フアジイ演算回路素子を多数用いて本格的なフア
ジイ計算機を構成した。
したがつて入出力部が従来のデイジタル計算機
を用いるフアジイ制御装置と異つて、本発明によ
るフアジイ計算機は入出力部も含めて回路はすべ
て「マツシブ・パラレル」に構成されているの
で、フアジイ情報の効率的な情報処理が行なえ
る。
を用いるフアジイ制御装置と異つて、本発明によ
るフアジイ計算機は入出力部も含めて回路はすべ
て「マツシブ・パラレル」に構成されているの
で、フアジイ情報の効率的な情報処理が行なえ
る。
なお、第１図または第２図に示す基本回路にお
いてCCD受光素子群をフアジイ入力信号源とし
て利用すれば、光が照射された受光素子群上の照
度分布状態などを直接処理することができるので
画像処理分野においても本発明は効果的である。
いてCCD受光素子群をフアジイ入力信号源とし
て利用すれば、光が照射された受光素子群上の照
度分布状態などを直接処理することができるので
画像処理分野においても本発明は効果的である。
第１図ａ，ｂは本発明による基本回路の実施例
のうちの１つで、CCDを用いた２入力に対する
出力選択回路の実施例とそのシンボルを表わす
図、第２図ａ，ｂは電荷入力型の２入力に対する
出力選択回路の別の実施例、第３図ａ，ｂは第１
図または第２図の回路を２つ組合わせて構成した
２入力に対する大小選択回路とそのシンボルを表
わす図、第４図ａ，ｂは第３図の選択回路を多数
用いて抵抗とオペアンプとをマトリツクス状に接
続した多入力信号に対する最大入力信号選択回路
の実施例とそのシンボルを表わす図、第５図ａ，
ｂはフアジイAND−OR回路の実施例とそのシン
ボルを表わす図、第６図は２つのフアジイメンバ
シツプ関数の論理出力を表わす図、第７図ａ，ｂ
はCCDを用いたデフアジフアイアの実施例とそ
のシンボルを表わす図、第８図は本発明による各
基本回路を多数用いて構成したフアジイ計算機の
実施例、第９図ａ，ｂは第８図においてフアジイ
入力が与えられてから適合度算出を経てトランケ
ーシヨン兼合成信号出力が出されるまでに至る処
理を説明するシミユレーシヨン・モデル図、およ
び第１０図は、フアジイ制御ルールが２つAND
前件部を有する場合のフアジイ計算機の概略構成
図、をそれぞれ示す。 図中、IDは入力ダイオード、G1，G2は第１お
よび第２のゲート電極、T1，T2，T3は第１〜第
３の転送電極、OG1，OG2は第１および第２の出
力ゲート電極、OD1，OD2は第１および第２の出
力ダイオード、FGはフローテイングゲート、Ｈ
はチヤンネルストツプ、１，２はオアゲート、３
はインバータ、４はFG増幅器、５０，６０はシ
フトレジスタ、M11〜MKNは第１群の記憶素子、
１００は適合度算出部、２００はトランケーシヨ
ン兼合成部、M′11〜M′KNは第２群の記憶素子、
３００はデフアジフアイア、Ｃは入力に対する大
小選択回路、Ｅは多入力に対する最大入力選択回
路、A1〜AKは増幅器をそれぞれ示す。
のうちの１つで、CCDを用いた２入力に対する
出力選択回路の実施例とそのシンボルを表わす
図、第２図ａ，ｂは電荷入力型の２入力に対する
出力選択回路の別の実施例、第３図ａ，ｂは第１
図または第２図の回路を２つ組合わせて構成した
２入力に対する大小選択回路とそのシンボルを表
わす図、第４図ａ，ｂは第３図の選択回路を多数
用いて抵抗とオペアンプとをマトリツクス状に接
続した多入力信号に対する最大入力信号選択回路
の実施例とそのシンボルを表わす図、第５図ａ，
ｂはフアジイAND−OR回路の実施例とそのシン
ボルを表わす図、第６図は２つのフアジイメンバ
シツプ関数の論理出力を表わす図、第７図ａ，ｂ
はCCDを用いたデフアジフアイアの実施例とそ
のシンボルを表わす図、第８図は本発明による各
基本回路を多数用いて構成したフアジイ計算機の
実施例、第９図ａ，ｂは第８図においてフアジイ
入力が与えられてから適合度算出を経てトランケ
ーシヨン兼合成信号出力が出されるまでに至る処
理を説明するシミユレーシヨン・モデル図、およ
び第１０図は、フアジイ制御ルールが２つAND
前件部を有する場合のフアジイ計算機の概略構成
図、をそれぞれ示す。 図中、IDは入力ダイオード、G1，G2は第１お
よび第２のゲート電極、T1，T2，T3は第１〜第
３の転送電極、OG1，OG2は第１および第２の出
力ゲート電極、OD1，OD2は第１および第２の出
力ダイオード、FGはフローテイングゲート、Ｈ
はチヤンネルストツプ、１，２はオアゲート、３
はインバータ、４はFG増幅器、５０，６０はシ
フトレジスタ、M11〜MKNは第１群の記憶素子、
１００は適合度算出部、２００はトランケーシヨ
ン兼合成部、M′11〜M′KNは第２群の記憶素子、
３００はデフアジフアイア、Ｃは入力に対する大
小選択回路、Ｅは多入力に対する最大入力選択回
路、A1〜AKは増幅器をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ 入力側において駆動パルスが印加される少な
くとも第１、第２、第３の電荷転送電極、および
出力側において少なくとも第１および第２のゲー
ト電極とを有する同一のCCD素子を２個並列に
接続し、前記各CCD素子の前記第３の転送電極
にフローテイングゲートをそれぞれ設け、該２つ
のフローテイングゲートからの電荷検出信号を比
較手段を介して比較し、その比較出力によつて二
入力のうち小さい方または大きい方の入力信号を
選択することを特徴とする２入力用フアジイ演算
回路。 ２ 入力側において駆動パルスが印加される少な
くとも第１、第２、第３の電荷転送電極、および
出力側において少なくとも第１および第２のゲー
ト電極とを有する同一のCCD素子を多数並列に
接続すると共に前記各CCD素子の第３の各電荷
転送電極に設けられた各フローテイングゲートお
よび出力側の各選択端子間に最大入力信号選択回
路網を接続し、よつて入力された多入力信号のう
ち最大入力信号のみを選択して出力するよう構成
されたことを特徴とする最大入力選択用フアジイ
演算回路。 ３ CCDを用いたフアジイ計算機であつて、 (a) 所定数（１，２，…Ｋ）のフアジイ制御ルー
ルのそれぞれに対応して、それらのルールの各
前件部ifの各メンバーシツプ関数f1，f2，…fK
を記憶する各Ｎエレメントからなる第１列〜第
Ｋ列の複数の第１記憶素子群M11〜M1N，M21
〜M2N…MK1〜MKNと、少なくとも１つの事実
としての入力信号のメンバーシツプ関数を構成
するエレメント情報が入力されるＮ本の入力線
と、前記各記憶素子に記憶された各メンバーシ
ツプ関数と前記入力信号の各エレメント情報と
を並列に比較して小さい方の値を選択する複数
のマトリツクス状選択回路Ｃ，Ｃ，…Ｃと、前
記各選択回路からの各メンバーシツプ関数出力
のうち最大値を選択する複数の最大値選択回路
Ｅ，Ｅ…Ｅとからなる適合度算出部１００、 (b) 前記所定数のフアジイ制御ルールの各後件部
thenの各メンバーシツプ関数f′1，f′2…f′Kを記
憶する各Ｎエレメントからなる第１列〜第Ｋ列
の複数の第２記憶素子群M′11〜M′1N，M′21〜
M′2N…M′K1〜M′KNと、前記適合度算出部から
の各最大値選択回路の出力により前記各記憶素
子に記憶された後件部の各メンバーシツプ関数
を同時に切りとるマトリツクス状に接続された
複数の選択回路と、該各選択回路からの各メン
バーシツプ関数出力のうちの各最大値を選択す
る複数の最大値選択回路からなるトランケーシ
ヨン兼合成部２００、および (c) 前記トランケーシヨン兼合成部の前記各最大
値選択回路からの各出力に基づいてその重心位
置を算出するデフアジフアイアとを備え、よつ
て入力から出力に至るまでフアジイ演算処理さ
れるように構成したことを特徴とするフアジイ
計算機。 ４ 特許請求の範囲第３項記載のフアジイ計算機
において、前記デフアジフアイアは、入力側にお
いて少なくとも第１、第２、第３の電荷転送電
極、次いでゲート電極、そして第４の電荷転送電
極の順からなるＮチヤンネルのCCD素子で構成
され、各チヤンネルストツプ間に形成された前記
各チヤンネル中の前記ゲート電極は、それぞれ異
なる分割比率で２分割され、各分割比率b1／（b1
＋b2）に応じた電荷の累積の差に相当する電圧信
号から、前記デフアジフアイアに入力された入力
信号としての総合推論メンバーシツプ関数の重心
位置、すなわち代表値をとり出すように構成され
たことを特徴とするフアジイ計算機。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1028697A JPH02208787A (ja) | 1989-02-09 | 1989-02-09 | フアジイ演算回路および該回路を用いたファジイ計算機 |
| US07/478,136 US5136685A (en) | 1989-02-09 | 1990-02-09 | Fuzzy logic computer using charge coupled devices |
| US07/760,745 US5247472A (en) | 1989-02-09 | 1991-10-15 | Fuzzy logic operation circuit utilizing charge coupled devices |
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