JPH053290A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH053290A JPH053290A JP3257454A JP25745491A JPH053290A JP H053290 A JPH053290 A JP H053290A JP 3257454 A JP3257454 A JP 3257454A JP 25745491 A JP25745491 A JP 25745491A JP H053290 A JPH053290 A JP H053290A
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- gate
- transistor
- bipolar
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/996—Masterslice integrated circuits using combined field effect technology and bipolar technology
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】ゲートアレイＬＳＩを含むセミカスタムＬＳＩ
の基本セルにおいて、バイポーラトランジスタとＭＯＳ
トランジスタの最適なレイアウトを提供することにあ
る。 【構成】論理ゲートの出力段を構成するバイポーラトラ
ンジスタと、該バイポーラトランジスタを駆動するＭＯ
Ｓトランジスタとを有する基本セルにおいて、ＭＯＳト
ランジスタのゲートの長手方向の延長方向又は長手方向
に対して直角方向に上記バイポーラトランジスタを配置
し、又はバイポーラトランジスタとバイポーラトランジ
スタの電荷引き抜き手段を配置することにより達成され
る。 【効果】延長方向に配置すると未使用のバイポーラトラ
ンジスタ領域を論理回路構成用の内部配線領域として利
用でき、直角方向に配置するとゲートのセル高さを所定
の高さにすることができる。
の基本セルにおいて、バイポーラトランジスタとＭＯＳ
トランジスタの最適なレイアウトを提供することにあ
る。 【構成】論理ゲートの出力段を構成するバイポーラトラ
ンジスタと、該バイポーラトランジスタを駆動するＭＯ
Ｓトランジスタとを有する基本セルにおいて、ＭＯＳト
ランジスタのゲートの長手方向の延長方向又は長手方向
に対して直角方向に上記バイポーラトランジスタを配置
し、又はバイポーラトランジスタとバイポーラトランジ
スタの電荷引き抜き手段を配置することにより達成され
る。 【効果】延長方向に配置すると未使用のバイポーラトラ
ンジスタ領域を論理回路構成用の内部配線領域として利
用でき、直角方向に配置するとゲートのセル高さを所定
の高さにすることができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に係
り、特に、ＭＯＳトランジスタとバイポーラトランジス
タより構成される高速で、低消費電力のゲートアレイＬ
ＳＩを含むセミカスタムＬＳＩに関する。
り、特に、ＭＯＳトランジスタとバイポーラトランジス
タより構成される高速で、低消費電力のゲートアレイＬ
ＳＩを含むセミカスタムＬＳＩに関する。
【０００２】
【従来の技術】ゲートアレイＬＳＩとは、ＬＳＩを製造
する時に用いる１０数枚のホトマスクのうちで配線に相
当するマスクのみを開発品種に応じて作成して所望の電
気回路動作を有するＬＳＩを製造するものである。この
マスタスライス方式の概念は１９６０年代からあると言
われている。
する時に用いる１０数枚のホトマスクのうちで配線に相
当するマスクのみを開発品種に応じて作成して所望の電
気回路動作を有するＬＳＩを製造するものである。この
マスタスライス方式の概念は１９６０年代からあると言
われている。
【０００３】ゲートアレイＬＳＩの構成を図３に示す。
ＬＳＩチップ１０はその外周にボンディングパッド及び
入出力回路領域１４を持ち、内部にはトランジスタ等の
素子から成る基本セル１１をｘ軸方向に配列した基本セ
ル列１２を配線領域１３を挾んで繰り返し配置した構成
を採っている。所望の電気回路動作を得るために、隣接
した基本セル１１を１個あるいは数個結線してＮＡＮＤ
ゲートやフリップフロップ等を形成する。そして複数個
の基本セル１１で形成した各種論理ゲート間を論理図に
従って配線することによって１つのＬＳＩを構成する。
ＬＳＩチップ１０はその外周にボンディングパッド及び
入出力回路領域１４を持ち、内部にはトランジスタ等の
素子から成る基本セル１１をｘ軸方向に配列した基本セ
ル列１２を配線領域１３を挾んで繰り返し配置した構成
を採っている。所望の電気回路動作を得るために、隣接
した基本セル１１を１個あるいは数個結線してＮＡＮＤ
ゲートやフリップフロップ等を形成する。そして複数個
の基本セル１１で形成した各種論理ゲート間を論理図に
従って配線することによって１つのＬＳＩを構成する。
【０００４】
【発明が解決しようとする課題】従来のＣＭＯＳゲート
アレイＬＳＩでは、基本セル１１はＣＭＯＳトランジス
タから構成されている。ＣＭＯＳ回路は消費電力が小さ
いという特長を有しているが、ＭＯＳトランジスタの伝
達コンダクタンスが小さいため、負荷容量が大きいとそ
の充放電に時間がかかり、スピードが遅くなる欠点があ
った。
アレイＬＳＩでは、基本セル１１はＣＭＯＳトランジス
タから構成されている。ＣＭＯＳ回路は消費電力が小さ
いという特長を有しているが、ＭＯＳトランジスタの伝
達コンダクタンスが小さいため、負荷容量が大きいとそ
の充放電に時間がかかり、スピードが遅くなる欠点があ
った。
【０００５】また、従来のバイポーラゲートアレイＬＳ
Ｉでは、基本セル１１はバイポーラトランジスタ及び抵
抗などから構成されている。バイポーラ回路は、バイポ
ーラトランジスタの伝達コンダクタンスがＭＯＳトラン
ジスタに比して大きいために、負荷容量が大きくなって
もスピードが落ちにくいという特長を有しているが、大
電流を低インピーダンス回路に流し込んだり、流し出し
たりするので消費電力が大きいという欠点があった。
Ｉでは、基本セル１１はバイポーラトランジスタ及び抵
抗などから構成されている。バイポーラ回路は、バイポ
ーラトランジスタの伝達コンダクタンスがＭＯＳトラン
ジスタに比して大きいために、負荷容量が大きくなって
もスピードが落ちにくいという特長を有しているが、大
電流を低インピーダンス回路に流し込んだり、流し出し
たりするので消費電力が大きいという欠点があった。
【０００６】これらの欠点を補うために、バイポーラ・
ＭＯＳ複合回路が提案されている。ここで、バイポーラ
・ＭＯＳ複合回路のインバータ回路のレイアウトが、IE
EETransactions on Electron Devices，Ｖol．ＥＤ−１
６，Ｎo.１１，１９６９のｐ．９５１に掲載されてい
る。このレイアウトでは、バイポーラトランジスタの引
き抜き手段が無いために、回路としては消費電力が大き
くなり、実用的ではないという欠点がある。また、この
レイアウトは、インバータ回路単体のレイアウトであ
り、ゲートアレイＬＳＩを含むセミカスタムＬＳＩに用
いられるものではない。
ＭＯＳ複合回路が提案されている。ここで、バイポーラ
・ＭＯＳ複合回路のインバータ回路のレイアウトが、IE
EETransactions on Electron Devices，Ｖol．ＥＤ−１
６，Ｎo.１１，１９６９のｐ．９５１に掲載されてい
る。このレイアウトでは、バイポーラトランジスタの引
き抜き手段が無いために、回路としては消費電力が大き
くなり、実用的ではないという欠点がある。また、この
レイアウトは、インバータ回路単体のレイアウトであ
り、ゲートアレイＬＳＩを含むセミカスタムＬＳＩに用
いられるものではない。
【０００７】本発明の目的は、ゲートアレイＬＳＩを含
むセミカスタムＬＳＩの基本セルにおいて、バイポーラ
トランジスタとＭＯＳトランジスタの最適なレイアウト
を提供することにある。
むセミカスタムＬＳＩの基本セルにおいて、バイポーラ
トランジスタとＭＯＳトランジスタの最適なレイアウト
を提供することにある。
【０００８】本発明の他の目的は、ＤＡ(Design Automa
tion）システムにおいて、自動配線処理が容易になるレ
イアウトを施したゲートアレイＬＳＩを含むセミカスタ
ムＬＳＩを提供することにある。
tion）システムにおいて、自動配線処理が容易になるレ
イアウトを施したゲートアレイＬＳＩを含むセミカスタ
ムＬＳＩを提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、バイポーラトランジスタで出力段を構成し、MOSト
ランジスタで論理とバイポーラトランジスタを駆動させ
る回路を構成する基本セルにおいて、ＭＯＳトランジス
タのゲートの長手方向の延長方向にバイポーラトランジ
スタを配置する、又は、バイポーラトランジスタとベー
ス電荷引き抜き手段とを配置することを特徴とする。
に、バイポーラトランジスタで出力段を構成し、MOSト
ランジスタで論理とバイポーラトランジスタを駆動させ
る回路を構成する基本セルにおいて、ＭＯＳトランジス
タのゲートの長手方向の延長方向にバイポーラトランジ
スタを配置する、又は、バイポーラトランジスタとベー
ス電荷引き抜き手段とを配置することを特徴とする。
【００１０】さらに、上記目的を達成するために、上記
基本セルにおいて、ＭＯＳトランジスタのゲートの長手
方向に対して直角方向にバイポーラトランジスタを配置
する、又はバイポーラトランジスタをベース引き抜き手
段を配置することを特徴とする。
基本セルにおいて、ＭＯＳトランジスタのゲートの長手
方向に対して直角方向にバイポーラトランジスタを配置
する、又はバイポーラトランジスタをベース引き抜き手
段を配置することを特徴とする。
【００１１】
【作用】ＭＯＳデバイスの低消費電力特性とバイポーラ
デバイスの高速特性に着目し、両デバイスを組み合せた
複合回路とする。すなわち、バイポーラトランジスタで
出力段を構成し、ＭＯＳトランジスタで論理回路を構成
するとともに、バイポーラトランジスタを駆動する回路
を構成し、このバイポーラ・ＭＯＳの複合回路と、バイ
ポーラトランジスタのベース電荷を引き抜く手段とを基
本セルとしている。この基本セルにおいて、ＭＯＳトラ
ンジスタのゲートの長手方向の延長方向にバイポーラト
ランジスタを配置することにより、未使用のバイポーラ
トランジスタ上を論理回路の構成のための内部配線領域
として有効に引用できるので、バイポーラトランジスタ
の付加による面積の増加を最少限にすることが可能とな
る。また、ＭＯＳトランジスタのゲートの長手方向に対
して直角方向にバイポーラトランジスタを配置すると、
論理回路を構成する際に、ＢｉＣＭＯＳゲートとＣＭＯ
Ｓゲートのセルの高さを揃えることができるので、配線
領域の凸凹がなくなり、ＤＡ(Design Automation）シス
テムにおける自動配線処理が容易になる。ここでセルの
高さは、配線レイアウトの平面図の上下方向の長さのこ
とである。
デバイスの高速特性に着目し、両デバイスを組み合せた
複合回路とする。すなわち、バイポーラトランジスタで
出力段を構成し、ＭＯＳトランジスタで論理回路を構成
するとともに、バイポーラトランジスタを駆動する回路
を構成し、このバイポーラ・ＭＯＳの複合回路と、バイ
ポーラトランジスタのベース電荷を引き抜く手段とを基
本セルとしている。この基本セルにおいて、ＭＯＳトラ
ンジスタのゲートの長手方向の延長方向にバイポーラト
ランジスタを配置することにより、未使用のバイポーラ
トランジスタ上を論理回路の構成のための内部配線領域
として有効に引用できるので、バイポーラトランジスタ
の付加による面積の増加を最少限にすることが可能とな
る。また、ＭＯＳトランジスタのゲートの長手方向に対
して直角方向にバイポーラトランジスタを配置すると、
論理回路を構成する際に、ＢｉＣＭＯＳゲートとＣＭＯ
Ｓゲートのセルの高さを揃えることができるので、配線
領域の凸凹がなくなり、ＤＡ(Design Automation）シス
テムにおける自動配線処理が容易になる。ここでセルの
高さは、配線レイアウトの平面図の上下方向の長さのこ
とである。
【００１２】
【実施例】以下、本発明を実施例によって詳細に説明す
る。
る。
【００１３】図２にトーテムポール出力形２入力ＮＡＮ
Ｄ回路を示す。
Ｄ回路を示す。
【００１４】図２に於いて、２０は、コレクタが電源端
子２０３に、エミッタが出力端子２０２に接続される第
１のＮＰＮトランジスタ（以下ＮＰＮと略す）、２１
は、コレクタが出力端子２０２に、エミッタが接地電位
ＧＮＤである固定電位端子に接続される第２のＮＰＮ、
２０１は２個の入力端子、２２及び２３は、各ゲートが
それぞれ異なる入力端子２０１に、各ソース及び各ドレ
インが、第１のＮＰＮ２０のコレクタとベースとの間に
並列にそれぞれ接続されるＰＭＯＳ、２６及び２７は、
各ゲートがそれぞれ異なる入力端子２０１に、各ドレイ
ン及び各ソースが第２のＮＰＮ２１のコレクタとベース
との間に直列にそれぞれ接続されるNMOS、２１０及び２
１１は、第１及び第２のＮＰＮ２０及び２１のベースと
エミッタとの間に設けられる抵抗である。
子２０３に、エミッタが出力端子２０２に接続される第
１のＮＰＮトランジスタ（以下ＮＰＮと略す）、２１
は、コレクタが出力端子２０２に、エミッタが接地電位
ＧＮＤである固定電位端子に接続される第２のＮＰＮ、
２０１は２個の入力端子、２２及び２３は、各ゲートが
それぞれ異なる入力端子２０１に、各ソース及び各ドレ
インが、第１のＮＰＮ２０のコレクタとベースとの間に
並列にそれぞれ接続されるＰＭＯＳ、２６及び２７は、
各ゲートがそれぞれ異なる入力端子２０１に、各ドレイ
ン及び各ソースが第２のＮＰＮ２１のコレクタとベース
との間に直列にそれぞれ接続されるNMOS、２１０及び２
１１は、第１及び第２のＮＰＮ２０及び２１のベースと
エミッタとの間に設けられる抵抗である。
【００１５】図１２は本回路の論理動作を示すものであ
る。
る。
【００１６】まず入力２０１のどちらかが“０”レベル
の時、ＰＭＯＳ２２，２３のどちらかがオンとなり、Ｎ
ＭＯＳ２６，２７のどちらかがオフとなる。したがって
第１のＮＰＮ２０のベース電位が上昇し、第１のＮＰＮ
２０はオンとなり、第２のＮＰＮ２１は抵抗２１１を介
してベース，エミッタ間が短絡されオフとなるので第１
のＮＰＮ２０のエミッタ電流は負荷を充電し出力２０２
は“１”レベルとなる。
の時、ＰＭＯＳ２２，２３のどちらかがオンとなり、Ｎ
ＭＯＳ２６，２７のどちらかがオフとなる。したがって
第１のＮＰＮ２０のベース電位が上昇し、第１のＮＰＮ
２０はオンとなり、第２のＮＰＮ２１は抵抗２１１を介
してベース，エミッタ間が短絡されオフとなるので第１
のＮＰＮ２０のエミッタ電流は負荷を充電し出力２０２
は“１”レベルとなる。
【００１７】入力２０１の両方が“０”レベルの時、Ｐ
ＭＯＳ２２，２３の両方がオンとなり、ＮＭＯＳ２６，
２７の両方がオフとなる。したがって動作は上記と同じ
で出力２０２は“１”となる。
ＭＯＳ２２，２３の両方がオンとなり、ＮＭＯＳ２６，
２７の両方がオフとなる。したがって動作は上記と同じ
で出力２０２は“１”となる。
【００１８】一方入力２０１の両方が“１”レベルの
時、ＰＭＯＳ２２，２３の両方がオフとなり、ＮＭＯＳ
２６，２７の両方がオンとなる。したがって第１のＮＰ
Ｎ２０はベース，エミッタ間が抵抗２１０を介して短絡
されオフとなり、第２のＮＰＮ２１のベース，コレクタ
間はＮＭＯＳ２６，２７を介して短絡されるので、第２
のＮＰＮ２１のベースには出力２０２から電流が供給さ
れ、第２のＮＰＮ２１はオンとなり、出力２０２は
“０”レベルとなる。抵抗２１０，２１１はＮＰＮトラ
ンジスタがオンになる時には、ベース電流を分流する
が、ＮＰＮトランジスタがオフに切換った時に蓄積電荷
を引き抜く働きをする。
時、ＰＭＯＳ２２，２３の両方がオフとなり、ＮＭＯＳ
２６，２７の両方がオンとなる。したがって第１のＮＰ
Ｎ２０はベース，エミッタ間が抵抗２１０を介して短絡
されオフとなり、第２のＮＰＮ２１のベース，コレクタ
間はＮＭＯＳ２６，２７を介して短絡されるので、第２
のＮＰＮ２１のベースには出力２０２から電流が供給さ
れ、第２のＮＰＮ２１はオンとなり、出力２０２は
“０”レベルとなる。抵抗２１０，２１１はＮＰＮトラ
ンジスタがオンになる時には、ベース電流を分流する
が、ＮＰＮトランジスタがオフに切換った時に蓄積電荷
を引き抜く働きをする。
【００１９】本回路によれば、ＣＭＯＳと、バイポーラ
トランジスタの最小構成で２入力ＮＡＮＤ回路が実現で
きる。また、本回路によれば、高周波特性のすぐれたNP
Nバイポーラトランジスタを使用するので、超高速動作
が可能である。
トランジスタの最小構成で２入力ＮＡＮＤ回路が実現で
きる。また、本回路によれば、高周波特性のすぐれたNP
Nバイポーラトランジスタを使用するので、超高速動作
が可能である。
【００２０】また、本回路によれば、高入力インピーダ
ンス，低出力インピーダンス回路を実現でき、電源２０
３から接地までに導電パスを作ることはないので低消費
電力特性を実現できる。
ンス，低出力インピーダンス回路を実現でき、電源２０
３から接地までに導電パスを作ることはないので低消費
電力特性を実現できる。
【００２１】このバイポーラ・ＣＭＯＳ複合回路を好適
に構成できるレイアウトパターンを図１に示し、理解を
助けるために縦構造を図４に示す。図４はインバータ回
路を示すが、共通概念は図１と同じ符号で表わす。
に構成できるレイアウトパターンを図１に示し、理解を
助けるために縦構造を図４に示す。図４はインバータ回
路を示すが、共通概念は図１と同じ符号で表わす。
【００２２】図１には簡潔のため図４の埋込層２２７の
パターン等は省略している。アイソレーション２１２内
にＰＭＯＳ２２，２３、ＮＰＮ２０，抵抗２１０，２１
１及びＮＭＯＳ２６，２７を構成し、アイソレーション
２１３内にＮＰＮ２１を構成する。図１のゲート電極２
２０，２２１上に図２と対応したＭＯＳトランジスタの
番号を示す。Ｐ+ 領域２１９とゲート電極２２０，２２
１からＰＭＯＳ２２，２３が構成され、Ｐウェル２１４
内のＮ+ 領域２２３とゲート電極２２１，220からＮＭ
ＯＳ２６，２７が構成される。ＮＰＮ２０はＰ領域２１
７をベースとし、Ｐ領域２１７内のＮ+ 領域２１８をエ
ミッタとし、Ｎ+ 領域２１５をコレクタとしている。抵
抗２１０，２１１はそれぞれＰ領域２１６，２２２から
構成される。ＮＰＮ２１はアイソレーション２１３内に
あるＰ領域２２５をベースとし、Ｐ領域２２５内のＮ+
領域２２６をエミッタとし、Ｎ+ 領域２２４をコレクタ
としている。
パターン等は省略している。アイソレーション２１２内
にＰＭＯＳ２２，２３、ＮＰＮ２０，抵抗２１０，２１
１及びＮＭＯＳ２６，２７を構成し、アイソレーション
２１３内にＮＰＮ２１を構成する。図１のゲート電極２
２０，２２１上に図２と対応したＭＯＳトランジスタの
番号を示す。Ｐ+ 領域２１９とゲート電極２２０，２２
１からＰＭＯＳ２２，２３が構成され、Ｐウェル２１４
内のＮ+ 領域２２３とゲート電極２２１，220からＮＭ
ＯＳ２６，２７が構成される。ＮＰＮ２０はＰ領域２１
７をベースとし、Ｐ領域２１７内のＮ+ 領域２１８をエ
ミッタとし、Ｎ+ 領域２１５をコレクタとしている。抵
抗２１０，２１１はそれぞれＰ領域２１６，２２２から
構成される。ＮＰＮ２１はアイソレーション２１３内に
あるＰ領域２２５をベースとし、Ｐ領域２２５内のＮ+
領域２２６をエミッタとし、Ｎ+ 領域２２４をコレクタ
としている。
【００２３】次に各素子間の結線について説明する。Ｎ
ＰＮ２０のコレクタ２１５とPMOS22，２３のソースはＡ
ｌ配線４２によって電源に接続される。×印はＡｌ配線
と各素子とのコンタクトを示す。ＰＭＯＳ２２，２３の
ドレインとＮＰＮ２０のベースと抵抗２１０の一端はＡ
ｌ配線２２８によって各々接続される。抵抗２１０の他
の一端とＮＰＮ２０のエミッタ２１８はＡｌ配線２２９
によって接続される。ＮＰＮ２１のエミッタ２２６と抵
抗２１１の一端とＰウェル２１４はＡｌ配線４３によっ
て接地電位に接続される。抵抗２１１の他の一端とＮＭ
ＯＳ２７のソースとＮＰＮ２１のベースはＡｌ配線２３
０によって各々接続される。ＮＭＯＳ２６のドレインと
ＮＰＮ２１のコレクタ２２４はＡｌ配線２３１によって
接続される。図示していないが、ＮＰＮ２０のエミッタ
２１８とＮＰＮ２１のコレクタ２２４は２層目のＡｌ配
線によって接続する。
ＰＮ２０のコレクタ２１５とPMOS22，２３のソースはＡ
ｌ配線４２によって電源に接続される。×印はＡｌ配線
と各素子とのコンタクトを示す。ＰＭＯＳ２２，２３の
ドレインとＮＰＮ２０のベースと抵抗２１０の一端はＡ
ｌ配線２２８によって各々接続される。抵抗２１０の他
の一端とＮＰＮ２０のエミッタ２１８はＡｌ配線２２９
によって接続される。ＮＰＮ２１のエミッタ２２６と抵
抗２１１の一端とＰウェル２１４はＡｌ配線４３によっ
て接地電位に接続される。抵抗２１１の他の一端とＮＭ
ＯＳ２７のソースとＮＰＮ２１のベースはＡｌ配線２３
０によって各々接続される。ＮＭＯＳ２６のドレインと
ＮＰＮ２１のコレクタ２２４はＡｌ配線２３１によって
接続される。図示していないが、ＮＰＮ２０のエミッタ
２１８とＮＰＮ２１のコレクタ２２４は２層目のＡｌ配
線によって接続する。
【００２４】図１に示したレイアウトパターンからＡｌ
配線とコンタクトを除いたパターンを図５に示す。つま
り、図５のパターンに図１のＡｌ配線とコンタクトを施
せば２入力ＮＡＮＤ回路になり、他のＡｌ配線とコンタ
クトを施せばインバータや２入力ＮＯＲ回路を構成する
ことができる。更にフリップフロップ等を構成する場合
には図５のパターンを必要数横に並べて用いれば良い。
したがって、図５を基本セルとして図３のように配置す
れば、ゲートアレイの基本セル列を構成することができ
る。
配線とコンタクトを除いたパターンを図５に示す。つま
り、図５のパターンに図１のＡｌ配線とコンタクトを施
せば２入力ＮＡＮＤ回路になり、他のＡｌ配線とコンタ
クトを施せばインバータや２入力ＮＯＲ回路を構成する
ことができる。更にフリップフロップ等を構成する場合
には図５のパターンを必要数横に並べて用いれば良い。
したがって、図５を基本セルとして図３のように配置す
れば、ゲートアレイの基本セル列を構成することができ
る。
【００２５】本実施例によれば、バイポーラトランジス
タで出力段を構成し、ＭＯＳトランジスタで論理とバイ
ポーラトランジスタを駆動する回路を構成した複合回路
と、バイポーラトランジスタのベース電荷を引き抜く手
段とを基本セルとしたものにおいて、ＭＯＳトランジス
タのゲートの長手方向の延長上にバイポーラトランジス
タを配置し、又は、バイポーラトランジスタとベース電
荷引き抜き手段である抵抗２１０を配置したので、複雑
な論理回路を構成する際に生じる未使用のバイポーラト
ランジスタ領域又はベース電荷引き抜き手段領域を、論
理回路構成のための内部配線領域として有効に利用でき
る。すなわち、バイポーラトランジスタの付加による面
積の増加を実質的に小さくでき、高速，低消費電力で高
密度のゲートアレイＬＳＩを構成することが可能とな
る。
タで出力段を構成し、ＭＯＳトランジスタで論理とバイ
ポーラトランジスタを駆動する回路を構成した複合回路
と、バイポーラトランジスタのベース電荷を引き抜く手
段とを基本セルとしたものにおいて、ＭＯＳトランジス
タのゲートの長手方向の延長上にバイポーラトランジス
タを配置し、又は、バイポーラトランジスタとベース電
荷引き抜き手段である抵抗２１０を配置したので、複雑
な論理回路を構成する際に生じる未使用のバイポーラト
ランジスタ領域又はベース電荷引き抜き手段領域を、論
理回路構成のための内部配線領域として有効に利用でき
る。すなわち、バイポーラトランジスタの付加による面
積の増加を実質的に小さくでき、高速，低消費電力で高
密度のゲートアレイＬＳＩを構成することが可能とな
る。
【００２６】図６はトーテムポール出力形２入力ＮＡＮ
Ｄ回路の他の例を示す。図２の例に於ける抵抗２１０を
ＮＭＯＳ２４０とＰＭＯＳ２４２に、抵抗２１１をＮＭ
ＯＳ２４１に置き換えた例である。ＮＭＯＳ２４０のゲ
ートは電源端子２０３に、ドレイン及びソースはそれぞ
れＮＰＮ２０のベースとエミッタに接続される。
Ｄ回路の他の例を示す。図２の例に於ける抵抗２１０を
ＮＭＯＳ２４０とＰＭＯＳ２４２に、抵抗２１１をＮＭ
ＯＳ２４１に置き換えた例である。ＮＭＯＳ２４０のゲ
ートは電源端子２０３に、ドレイン及びソースはそれぞ
れＮＰＮ２０のベースとエミッタに接続される。
【００２７】ＮＭＯＳ２４１のゲートは電源端子２０３
に、ドレイン及びソースはそれぞれＮＰＮ２１のベース
とエミッタに接続される。ＰＭＯＳ２４２のゲートは接
地電位に、ドレイン及びソースはそれぞれＮＰＮ２０の
エミッタとベースに接続される。図２と同じ部品は同じ
番号で示す。図２とほぼ同じ動作である。ＮＭＯＳ２４
１は非飽和領域で常に動作し、抵抗２１１の代用をして
いる。ＰＭＯＳ242は入力２０１のどちらかが“０”レ
ベルの時に、出力２０２を電源電圧まで上げる働きを
し、ＮＭＯＳ２４０は出力２０２が“０”レベルの時、
ＮＰＮ２０のベース，エミッタ間を短絡し、ＮＰＮ２０
をオフにして、貫通電流をなくし、消費電力を減少させ
る働きをする。本例によれば、抵抗の代わりに小さなチ
ャネル幅を有するＭＯＳトランジスタを用いるので更に
集積度の向上を図ることができる。
に、ドレイン及びソースはそれぞれＮＰＮ２１のベース
とエミッタに接続される。ＰＭＯＳ２４２のゲートは接
地電位に、ドレイン及びソースはそれぞれＮＰＮ２０の
エミッタとベースに接続される。図２と同じ部品は同じ
番号で示す。図２とほぼ同じ動作である。ＮＭＯＳ２４
１は非飽和領域で常に動作し、抵抗２１１の代用をして
いる。ＰＭＯＳ242は入力２０１のどちらかが“０”レ
ベルの時に、出力２０２を電源電圧まで上げる働きを
し、ＮＭＯＳ２４０は出力２０２が“０”レベルの時、
ＮＰＮ２０のベース，エミッタ間を短絡し、ＮＰＮ２０
をオフにして、貫通電流をなくし、消費電力を減少させ
る働きをする。本例によれば、抵抗の代わりに小さなチ
ャネル幅を有するＭＯＳトランジスタを用いるので更に
集積度の向上を図ることができる。
【００２８】このバイポーラ・ＣＭＯＳ複合回路を好適
に構成できるレイアウトパターンを図７に示す。図７に
は簡潔のため埋込層のパターン等は省略している。アイ
ソレーション２４３内にＰＭＯＳ２２，２３，２４２，
ＮＰＮ２０及びＮＭＯＳ２６，２７，２４０，２４１を
構成し、アイソレーション２４４内にＮＰＮ２１を構成
する。ゲート電極２５３，２５４，２５５，２５６上に
図６と対応したＭＯＳトランジスタの番号を示す。Ｐ+
領域２４９とゲート電極２５３，２５４，255からＰＭ
ＯＳ２４２，２３，２２が構成され、Ｐウェル２４５内
のＮ+ 領域250とゲート電極２５４，２５５からＮＭＯ
Ｓ２６，２７が構成される。また、Ｐウェル２４５内の
Ｎ+ 領域２５１，２５２とゲート電極２５６からＮＭＯ
Ｓ２４０，２４１が構成される。ＮＰＮ２０はＰ領域２
４７をベースとし、Ｐ領域２４７内のＮ+ 領域２４８を
エミッタとし、Ｎ+ 領域２４６をコレクタとしている。
に構成できるレイアウトパターンを図７に示す。図７に
は簡潔のため埋込層のパターン等は省略している。アイ
ソレーション２４３内にＰＭＯＳ２２，２３，２４２，
ＮＰＮ２０及びＮＭＯＳ２６，２７，２４０，２４１を
構成し、アイソレーション２４４内にＮＰＮ２１を構成
する。ゲート電極２５３，２５４，２５５，２５６上に
図６と対応したＭＯＳトランジスタの番号を示す。Ｐ+
領域２４９とゲート電極２５３，２５４，255からＰＭ
ＯＳ２４２，２３，２２が構成され、Ｐウェル２４５内
のＮ+ 領域250とゲート電極２５４，２５５からＮＭＯ
Ｓ２６，２７が構成される。また、Ｐウェル２４５内の
Ｎ+ 領域２５１，２５２とゲート電極２５６からＮＭＯ
Ｓ２４０，２４１が構成される。ＮＰＮ２０はＰ領域２
４７をベースとし、Ｐ領域２４７内のＮ+ 領域２４８を
エミッタとし、Ｎ+ 領域２４６をコレクタとしている。
【００２９】ＮＰＮ２１はアイソレーション２４４内に
あるＰ領域２５８をベースとし、Ｐ領域２５８内のＮ+
領域２５９をエミッタとし、Ｎ+ 領域２５７をコレクタ
としている。
あるＰ領域２５８をベースとし、Ｐ領域２５８内のＮ+
領域２５９をエミッタとし、Ｎ+ 領域２５７をコレクタ
としている。
【００３０】次に各素子間の結線について説明する。Ｎ
ＰＮ２０のコレクタ２４６とPMOS22，２３のソースとＮ
ＭＯＳ２４０，２４１のゲート２５６はＡｌ配線４２に
よって電源に接続される。図中×印はＡｌ配線と各素子
とのコンタクトを示す。
ＰＮ２０のコレクタ２４６とPMOS22，２３のソースとＮ
ＭＯＳ２４０，２４１のゲート２５６はＡｌ配線４２に
よって電源に接続される。図中×印はＡｌ配線と各素子
とのコンタクトを示す。
【００３１】ＰＭＯＳ２２，２３のドレインとＮＰＮ２
０のベース２４７とＰＭＯＳ２４２のソースはＡｌ配線
２６０によって各々接続される。ＮＰＮ２０のエミッタ
２４８とＰＭＯＳ２４２のドレインはＡｌ配線２６１に
よって接続される。ＰＭＯＳ２４２のドレインとＮＭＯ
Ｓ２６のドレインとＮＭＯＳ２４０のソースはＡｌ配線
２６２によって接続される。ＮＭＯＳ２６のドレインと
ＮＰＮ２１のコレクタ２５７はＡｌ配線２６３によって
接続される。ＮＭＯＳ２７のソースとＮＭＯＳ２４１の
ドレインとＮＰＮ２１のベース２５８はＡｌ配線２６４
によって各々接続される。ＮＰＮ２１のエミッタ２５９
とＮＭＯＳ２４１のソースとＰＭＯＳ２４２のゲート２
５３とＰウェル２４５はＡｌ配線４３によって接地電位
に接続される。
０のベース２４７とＰＭＯＳ２４２のソースはＡｌ配線
２６０によって各々接続される。ＮＰＮ２０のエミッタ
２４８とＰＭＯＳ２４２のドレインはＡｌ配線２６１に
よって接続される。ＰＭＯＳ２４２のドレインとＮＭＯ
Ｓ２６のドレインとＮＭＯＳ２４０のソースはＡｌ配線
２６２によって接続される。ＮＭＯＳ２６のドレインと
ＮＰＮ２１のコレクタ２５７はＡｌ配線２６３によって
接続される。ＮＭＯＳ２７のソースとＮＭＯＳ２４１の
ドレインとＮＰＮ２１のベース２５８はＡｌ配線２６４
によって各々接続される。ＮＰＮ２１のエミッタ２５９
とＮＭＯＳ２４１のソースとＰＭＯＳ２４２のゲート２
５３とＰウェル２４５はＡｌ配線４３によって接地電位
に接続される。
【００３２】図７に示したレイアウトパターンからＡｌ
配線とコンタクトを除いたパターンを図８に示す。つま
り、図８のパターンに図７のＡｌ配線とコンタクトを施
せば、２入力ＮＡＮＤ回路になり、他のＡｌ配線とコン
タクトを施せばインバータや２入力ＮＯＲ回路を構成す
ることができる。更にフリップフロップ等を構成する場
合には図８のパターンを必要数横に並べて用いれば良
い。したがって、図８を基本セルとして図３のように配
置すれば、ゲートアレイの基本セル列を構成することが
できる。
配線とコンタクトを除いたパターンを図８に示す。つま
り、図８のパターンに図７のＡｌ配線とコンタクトを施
せば、２入力ＮＡＮＤ回路になり、他のＡｌ配線とコン
タクトを施せばインバータや２入力ＮＯＲ回路を構成す
ることができる。更にフリップフロップ等を構成する場
合には図８のパターンを必要数横に並べて用いれば良
い。したがって、図８を基本セルとして図３のように配
置すれば、ゲートアレイの基本セル列を構成することが
できる。
【００３３】本実施例によれば、バイポーラトランジス
タで出力段を構成し、ＭＯＳトランジスタで論理とバイ
ポーラトランジスタを駆動させる回路を構成する複合回
路を基本セルとしたものにおいて、ＭＯＳトランジスタ
のゲートの長手方向の延長上にバイポーラトランジスタ
を配置したので、複雑な論理回路を構成する時に生じる
未使用のバイポーラトランジスタ領域を、論理回路構成
のための内部配線領域として有効に利用できる。すなわ
ち、バイポーラトランジスタの付加による面積の増加を
実質的に小さくでき、高速・低消費電力で高密度のゲー
トアレイＬＳＩを構成することが可能となる。
タで出力段を構成し、ＭＯＳトランジスタで論理とバイ
ポーラトランジスタを駆動させる回路を構成する複合回
路を基本セルとしたものにおいて、ＭＯＳトランジスタ
のゲートの長手方向の延長上にバイポーラトランジスタ
を配置したので、複雑な論理回路を構成する時に生じる
未使用のバイポーラトランジスタ領域を、論理回路構成
のための内部配線領域として有効に利用できる。すなわ
ち、バイポーラトランジスタの付加による面積の増加を
実質的に小さくでき、高速・低消費電力で高密度のゲー
トアレイＬＳＩを構成することが可能となる。
【００３４】図９に示した相補形出力段を持つ２入力Ｎ
ＡＮＤ回路を好適に構成できる本発明の他の実施例を図
１０に示し、理解を助けるために縦構造を図１１に示
す。まず図９の動作を説明する。まず入力８６のどちら
かが“０”レベルの時、PMOS82，８３のどちらかがオン
となり、ＮＭＯＳ８４，８５のどちらかがオフとなる。
したがってＮＰＮ８０とＰＮＰ８１のベース電位が上が
りＮＰＮ８０はオンになり、ＰＮＰ８１はオフになるの
でＮＰＮ８０のエミッタ電流は負荷を充電し出力８７は
“１”レベルとなる。次に入力８６の両方が“０”レベ
ルの時、ＰＭＯＳ８２，８６の両方がオンとなり、ＮＭ
ＯＳ８４，８５の両方がオフとなる。したがって動作は
上記と同じで出力８７は“１”レベルとなる。一方、入
力８６の両方が“１”レベルの時、ＰＭＯＳ８２，８３
の両方がオフとなり、ＮＭＯＳ８４，８５の両方がオン
となる。したがってＮＰＮ８０とＰＮＰ８１のベース電
位が下がり、ＮＰＮ８０はオフとなり、ＰＮＰ８１はオ
ンとなるので、出力８７は“０”レベルとなる。図１０
は図９を好適に構成できるレイアウトパターンを示し、
図１１はその縦構造である。図１１はインバータ回路を
示すが、共通概念は図１０と同じ符号で表わす。図１０
のゲート電極９３，９４上に図９と対応したＭＯＳトラ
ンジスタの番号を示す。Ｐ+ 領域９１とゲート電極９
３，９４からＰＭＯＳ８３，８２が構成され、Ｎ+ 領域
９２とゲート電極９３，９４からＮＭＯＳ８４，８５が
構成される。ＮＰＮ８０はＮ+ 領域９６をエミッタと
し、Ｐ領域９５をベースとし、Ｎ+ 領域９９をコレクタ
としている。またＰＮＰ８１はＰ+ 領域９８をエミッタ
とし、Ｎ領域９７をベースとし、Ｐ+ 領域１００をコレ
クタとしている。ＰＭＯＳ８２，８３のソースとＮＰＮ
８０のコレクタ９９はＶＣＣ電源線１０１で電源に接続
される。ＰＭＯＳ８２，８３のドレイン，NPN８０とＰ
ＮＰ８１のベース９５と９７，ＮＭＯＳ８４のドレイン
間はＡｌ配線１０２によって接続される。ＰＮＰ８１の
コレクタ１００とＮＭＯＳ８５のソースはＧＮＤ電源線
１０３でＧＮＤに接続される。ＮＰＮ８０のエミッタ９
６とＰＮＰ８１のエミッタ９８間はＡｌ配線１０４で接
続され、そこが出力８７となる。入力８６はゲート電極
９３，９４である。
ＡＮＤ回路を好適に構成できる本発明の他の実施例を図
１０に示し、理解を助けるために縦構造を図１１に示
す。まず図９の動作を説明する。まず入力８６のどちら
かが“０”レベルの時、PMOS82，８３のどちらかがオン
となり、ＮＭＯＳ８４，８５のどちらかがオフとなる。
したがってＮＰＮ８０とＰＮＰ８１のベース電位が上が
りＮＰＮ８０はオンになり、ＰＮＰ８１はオフになるの
でＮＰＮ８０のエミッタ電流は負荷を充電し出力８７は
“１”レベルとなる。次に入力８６の両方が“０”レベ
ルの時、ＰＭＯＳ８２，８６の両方がオンとなり、ＮＭ
ＯＳ８４，８５の両方がオフとなる。したがって動作は
上記と同じで出力８７は“１”レベルとなる。一方、入
力８６の両方が“１”レベルの時、ＰＭＯＳ８２，８３
の両方がオフとなり、ＮＭＯＳ８４，８５の両方がオン
となる。したがってＮＰＮ８０とＰＮＰ８１のベース電
位が下がり、ＮＰＮ８０はオフとなり、ＰＮＰ８１はオ
ンとなるので、出力８７は“０”レベルとなる。図１０
は図９を好適に構成できるレイアウトパターンを示し、
図１１はその縦構造である。図１１はインバータ回路を
示すが、共通概念は図１０と同じ符号で表わす。図１０
のゲート電極９３，９４上に図９と対応したＭＯＳトラ
ンジスタの番号を示す。Ｐ+ 領域９１とゲート電極９
３，９４からＰＭＯＳ８３，８２が構成され、Ｎ+ 領域
９２とゲート電極９３，９４からＮＭＯＳ８４，８５が
構成される。ＮＰＮ８０はＮ+ 領域９６をエミッタと
し、Ｐ領域９５をベースとし、Ｎ+ 領域９９をコレクタ
としている。またＰＮＰ８１はＰ+ 領域９８をエミッタ
とし、Ｎ領域９７をベースとし、Ｐ+ 領域１００をコレ
クタとしている。ＰＭＯＳ８２，８３のソースとＮＰＮ
８０のコレクタ９９はＶＣＣ電源線１０１で電源に接続
される。ＰＭＯＳ８２，８３のドレイン，NPN８０とＰ
ＮＰ８１のベース９５と９７，ＮＭＯＳ８４のドレイン
間はＡｌ配線１０２によって接続される。ＰＮＰ８１の
コレクタ１００とＮＭＯＳ８５のソースはＧＮＤ電源線
１０３でＧＮＤに接続される。ＮＰＮ８０のエミッタ９
６とＰＮＰ８１のエミッタ９８間はＡｌ配線１０４で接
続され、そこが出力８７となる。入力８６はゲート電極
９３，９４である。
【００３５】図１０に示したレイアウトパターンを必要
数用いてＡｌ配線層及びコンタクト層を論理ゲート毎に
変えればインバータやＮＡＮＤ回路を構成することがで
きる。したがって図１０にＡｌ配線層とコンタクト層を
施していないものを基本セルとして図３のように配置す
ればゲートアレイの基本セル列となる。
数用いてＡｌ配線層及びコンタクト層を論理ゲート毎に
変えればインバータやＮＡＮＤ回路を構成することがで
きる。したがって図１０にＡｌ配線層とコンタクト層を
施していないものを基本セルとして図３のように配置す
ればゲートアレイの基本セル列となる。
【００３６】本実施例によれば、バイポーラトランジス
タで出力段を構成し、ＭＯＳトランジスタで論理とバイ
ポーラトランジスタを駆動させる回路を構成する複合回
路を基本セルとしたものにおいて、ＭＯＳトランジスタ
のゲートの長手方向に対して直角方向にバイポーラトラ
ンジスタを配置したので、複雑な論理回路を構成する際
にも、バイポーラゲートとＭＯＳゲートのセルの高さを
揃えることができるので、配線領域の凹凸がなくなり、
ＤＡ(Design Automation）システムにおいて、自動配線
処理が容易になる。
タで出力段を構成し、ＭＯＳトランジスタで論理とバイ
ポーラトランジスタを駆動させる回路を構成する複合回
路を基本セルとしたものにおいて、ＭＯＳトランジスタ
のゲートの長手方向に対して直角方向にバイポーラトラ
ンジスタを配置したので、複雑な論理回路を構成する際
にも、バイポーラゲートとＭＯＳゲートのセルの高さを
揃えることができるので、配線領域の凹凸がなくなり、
ＤＡ(Design Automation）システムにおいて、自動配線
処理が容易になる。
【００３７】又、セルの高さは、ＢｉＣＭＯＳゲートＣ
ＭＯＳゲートによっても同様の効果が達成できる。
ＭＯＳゲートによっても同様の効果が達成できる。
【００３８】
【発明の効果】以上、本発明によれば、ＭＯＳデバイス
の低消費電力特性とバイポーラデバイスの高速特性を組
み合せた複合回路、すなわち、バイポーラトランジスタ
で出力段を構成し、ＭＯＳトランジスタで論理とバイポ
ーラトランジスタを駆動させる回路を構成する基本セル
において、ＭＯＳトランジスタのゲートの長手方向の延
長方向にバイポーラトランジスタ又は、バイポーラトラ
ンジスタとベース電荷引き抜き手段とを配置するので、
論理回路を構成する際に、未使用のバイポーラトランジ
スタ領域を論理回路構成用の内部配線領域として有効に
利用できる。また、上記基本セルにおいて、ＭＯＳトラ
ンジスタの長手方向に対して直角方向にバイポーラトラ
ンジスタを配置するとゲートのセル高さを所定の高さに
揃えることができる。
の低消費電力特性とバイポーラデバイスの高速特性を組
み合せた複合回路、すなわち、バイポーラトランジスタ
で出力段を構成し、ＭＯＳトランジスタで論理とバイポ
ーラトランジスタを駆動させる回路を構成する基本セル
において、ＭＯＳトランジスタのゲートの長手方向の延
長方向にバイポーラトランジスタ又は、バイポーラトラ
ンジスタとベース電荷引き抜き手段とを配置するので、
論理回路を構成する際に、未使用のバイポーラトランジ
スタ領域を論理回路構成用の内部配線領域として有効に
利用できる。また、上記基本セルにおいて、ＭＯＳトラ
ンジスタの長手方向に対して直角方向にバイポーラトラ
ンジスタを配置するとゲートのセル高さを所定の高さに
揃えることができる。
【００３９】従って、高速，低消費電力で高密度なゲー
トアレイＬＳＩを達成でき、またＤＡシステムで自動配
線の容易なゲートアレイＬＳＩを構成することができ
る。
トアレイＬＳＩを達成でき、またＤＡシステムで自動配
線の容易なゲートアレイＬＳＩを構成することができ
る。
【図１】本発明の一実施例を示す基本セルのレイアウト
図である。
図である。
【図２】バイポーラ・ＣＭＯＳ複合の２入力ＮＡＮＤ回
路図である。
路図である。
【図３】ゲートアレイＬＳＩチップの概略図である。
【図４】図１の縦構造図である。
【図５】本発明の他の実施例を示す基本セルのレイアウ
ト図である。
ト図である。
【図６】バイポーラ・ＣＭＯＳ複合の２入力ＮＡＮＤ回
路図である。
路図である。
【図７】本発明の他の実施例を示す基本セルのレイアウ
ト図である。
ト図である。
【図８】本発明の他の実施例を示す基本セルのレイアウ
ト図である。
ト図である。
【図９】バイポーラ・ＣＭＯＳ複合の２入力ＮＡＮＤ回
路図である。
路図である。
【図１０】本発明の他の実施例を示す基本セルのレイア
ウト図である。
ウト図である。
【図１１】図１０の縦構造図である。
【図１２】図２の回路の論理動作を示す図である。
１１…基本セル、２０，２１…ＮＰＮトランジスタ、２
２，２３，２４２…ＰＭＯＳトランジスタ、２６，２
７，２４０，２４１…ＮＭＯＳトランジスタ、２１０，
２１１…抵抗。
２，２３，２４２…ＰＭＯＳトランジスタ、２６，２
７，２４０，２４１…ＮＭＯＳトランジスタ、２１０，
２１１…抵抗。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 増田 郁朗
茨城県日立市幸町三丁目１番１号 株式会
社日立製作所日立研究所内
Claims (6)
- 【請求項１】論理ゲートを構成する少なくとも１つのセ
ルに、論理ゲートの出力段を構成するバイポーラトラン
ジスタと、上記バイポーラトランジスタを駆動するＭＯ
Ｓトランジスタと、上記バイポーラトランジスタのベー
ス電荷を引き抜く手段とを有する半導体集積回路装置に
おいて、上記ＭＯＳトランジスタのゲートの長手方向の
延長方向に上記バイポーラトランジスタを配置すること
を特徴とする半導体集積回路装置。 - 【請求項２】請求項１において、上記ＭＯＳトランジス
タのゲートの長手方向の延長方向に上記バイポーラトラ
ンジスタのベース電荷を引き抜く手段を配置することを
特徴とする半導体集積回路装置。 - 【請求項３】論理ゲートを構成する少なくとも１つのセ
ルに、論理ゲートの出力段を構成するバイポーラトラン
ジスタと、上記バイポーラトランジスタを駆動するＭＯ
Ｓトランジスタとを有する半導体集積回路装置におい
て、上記ＭＯＳトランジスタのゲートの長手方向に対し
て直角方向に上記バイポーラトランジスタを配置するこ
とを特徴とする半導体集積回路装置。 - 【請求項４】論理ゲートを構成する少なくとも１つのセ
ルに、論理ゲートの出力段を構成するバイポーラトラン
ジスタと、上記バイポーラトランジスタを駆動するＭＯ
Ｓトランジスタと、上記バイポーラトランジスタのベー
ス電荷を引き抜く手段とを有する半導体集積回路装置に
おいて、上記ＭＯＳトランジスタのゲートの長手方向に
対して直角方向に上記バイポーラトランジスタを配置す
ることを特徴とする半導体集積回路装置。 - 【請求項５】請求項４において、上記ＭＯＳトランジス
タのゲートの長手方向に対して直角方向に上記バイポー
ラトランジスタのベース電荷を引き抜く手段を配置する
ことを特徴とする半導体集積回路装置。 - 【請求項６】請求項１，２，３，４又は５において、上
記半導体集積回路装置はゲートアレイＬＳＩであること
を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3257454A JP2524027B2 (ja) | 1991-10-04 | 1991-10-04 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3257454A JP2524027B2 (ja) | 1991-10-04 | 1991-10-04 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57147568A Division JPS5939060A (ja) | 1982-08-27 | 1982-08-27 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH053290A true JPH053290A (ja) | 1993-01-08 |
| JP2524027B2 JP2524027B2 (ja) | 1996-08-14 |
Family
ID=17306565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3257454A Expired - Lifetime JP2524027B2 (ja) | 1991-10-04 | 1991-10-04 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2524027B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5755776A (en) * | 1980-09-22 | 1982-04-02 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor inverter circuit device |
-
1991
- 1991-10-04 JP JP3257454A patent/JP2524027B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5755776A (en) * | 1980-09-22 | 1982-04-02 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor inverter circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2524027B2 (ja) | 1996-08-14 |
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