JPH053320A - 薄膜半導体装置 - Google Patents
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- JPH053320A JPH053320A JP3202321A JP20232191A JPH053320A JP H053320 A JPH053320 A JP H053320A JP 3202321 A JP3202321 A JP 3202321A JP 20232191 A JP20232191 A JP 20232191A JP H053320 A JPH053320 A JP H053320A
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Landscapes
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- Dot-Matrix Printers And Others (AREA)
Abstract
(57)【要約】
【目的】 低いフィールドプレート電極電圧で安定した
トランジスタ特性を長期に亘って保持し、また、高集積
化に伴うドレイン電極部の腐食を有効に防止する。 【構成】 所謂電界効果型の薄膜半導体装置を前提と
し、ゲート電極のオフセット領域側端部に対応したチャ
ネル保護膜上に電界形成用のフィールドプレート電極を
設け、また、ドレイン電極部を耐蝕性金属膜で覆うよう
にする。
トランジスタ特性を長期に亘って保持し、また、高集積
化に伴うドレイン電極部の腐食を有効に防止する。 【構成】 所謂電界効果型の薄膜半導体装置を前提と
し、ゲート電極のオフセット領域側端部に対応したチャ
ネル保護膜上に電界形成用のフィールドプレート電極を
設け、また、ドレイン電極部を耐蝕性金属膜で覆うよう
にする。
Description
【０００１】
【産業上の利用分野】本発明は、静電プロッタのヘッド
等に利用される電界効果型の薄膜半導体装置に係り、特
に、高電圧を印加して作動させる高耐圧型の薄膜半導体
装置の改良に関するものである。
等に利用される電界効果型の薄膜半導体装置に係り、特
に、高電圧を印加して作動させる高耐圧型の薄膜半導体
装置の改良に関するものである。
【０００２】
【従来の技術】この種の薄膜半導体装置としては、図１
２及び図１３に示すようにガラス基板（ａ）と、このガ
ラス基板（ａ）上に設けられたゲート電極（Ｇ）と、こ
のゲート電極（Ｇ）を覆うゲート絶縁膜（ｂ）と、この
ゲート絶縁膜（ｂ）上に設けられて活性層を構成するア
モルファスシリコン（ａ−Ｓｉ）等のシリコン半導体層
（ｃ）と、このシリコン半導体層（ｃ）を保護するため
のチャネル保護膜（ｄ）と、上記シリコン半導体層
（ｃ）の両端部に設けられたオーミック接触形成層
（ｅ）（ｅ）と、このオーミック接触形成層（ｅ）
（ｅ）上に積層されるクロム（Ｃｒ）等からなるソース
・ドレイン電極（Ｓ）（Ｄ）と、これ等ソース・ドレイ
ン電極（Ｓ）（Ｄ）に接続されたアルミニウム（Ａｌ）
等からなる配線部（ｆ）（ｆ）とでその主要部を構成す
るものが知られている。
２及び図１３に示すようにガラス基板（ａ）と、このガ
ラス基板（ａ）上に設けられたゲート電極（Ｇ）と、こ
のゲート電極（Ｇ）を覆うゲート絶縁膜（ｂ）と、この
ゲート絶縁膜（ｂ）上に設けられて活性層を構成するア
モルファスシリコン（ａ−Ｓｉ）等のシリコン半導体層
（ｃ）と、このシリコン半導体層（ｃ）を保護するため
のチャネル保護膜（ｄ）と、上記シリコン半導体層
（ｃ）の両端部に設けられたオーミック接触形成層
（ｅ）（ｅ）と、このオーミック接触形成層（ｅ）
（ｅ）上に積層されるクロム（Ｃｒ）等からなるソース
・ドレイン電極（Ｓ）（Ｄ）と、これ等ソース・ドレイ
ン電極（Ｓ）（Ｄ）に接続されたアルミニウム（Ａｌ）
等からなる配線部（ｆ）（ｆ）とでその主要部を構成す
るものが知られている。
【０００３】そして、この種の薄膜半導体装置において
は上記ソース・ドレイン電極（Ｓ）（Ｄ）間にドレイン
電圧（ＶD）を印加し、かつ、ゲート電極（Ｇ）にゲー
ト電圧（ＶG）を印加することで活性層であるシリコン
半導体層（ｃ）にチャネルが形成されＯＮ状態となって
ドレイン電流（ＩD）が流れる一方、ゲート電圧（ＶG）
を下げるに従い上記チャネルが形成されなくなってＯＦ
Ｆ状態として作用するもので、上述したようなヘッド等
に組み込まれて利用されているものである。
は上記ソース・ドレイン電極（Ｓ）（Ｄ）間にドレイン
電圧（ＶD）を印加し、かつ、ゲート電極（Ｇ）にゲー
ト電圧（ＶG）を印加することで活性層であるシリコン
半導体層（ｃ）にチャネルが形成されＯＮ状態となって
ドレイン電流（ＩD）が流れる一方、ゲート電圧（ＶG）
を下げるに従い上記チャネルが形成されなくなってＯＦ
Ｆ状態として作用するもので、上述したようなヘッド等
に組み込まれて利用されているものである。
【０００４】ところで、この種の薄膜半導体装置におい
ては、これを組み込んだ装置の特性により上記ドレイン
電極（Ｄ）に高電圧を印加せざるを得ない場合があり、
ソース電極（Ｓ）・ドレイン電極（Ｄ）間、あるいは、
ゲート電極（Ｇ）・ドレイン電極（Ｄ）間において放電
が起こり易くなって上記ゲート絶縁膜（ｂ）やシリコン
半導体層（ｃ）が破壊されてしまうことがあった。
ては、これを組み込んだ装置の特性により上記ドレイン
電極（Ｄ）に高電圧を印加せざるを得ない場合があり、
ソース電極（Ｓ）・ドレイン電極（Ｄ）間、あるいは、
ゲート電極（Ｇ）・ドレイン電極（Ｄ）間において放電
が起こり易くなって上記ゲート絶縁膜（ｂ）やシリコン
半導体層（ｃ）が破壊されてしまうことがあった。
【０００５】このため、図１４及び図１５に示すよう
に、上記ゲート電極（Ｇ）の配置部位を低電位のソース
電極（Ｓ）側へ偏らせてシリコン半導体層（ｃ）のソー
ス電極（Ｓ）とドレイン電極（Ｄ）間にゲート電極
（Ｇ）と対向しないオフセット領域（ｇ）を設け、高電
位のドレイン電極（Ｄ）と上記ゲート電極（Ｇ）との間
の距離を広げることで放電破壊の防止を図った高耐圧型
の薄膜半導体装置が開発されている。
に、上記ゲート電極（Ｇ）の配置部位を低電位のソース
電極（Ｓ）側へ偏らせてシリコン半導体層（ｃ）のソー
ス電極（Ｓ）とドレイン電極（Ｄ）間にゲート電極
（Ｇ）と対向しないオフセット領域（ｇ）を設け、高電
位のドレイン電極（Ｄ）と上記ゲート電極（Ｇ）との間
の距離を広げることで放電破壊の防止を図った高耐圧型
の薄膜半導体装置が開発されている。
【０００６】そして、この高耐圧型の薄膜半導体装置に
おいては、図１５に示すようにゲート電圧（ＶG）の印
加に伴ってゲート電極（Ｇ）と対向する部位のシリコン
半導体層（ｃ）にチャネルが形成されるため、低電位の
ソース電極（Ｓ）側からキャリアがゲート絶縁膜（ｂ）
との界面側を流れる一方、上記オフセット領域（ｇ）に
は高電位に設定されたドレイン電極（Ｄ）に基づき強い
電界が形成されるため、上記チャネルを通過したキャリ
アがこの電界に引き寄せられてシリコン半導体層（ｃ）
のポテンシャル・バリアを越えると共に上記チャネル保
護膜（ｄ）との界面側を流れて上述した半導体装置とし
て機能するものであった。
おいては、図１５に示すようにゲート電圧（ＶG）の印
加に伴ってゲート電極（Ｇ）と対向する部位のシリコン
半導体層（ｃ）にチャネルが形成されるため、低電位の
ソース電極（Ｓ）側からキャリアがゲート絶縁膜（ｂ）
との界面側を流れる一方、上記オフセット領域（ｇ）に
は高電位に設定されたドレイン電極（Ｄ）に基づき強い
電界が形成されるため、上記チャネルを通過したキャリ
アがこの電界に引き寄せられてシリコン半導体層（ｃ）
のポテンシャル・バリアを越えると共に上記チャネル保
護膜（ｄ）との界面側を流れて上述した半導体装置とし
て機能するものであった。
【０００７】しかし、この高耐圧型の薄膜半導体装置は
シリコン半導体層（ｃ）等の放電破壊を未然に防止でき
るという点では確かに優れているが、その反面、この高
耐圧型の薄膜半導体装置を用いて、例えば、図１６に示
すような『インバータ回路』を構成した場合！いて、例
えば、高耐圧型の薄膜半導体装置（ｈ）の（ＶS）が０
Ｖに、また、ドレイン側の（ＶHH）が５００Ｖに設定さ
れ、かつ、他のトランジスタ（ｉ）によりゲート入力が
駆動されている場合について説明すると、上記トランジ
スタ（ｉ）からのゲート入力信号が“０”、すなわち、
ゲート電圧（ＶG）がＯＦＦ状態の場合、高耐圧型の薄
膜半導体装置（ｈ）は１０ＧΩ程度の高抵抗体として作
用するためインバータの出力電圧（ＶD）として予定し
た約４５０Ｖの高出力電圧が得られる一方、上記トラン
ジスタ（ｉ）からのゲート入力信号が“１”、すなわ
ち、ゲート電圧（ＶG）がＯＮ状態の場合、高耐圧型の
薄膜半導体装置（ｈ）は導通状態（この場合の抵抗値は
約０．１ＧΩ程度）となるためインバータの出力電圧
（ＶD）として理論上約１０Ｖの低出力電圧が得られる
はずのところ、実際には上記導通状態が不完全なために
低出力電圧（ＶOL）側が上記数値より高くなってしまう
欠点があった。
シリコン半導体層（ｃ）等の放電破壊を未然に防止でき
るという点では確かに優れているが、その反面、この高
耐圧型の薄膜半導体装置を用いて、例えば、図１６に示
すような『インバータ回路』を構成した場合！いて、例
えば、高耐圧型の薄膜半導体装置（ｈ）の（ＶS）が０
Ｖに、また、ドレイン側の（ＶHH）が５００Ｖに設定さ
れ、かつ、他のトランジスタ（ｉ）によりゲート入力が
駆動されている場合について説明すると、上記トランジ
スタ（ｉ）からのゲート入力信号が“０”、すなわち、
ゲート電圧（ＶG）がＯＦＦ状態の場合、高耐圧型の薄
膜半導体装置（ｈ）は１０ＧΩ程度の高抵抗体として作
用するためインバータの出力電圧（ＶD）として予定し
た約４５０Ｖの高出力電圧が得られる一方、上記トラン
ジスタ（ｉ）からのゲート入力信号が“１”、すなわ
ち、ゲート電圧（ＶG）がＯＮ状態の場合、高耐圧型の
薄膜半導体装置（ｈ）は導通状態（この場合の抵抗値は
約０．１ＧΩ程度）となるためインバータの出力電圧
（ＶD）として理論上約１０Ｖの低出力電圧が得られる
はずのところ、実際には上記導通状態が不完全なために
低出力電圧（ＶOL）側が上記数値より高くなってしまう
欠点があった。
【０００９】そこで、この欠点を解消する高耐圧型の薄
膜半導体装置として、最近、図１７及び図１８に示すよ
うに、フィールドプレート電極（ｊ）を設け、上記オフ
セット領域（ｇ）側の導通状態を改良した半導体装置が
開発されている。すなわち、この高耐圧型の薄膜半導体
装置は上記オフセット領域（ｇ）を備える一方、ゲート
電極（Ｇ）のオフセット領域（ｇ）側端部に対応した層
間絶縁膜（ｋ）上に電界形成用のフィールドプレート電
極（ｊ）を設け、上記チャネルを通過したキャリアに対
しフィールドプレート電極（ｊ）からの電界エネルギを
強制的に供給して上記ゲート電極（Ｇ）のオフセット領
域（ｇ）側端部に相当する部分のチャネル層内に形成さ
れるポテンシャル・バリアを越え易くし、これによっ
て、上記導通状態を改良して所定の値の低出力電圧が得
られるようにした装置である。尚、符号（ｍ）は素子全
体を被覆するポリイミド樹脂等からなる素子保護層であ
る。
膜半導体装置として、最近、図１７及び図１８に示すよ
うに、フィールドプレート電極（ｊ）を設け、上記オフ
セット領域（ｇ）側の導通状態を改良した半導体装置が
開発されている。すなわち、この高耐圧型の薄膜半導体
装置は上記オフセット領域（ｇ）を備える一方、ゲート
電極（Ｇ）のオフセット領域（ｇ）側端部に対応した層
間絶縁膜（ｋ）上に電界形成用のフィールドプレート電
極（ｊ）を設け、上記チャネルを通過したキャリアに対
しフィールドプレート電極（ｊ）からの電界エネルギを
強制的に供給して上記ゲート電極（Ｇ）のオフセット領
域（ｇ）側端部に相当する部分のチャネル層内に形成さ
れるポテンシャル・バリアを越え易くし、これによっ
て、上記導通状態を改良して所定の値の低出力電圧が得
られるようにした装置である。尚、符号（ｍ）は素子全
体を被覆するポリイミド樹脂等からなる素子保護層であ
る。
【００１０】ところで、このフィールドプレート電極
（ｊ）を備えた高耐圧型の薄膜半導体装置においては、
上記フィールドプレート電極（ｊ）へ高電圧を印加した
場合の『耐圧』を考慮し、従来、上述したようにゲート
電極（Ｇ）のオフセット領域（ｇ）側端部に対応した層
間絶縁膜（ｋ）上にフィールドプレート電極（ｊ）を設
ける方法が採られていた。
（ｊ）を備えた高耐圧型の薄膜半導体装置においては、
上記フィールドプレート電極（ｊ）へ高電圧を印加した
場合の『耐圧』を考慮し、従来、上述したようにゲート
電極（Ｇ）のオフセット領域（ｇ）側端部に対応した層
間絶縁膜（ｋ）上にフィールドプレート電極（ｊ）を設
ける方法が採られていた。
【００１１】そして、このような構造を採ることにより
通電状態が改良されて所定値の低出力電圧（ＶOL）が得
られる一方、フィールドプレート電極（ｊ）とシリコン
半導体層（ｃ）間の電気的絶縁が上記チャネル保護膜
（ｄ）と層間絶縁膜（ｋ）の２層により図られているた
め、例えばＳｉＮｘ製のチャネル保護膜（ｄ）にピンホ
ールやクラック等が若干存在していてもその『耐圧』が
充分図れる利点を有するものであった。
通電状態が改良されて所定値の低出力電圧（ＶOL）が得
られる一方、フィールドプレート電極（ｊ）とシリコン
半導体層（ｃ）間の電気的絶縁が上記チャネル保護膜
（ｄ）と層間絶縁膜（ｋ）の２層により図られているた
め、例えばＳｉＮｘ製のチャネル保護膜（ｄ）にピンホ
ールやクラック等が若干存在していてもその『耐圧』が
充分図れる利点を有するものであった。
【００１２】
【発明が解決しようとする課題】しかし、その反面、上
記フィールドプレート電極（ｊ）とシリコン半導体層
（ｃ）間には層間絶縁膜（ｋ）とチャネル保護膜（ｄ）
の２層が介在して離れているため、フィールドプレート
電極（ｊ）からの電界エネルギがチャネルを通過したキ
ャリアにかかり難くなり、例えば、１０Ｖの低出力電圧
（ＶOL）を求めるためには、図５のに示すようにその
フィールドプレート電極電圧（ＶFP）を予想に反して１
００Ｖ程度の高い値に設定する必要があり、その分、消
費電力が余分にかかるという技術的課題が見出された。
記フィールドプレート電極（ｊ）とシリコン半導体層
（ｃ）間には層間絶縁膜（ｋ）とチャネル保護膜（ｄ）
の２層が介在して離れているため、フィールドプレート
電極（ｊ）からの電界エネルギがチャネルを通過したキ
ャリアにかかり難くなり、例えば、１０Ｖの低出力電圧
（ＶOL）を求めるためには、図５のに示すようにその
フィールドプレート電極電圧（ＶFP）を予想に反して１
００Ｖ程度の高い値に設定する必要があり、その分、消
費電力が余分にかかるという技術的課題が見出された。
【００１３】また、上記層間絶縁膜（ｋ）としてポリイ
ミド樹脂等の有機材料が適用されている場合、このポリ
イミド分子自体が有する分極やポリイミド樹脂内に存在
する不純物イオンや水分子等の分極によってフィールド
プレート電極（ｊ）からの電界エネルギが上記キャリア
にかかり難くなる場合があり、その分、フィールドプレ
ート電極電圧（ＶFP）の値をより大きく設定しなければ
ならないばかりか、上記ポリイミド分子自体が有する分
極は経時的に変化し易く、これに伴って、フィールドプ
レート電極電圧（ＶFP）の実効的な値も変化するため上
記低出力電圧（ＶOL）が経時変化してしまうという技術
的課題が見出された。
ミド樹脂等の有機材料が適用されている場合、このポリ
イミド分子自体が有する分極やポリイミド樹脂内に存在
する不純物イオンや水分子等の分極によってフィールド
プレート電極（ｊ）からの電界エネルギが上記キャリア
にかかり難くなる場合があり、その分、フィールドプレ
ート電極電圧（ＶFP）の値をより大きく設定しなければ
ならないばかりか、上記ポリイミド分子自体が有する分
極は経時的に変化し易く、これに伴って、フィールドプ
レート電極電圧（ＶFP）の実効的な値も変化するため上
記低出力電圧（ＶOL）が経時変化してしまうという技術
的課題が見出された。
【００１４】一方、ＳｉＯｘやＳｉＮｘ等の無機材料が
上記層間絶縁膜（ｋ）として適用されている場合、ポリ
イミド樹脂等の有機材料に較べて『分極』に伴う低出力
電圧（ＶOL）の経時変化は少なくなる反面、下地層であ
るチャネル保護膜（ｄ）との間の膜ストレスが大きいた
め、フィールドプレート電極電圧（ＶFP）の実効的な値
も変わり易く、依然として上記低出力電圧（ＶOL）が経
時変化してしまうという技術的課題が見出された。
上記層間絶縁膜（ｋ）として適用されている場合、ポリ
イミド樹脂等の有機材料に較べて『分極』に伴う低出力
電圧（ＶOL）の経時変化は少なくなる反面、下地層であ
るチャネル保護膜（ｄ）との間の膜ストレスが大きいた
め、フィールドプレート電極電圧（ＶFP）の実効的な値
も変わり易く、依然として上記低出力電圧（ＶOL）が経
時変化してしまうという技術的課題が見出された。
【００１５】更に、この種の薄膜半導体装置の集積度を
一定以上に高めていくと、フィールドプレート電極
（ｊ）がソース電極（Ｓ）に極めて近接した位置に配置
されるため、電極間の短絡（歩留り）やパターン精度
（レイアウト上での交叉防止）を考慮すると、ソース電
極（Ｓ）及びドレイン電極（Ｄ）上のＡｌ製の配線部
（ｆ）（ｆ）をフィールドプレート電極（ｊ）と共に配
置するという設計は好ましくないと考えられていた。
一定以上に高めていくと、フィールドプレート電極
（ｊ）がソース電極（Ｓ）に極めて近接した位置に配置
されるため、電極間の短絡（歩留り）やパターン精度
（レイアウト上での交叉防止）を考慮すると、ソース電
極（Ｓ）及びドレイン電極（Ｄ）上のＡｌ製の配線部
（ｆ）（ｆ）をフィールドプレート電極（ｊ）と共に配
置するという設計は好ましくないと考えられていた。
【００１６】このような状況下において、従来にあって
は、高耐圧型の薄膜半導体装置の近傍まで、ソース電極
（Ｓ）及びドレイン電極（Ｄ）を引き出し、フィールド
プレート電極（ｊ）からある程度離間した位置でソース
電極，鯀箸濆■鵑請■屬瞭胆■砲茲蠑綉■疋譽ぅ鹽填法
複帖砲帽眦徹気魄■辰擦兇襪鯑世覆ぞ豺腓■△蝓▲宗璽
硬填法複咫法Ε疋譽ぅ鹽填法複帖亡屐△△襪い蓮▲押璽
氾填法複如法Ε疋譽ぅ鹽填法複帖亡屬砲■い栃■鼎■■
海螳廚■覆辰鴇綉■押璽叛箟鑠譟複癲砲筌轡螢灰麋焼蛎
料悄複磧砲■Ｓ）及びドレイン電極（Ｄ）の引き出し線
上にアルミニウム（Ａｌ）製の配線部（ｆ）（ｆ）を配
置するという構造が採用されていた。ところが、このよ
うに高集積化された高耐圧型の薄膜半導体装置にあって
は、特性や歩留りは良好なものの、長時間動作を行う
と、クロム（Ｃｒ）等のドレイン電極（Ｄ）だけが腐食
するという現象が見られた。
は、高耐圧型の薄膜半導体装置の近傍まで、ソース電極
（Ｓ）及びドレイン電極（Ｄ）を引き出し、フィールド
プレート電極（ｊ）からある程度離間した位置でソース
電極，鯀箸濆■鵑請■屬瞭胆■砲茲蠑綉■疋譽ぅ鹽填法
複帖砲帽眦徹気魄■辰擦兇襪鯑世覆ぞ豺腓■△蝓▲宗璽
硬填法複咫法Ε疋譽ぅ鹽填法複帖亡屐△△襪い蓮▲押璽
氾填法複如法Ε疋譽ぅ鹽填法複帖亡屬砲■い栃■鼎■■
海螳廚■覆辰鴇綉■押璽叛箟鑠譟複癲砲筌轡螢灰麋焼蛎
料悄複磧砲■Ｓ）及びドレイン電極（Ｄ）の引き出し線
上にアルミニウム（Ａｌ）製の配線部（ｆ）（ｆ）を配
置するという構造が採用されていた。ところが、このよ
うに高集積化された高耐圧型の薄膜半導体装置にあって
は、特性や歩留りは良好なものの、長時間動作を行う
と、クロム（Ｃｒ）等のドレイン電極（Ｄ）だけが腐食
するという現象が見られた。
【００１７】
【課題を解決するための手段】本発明の第一の目的は、
フィールドプレート電極電圧（ＶFP）を低く設定でき、
かつ、フィールドプレート電極電圧（ＶFP）の実効的値
の変動も抑制可能にして、例えば、これで『インバータ
回路』を構成した場合に上記低出力電圧（ＶOL）の経時
変化がおこり難い高耐圧型の薄膜半導体装置を提供する
ことにある。
フィールドプレート電極電圧（ＶFP）を低く設定でき、
かつ、フィールドプレート電極電圧（ＶFP）の実効的値
の変動も抑制可能にして、例えば、これで『インバータ
回路』を構成した場合に上記低出力電圧（ＶOL）の経時
変化がおこり難い高耐圧型の薄膜半導体装置を提供する
ことにある。
【００１８】また、本発明の第二の目的は、高集積化し
た際のドレイン電極の腐食を有効に回避できるようにし
た高耐圧型の薄膜半導体装置を提供するものである。
た際のドレイン電極の腐食を有効に回避できるようにし
た高耐圧型の薄膜半導体装置を提供するものである。
【００１９】すなわち、第一の目的を達成するための発
明は、図１（ａ）に示すように、絶縁性基板（１）と、
この絶縁性基板（１）上に設けられたゲート電極（Ｇ）
と、このゲート電極（Ｇ）を覆うゲート絶縁膜（２）
と、このゲート絶縁膜（２）上に形成された半導体層
（３）と、この半導体層（３）を覆うチャネル保護膜
（４）と、上記半導体層（３）に接続されたソース・ド
レイン電極（Ｓ，Ｄ）とを備え、上記ゲート電極（Ｇ）
の配置部位をソース電極（Ｓ）側へ偏らせて上記半導体
層（３）のソース電極（Ｓ）とドレイン電極（Ｄ）間に
ゲート電極（Ｇ）と対向しないオフセット領域（５）を
設けた薄膜半導体装置を前提とし、上記ゲート電極
（Ｇ）のオフセット領域（５）側端部に対応したチャネ
ル保護膜（４）上に電界形成用のフィールドプレート電
極（ＦＰ）を設けたことを特徴とするものである。
明は、図１（ａ）に示すように、絶縁性基板（１）と、
この絶縁性基板（１）上に設けられたゲート電極（Ｇ）
と、このゲート電極（Ｇ）を覆うゲート絶縁膜（２）
と、このゲート絶縁膜（２）上に形成された半導体層
（３）と、この半導体層（３）を覆うチャネル保護膜
（４）と、上記半導体層（３）に接続されたソース・ド
レイン電極（Ｓ，Ｄ）とを備え、上記ゲート電極（Ｇ）
の配置部位をソース電極（Ｓ）側へ偏らせて上記半導体
層（３）のソース電極（Ｓ）とドレイン電極（Ｄ）間に
ゲート電極（Ｇ）と対向しないオフセット領域（５）を
設けた薄膜半導体装置を前提とし、上記ゲート電極
（Ｇ）のオフセット領域（５）側端部に対応したチャネ
ル保護膜（４）上に電界形成用のフィールドプレート電
極（ＦＰ）を設けたことを特徴とするものである。
【００２０】このような技術的手段において、本発明の
適用対象としては、『インバータ回路』に組み込まれた
装置に限定されるものではなく、適宜選定できることは
勿論である。
適用対象としては、『インバータ回路』に組み込まれた
装置に限定されるものではなく、適宜選定できることは
勿論である。
【００２１】また、絶縁性基板（１）としては、ガラ
ス、石英、セラミックス等が適用でき、また、この絶縁
性基板（１）に設けられる半導体層（３）の代表例とし
てはシリコン半導体層を挙げることができ、このシリコ
ン半導体層としては、不純物イオンが導入されてないイ
ントリンシックアモルファスシリコン、不純物イオンが
導入されているアモルファスシリコン、およびポリシリ
コン等が適用できる。
ス、石英、セラミックス等が適用でき、また、この絶縁
性基板（１）に設けられる半導体層（３）の代表例とし
てはシリコン半導体層を挙げることができ、このシリコ
ン半導体層としては、不純物イオンが導入されてないイ
ントリンシックアモルファスシリコン、不純物イオンが
導入されているアモルファスシリコン、およびポリシリ
コン等が適用できる。
【００２２】更に、上記オフセット領域（５）は高電位
のドレイン電極（Ｄ）とゲート電極（Ｇ）間に形成され
るものであるが、そのオフセット領域（５）の長さは半
導体層（３）の特性、要求される耐圧に応じて適宜選定
される。
のドレイン電極（Ｄ）とゲート電極（Ｇ）間に形成され
るものであるが、そのオフセット領域（５）の長さは半
導体層（３）の特性、要求される耐圧に応じて適宜選定
される。
【００２３】更にまた、チャネル保護膜（４）上に設け
られるフィールドプレート電極（ＦＰ）の設置部位は、
チャネルを通過したキャリアに対し電界エネルギを効率
よく供給してそのポテンシャル・バリアを容易に越えら
れるように設定すればよい。この場合において、フィー
ルドプレート電極（ＦＰ）とゲート電極（Ｇ）との相対
位置関係として、少なくとも１μｍ程度の重合部分を含
んでいることが必要である。
られるフィールドプレート電極（ＦＰ）の設置部位は、
チャネルを通過したキャリアに対し電界エネルギを効率
よく供給してそのポテンシャル・バリアを容易に越えら
れるように設定すればよい。この場合において、フィー
ルドプレート電極（ＦＰ）とゲート電極（Ｇ）との相対
位置関係として、少なくとも１μｍ程度の重合部分を含
んでいることが必要である。
【００２４】また、本発明者らは、高集積化に伴うドレ
イン電極の腐食現象を以下のように分析し、第二の目的
を達成するための発明を案出するに至ったのである。す
なわち、ソース・ドレイン電極（Ｓ）（Ｄ）としては、
例えば下地のｎ+−ａ−Ｓｉ（アモルファスシリコン）
層との間にできるシリサイド層を容易に除却でき、ま
た、エッチング処理が容易であり、更に、ｎ+−ａ−Ｓ
ｉ層への原子の拡散による高抵抗化が生じないことから
例えばＣｒが広く使用されており、また、ソース・ドレ
イン電極（Ｓ）（Ｄ）の保護膜としては、形成が容易で
膜ストレスによる下層への影響が小さく、しかも、それ
自体の耐圧も良く、層間膜としての平坦性も良い点から
して、素子歩留りを考慮すると、耐湿性のより良い無機
膜よりも例えばポリイミド（有機膜）が広く使用されて
いる。
イン電極の腐食現象を以下のように分析し、第二の目的
を達成するための発明を案出するに至ったのである。す
なわち、ソース・ドレイン電極（Ｓ）（Ｄ）としては、
例えば下地のｎ+−ａ−Ｓｉ（アモルファスシリコン）
層との間にできるシリサイド層を容易に除却でき、ま
た、エッチング処理が容易であり、更に、ｎ+−ａ−Ｓ
ｉ層への原子の拡散による高抵抗化が生じないことから
例えばＣｒが広く使用されており、また、ソース・ドレ
イン電極（Ｓ）（Ｄ）の保護膜としては、形成が容易で
膜ストレスによる下層への影響が小さく、しかも、それ
自体の耐圧も良く、層間膜としての平坦性も良い点から
して、素子歩留りを考慮すると、耐湿性のより良い無機
膜よりも例えばポリイミド（有機膜）が広く使用されて
いる。
【００２５】このような状況下において、上記ドレイン
電極（Ｄ）に高電圧が印加されると、ポリイミドからな
る保護膜は水分の透過し易い性質であるため、浸入して
きた水分によりＣｒからなるドレイン電極（Ｄ）が陽極
酸化によるＣｒ酸化物の環境への溶解現象により陽極腐
食してしまうものと推測される。尚、陰極となるソース
電極（Ｓ）のＣｒは当然腐食しない。
電極（Ｄ）に高電圧が印加されると、ポリイミドからな
る保護膜は水分の透過し易い性質であるため、浸入して
きた水分によりＣｒからなるドレイン電極（Ｄ）が陽極
酸化によるＣｒ酸化物の環境への溶解現象により陽極腐
食してしまうものと推測される。尚、陰極となるソース
電極（Ｓ）のＣｒは当然腐食しない。
【００２６】そして、上記フィールドプレート電極（Ｆ
Ｐ）はソース電極（Ｓ）側へ偏位しているため、フィー
ルドプレート電極（ＦＰ）とソース電極（Ｓ）との間は
非常に近接配置されているが、フィールドプレート電極
（ＦＰ）とドレイン電極（Ｄ）との間はフィールドプレ
ート電極（ＦＰ）とソース電極（Ｓ）との間に比べてそ
れ程は近接配置されていないと言える。従って、高集積
化したとしても、フィールドプレート電極（ＦＰ）と共
に、陽極となるドレイン電極（Ｄ）上にＡｌ等の保護膜
を被覆することは可能であると考えられる。
Ｐ）はソース電極（Ｓ）側へ偏位しているため、フィー
ルドプレート電極（ＦＰ）とソース電極（Ｓ）との間は
非常に近接配置されているが、フィールドプレート電極
（ＦＰ）とドレイン電極（Ｄ）との間はフィールドプレ
ート電極（ＦＰ）とソース電極（Ｓ）との間に比べてそ
れ程は近接配置されていないと言える。従って、高集積
化したとしても、フィールドプレート電極（ＦＰ）と共
に、陽極となるドレイン電極（Ｄ）上にＡｌ等の保護膜
を被覆することは可能であると考えられる。
【００２７】このような分析の下で、第二の目的を達成
するための発明は、図１（ｂ）に示すように、絶縁性基
板（１）と、この絶縁性基板（１）上に設けられたゲー
ト電極（Ｇ）と、このゲート電極（Ｇ）を覆うゲート絶
縁膜（２）と、このゲート絶縁膜（２）上に形成された
半導体層（３）と、この半導体層（３）を覆うチャネル
保護膜（４）と、上記半導体層（３）に接続されたソー
ス・ドレイン電極（Ｓ，Ｄ）とを備え、上記ゲート電極
（Ｇ）の配置部位をソース電極（Ｓ）側へ偏らせて上記
半導体層（３）のソース電極（Ｓ）とドレイン電極
（Ｄ）間にゲート電極（Ｇ）と対向しないオフセット領
域（５）を設け、ゲート電極（Ｇ）のオフセット領域
（５）側端部に対応したチャネル保護膜（４）あるいは
チャネル保護膜（４）に積層される層間絶縁膜（７）上
に電界形成用のフィールドプレート電極（ＦＰ）を設け
た薄膜半導体装置を前提とし、上記ドレイン電極（Ｄ）
を耐蝕性金属膜（６）で覆ったことを特徴とするもので
ある。
するための発明は、図１（ｂ）に示すように、絶縁性基
板（１）と、この絶縁性基板（１）上に設けられたゲー
ト電極（Ｇ）と、このゲート電極（Ｇ）を覆うゲート絶
縁膜（２）と、このゲート絶縁膜（２）上に形成された
半導体層（３）と、この半導体層（３）を覆うチャネル
保護膜（４）と、上記半導体層（３）に接続されたソー
ス・ドレイン電極（Ｓ，Ｄ）とを備え、上記ゲート電極
（Ｇ）の配置部位をソース電極（Ｓ）側へ偏らせて上記
半導体層（３）のソース電極（Ｓ）とドレイン電極
（Ｄ）間にゲート電極（Ｇ）と対向しないオフセット領
域（５）を設け、ゲート電極（Ｇ）のオフセット領域
（５）側端部に対応したチャネル保護膜（４）あるいは
チャネル保護膜（４）に積層される層間絶縁膜（７）上
に電界形成用のフィールドプレート電極（ＦＰ）を設け
た薄膜半導体装置を前提とし、上記ドレイン電極（Ｄ）
を耐蝕性金属膜（６）で覆ったことを特徴とするもので
ある。
【００２８】この発明において、上記フィールドプレー
ト電極（ＦＰ）の設置位置はチャネル保護膜（４）ある
いはチャネル保護膜（４）に積層される層間絶縁膜
（７）上のいずれでもよい。
ト電極（ＦＰ）の設置位置はチャネル保護膜（４）ある
いはチャネル保護膜（４）に積層される層間絶縁膜
（７）上のいずれでもよい。
【００２９】また、ソース電極（Ｓ）、ドレイン電極
（Ｄ）としては、クロム（Ｃｒ）に限られるものではな
く、モリブデン（Ｍｏ）やニッケル（Ｎｉ）あるいは各
種合金で構成されたものであっても差し支えない。
（Ｄ）としては、クロム（Ｃｒ）に限られるものではな
く、モリブデン（Ｍｏ）やニッケル（Ｎｉ）あるいは各
種合金で構成されたものであっても差し支えない。
【００３０】更に、耐蝕性金属膜６としては、アルミニ
ウム（Ａｌ）に限られるものではなく、他の金属、例え
ばタンタル（Ｔａ）やチタン（Ｔｉ）あるいはＡｌ合金
等であってもよい。また、この耐蝕性金属膜６として
は、配線部として要求される程度の厚みを付ける必要が
なく、ドレイン電極（Ｄ）の腐食を防止できる範囲の膜
厚のもので差し支えない。しかし、プロセスの工程数を
増加させないためには、フィールドプレート電極（Ｆ
Ｐ）を形成する際に同時に形成されることになる例えば
Ａｌを使うことが望ましいことから、工程数という観点
からはフィールドプレート電極（ＦＰ）と同じ膜厚のＡ
ｌが適用される。尚、直接ｎ+−ａ−Ｓｉ層にＡｌが接
続された場合には、ドレイン電極（Ｄ）の腐食は生じな
いが、Ａｌがｎ+−ａ−Ｓｉ層に拡散してしまい、ドレ
イン電極部が高抵抗化してしまい問題となる。従って、
プロセスの適合性のある例えばＣｒを従来通り使用し、
しかも、フィールドプレート電極（ＦＰ）と同時に形成
され且つ腐食しないＡｌで上記Ｃｒを被覆することがコ
スト及び歩留りを考えた場合有利になる。
ウム（Ａｌ）に限られるものではなく、他の金属、例え
ばタンタル（Ｔａ）やチタン（Ｔｉ）あるいはＡｌ合金
等であってもよい。また、この耐蝕性金属膜６として
は、配線部として要求される程度の厚みを付ける必要が
なく、ドレイン電極（Ｄ）の腐食を防止できる範囲の膜
厚のもので差し支えない。しかし、プロセスの工程数を
増加させないためには、フィールドプレート電極（Ｆ
Ｐ）を形成する際に同時に形成されることになる例えば
Ａｌを使うことが望ましいことから、工程数という観点
からはフィールドプレート電極（ＦＰ）と同じ膜厚のＡ
ｌが適用される。尚、直接ｎ+−ａ−Ｓｉ層にＡｌが接
続された場合には、ドレイン電極（Ｄ）の腐食は生じな
いが、Ａｌがｎ+−ａ−Ｓｉ層に拡散してしまい、ドレ
イン電極部が高抵抗化してしまい問題となる。従って、
プロセスの適合性のある例えばＣｒを従来通り使用し、
しかも、フィールドプレート電極（ＦＰ）と同時に形成
され且つ腐食しないＡｌで上記Ｃｒを被覆することがコ
スト及び歩留りを考えた場合有利になる。
【００３１】
【作用】上述したような技術的手段において、第一の目
的を達成するための発明によれば、ゲート電極（Ｇ）の
オフセット領域（５）側端部に対応したチャネル保護膜
（４）上に電界形成用のフィールドプレート電極（Ｆ
Ｐ）が設けられているため、フィールドプレート電極
（ＦＰ）と半導体層（３）間距離が接近してフィールド
プレート電極（ＦＰ）からの電界エネルギがキャリアに
かかり易くなり、その分、フィールドプレート電極電圧
（ＶFP）の値は低く設定される。
的を達成するための発明によれば、ゲート電極（Ｇ）の
オフセット領域（５）側端部に対応したチャネル保護膜
（４）上に電界形成用のフィールドプレート電極（Ｆ
Ｐ）が設けられているため、フィールドプレート電極
（ＦＰ）と半導体層（３）間距離が接近してフィールド
プレート電極（ＦＰ）からの電界エネルギがキャリアに
かかり易くなり、その分、フィールドプレート電極電圧
（ＶFP）の値は低く設定される。
【００３２】また、層間絶縁膜の場合に較べてチャネル
保護膜（４）と下地層である半導体層（４）との間の膜
ストレスは小さく、しかも、チャネル保護膜（４）自体
の分極やこの膜内の不純物イオン等の混入も少ないた
め、上記フィールドプレート電極電圧（ＶFP）の実効的
値の経時変動も抑制される。
保護膜（４）と下地層である半導体層（４）との間の膜
ストレスは小さく、しかも、チャネル保護膜（４）自体
の分極やこの膜内の不純物イオン等の混入も少ないた
め、上記フィールドプレート電極電圧（ＶFP）の実効的
値の経時変動も抑制される。
【００３３】また、第二の目的を達成するための発明に
よれば、Ｃｒ等のドレイン電極（Ｄ）はＡｌ等からなる
耐蝕性金属膜（６）で覆われているため、水分が浸入し
てきても、ドレイン電極（Ｄ）がその水分に直接さらさ
れず、また、ドレイン電極（Ｄ）からソース電極（Ｓ）
へ流れる電流も、比抵抗の低い耐蝕性金属膜（６）を流
れることになり、ドレイン電極（Ｄ）であるＣｒ等の酸
化及びその酸化膜の溶解といった陽極腐食反応は発生し
ない。
よれば、Ｃｒ等のドレイン電極（Ｄ）はＡｌ等からなる
耐蝕性金属膜（６）で覆われているため、水分が浸入し
てきても、ドレイン電極（Ｄ）がその水分に直接さらさ
れず、また、ドレイン電極（Ｄ）からソース電極（Ｓ）
へ流れる電流も、比抵抗の低い耐蝕性金属膜（６）を流
れることになり、ドレイン電極（Ｄ）であるＣｒ等の酸
化及びその酸化膜の溶解といった陽極腐食反応は発生し
ない。
【００３４】
【実施例】以下、添付図面に示す実施例に基づいてこの
発明を詳細に説明する。 ◎実施例１ この実施例に係る薄膜半導体装置は、図２及び図３に示
すように、ガラス基板（１１）と、このガラス基板（１
１）上の後述するソース電極（Ｓ）側に偏位して配置さ
れたクロム製のゲート電極（Ｇ）と、このゲート電極
（Ｇ）を覆う厚さ３０００ÅのＳｉＮｘ製のゲート絶縁
膜（１２）と、このゲート絶縁膜（１２）上に積層され
た厚さ５００Åのアモルファスシリコン製のシリコン半
導体層（１３）と、このシリコン半導体層（１３）上に
その両端側を除き積層された厚さ２０００ÅのＳｉＮｘ
製のチャネル保護膜（１４）と、上記シリコン半導体層
（１３）の両端部位に設けられｎ+−アモルファスシリ
コン（ａ−Ｓｉ）にて形成されたオーミック接触形成層
（１５）（１５）と、これ等オーミック接触形成層（１
５）（１５）上に設けられたクロム製のソース・ドレイ
ン電極（Ｓ）（Ｄ）と、上記ゲート電極（Ｇ）のオフセ
ット領域（１６）側端部に対応したチャネル保護膜（１
４）上に設けられた厚さ８０００Åのアルミニウム製の
フィールドプレート電極（ＦＰ）と、上記ソース電極
（Ｓ）・ドレイン電極（Ｄ）に夫々接続されたアルミニ
ウム製の配線部（１８）（１８）と、これら装置本体全
体を被覆する厚さ１．１μｍのポリイミド樹脂製の素子
保護膜（１９）（この実施例では二層構造：１９ａ，１
９ｂ）とでその主要部が構成されているものである。
尚、図中には示されていないが、各電極及び各配線間の
絶縁をとるため、層間絶縁膜として同様なポリイミド樹
脂膜も一部使用されている。
発明を詳細に説明する。 ◎実施例１ この実施例に係る薄膜半導体装置は、図２及び図３に示
すように、ガラス基板（１１）と、このガラス基板（１
１）上の後述するソース電極（Ｓ）側に偏位して配置さ
れたクロム製のゲート電極（Ｇ）と、このゲート電極
（Ｇ）を覆う厚さ３０００ÅのＳｉＮｘ製のゲート絶縁
膜（１２）と、このゲート絶縁膜（１２）上に積層され
た厚さ５００Åのアモルファスシリコン製のシリコン半
導体層（１３）と、このシリコン半導体層（１３）上に
その両端側を除き積層された厚さ２０００ÅのＳｉＮｘ
製のチャネル保護膜（１４）と、上記シリコン半導体層
（１３）の両端部位に設けられｎ+−アモルファスシリ
コン（ａ−Ｓｉ）にて形成されたオーミック接触形成層
（１５）（１５）と、これ等オーミック接触形成層（１
５）（１５）上に設けられたクロム製のソース・ドレイ
ン電極（Ｓ）（Ｄ）と、上記ゲート電極（Ｇ）のオフセ
ット領域（１６）側端部に対応したチャネル保護膜（１
４）上に設けられた厚さ８０００Åのアルミニウム製の
フィールドプレート電極（ＦＰ）と、上記ソース電極
（Ｓ）・ドレイン電極（Ｄ）に夫々接続されたアルミニ
ウム製の配線部（１８）（１８）と、これら装置本体全
体を被覆する厚さ１．１μｍのポリイミド樹脂製の素子
保護膜（１９）（この実施例では二層構造：１９ａ，１
９ｂ）とでその主要部が構成されているものである。
尚、図中には示されていないが、各電極及び各配線間の
絶縁をとるため、層間絶縁膜として同様なポリイミド樹
脂膜も一部使用されている。
【００３５】そして、この薄膜半導体装置においては、
従来の半導体装置と同様にソース電極（Ｓ）・ドレイン
電極（Ｄ）間にドレイン電圧（ＶD）を印加し、かつ、
ゲート電極（Ｇ）にゲート電圧（ＶG）を印加すること
でゲート電極（Ｇ）と対向する部位のシリコン半導体層
（１３）にチャネルが形成される一方、上記オフセット
領域（６）にはドレイン電圧（ＶD）の印加に伴う強い
電界が形成されている。
従来の半導体装置と同様にソース電極（Ｓ）・ドレイン
電極（Ｄ）間にドレイン電圧（ＶD）を印加し、かつ、
ゲート電極（Ｇ）にゲート電圧（ＶG）を印加すること
でゲート電極（Ｇ）と対向する部位のシリコン半導体層
（１３）にチャネルが形成される一方、上記オフセット
領域（６）にはドレイン電圧（ＶD）の印加に伴う強い
電界が形成されている。
【００３６】従って、低電位のソース電極（Ｓ）から供
給されたキャリアは、上記シリコン半導体層（１３）の
ゲート絶縁膜（１２）との界面側に形成されたチャネル
を通過し、かつ、チャネルを通過したキャリアは上記ド
レイン電圧（ＶD）に引っ張られてシリコン半導体層
（１３）のチャネル保護膜（１４）との界面側を通って
ドレイン電極（Ｄ）側へ流れることになるため、ソース
・ドレイン電極（Ｓ）（Ｄ）間にドレイン電流（ＩD）
が流れＯＮ状態として作用する一方、上記ゲート電圧
（ＶG）を下げるに従いシリコン半導体層（３）にチャ
ネルが形成されなくなるため、上記ドレイン電流
（ＩD）が流れなくなってＯＦＦ状態として作用するも
のである。
給されたキャリアは、上記シリコン半導体層（１３）の
ゲート絶縁膜（１２）との界面側に形成されたチャネル
を通過し、かつ、チャネルを通過したキャリアは上記ド
レイン電圧（ＶD）に引っ張られてシリコン半導体層
（１３）のチャネル保護膜（１４）との界面側を通って
ドレイン電極（Ｄ）側へ流れることになるため、ソース
・ドレイン電極（Ｓ）（Ｄ）間にドレイン電流（ＩD）
が流れＯＮ状態として作用する一方、上記ゲート電圧
（ＶG）を下げるに従いシリコン半導体層（３）にチャ
ネルが形成されなくなるため、上記ドレイン電流
（ＩD）が流れなくなってＯＦＦ状態として作用するも
のである。
【００３７】このとき、この実施例に係る薄膜半導体装
置においては、チャネル保護膜（１４）上にフィールド
プレート電極（ＦＰ）を備え、上記チャネルを通過した
キャリアに対しこのフィールドプレート電極（ＦＰ）か
らの電界エネルギを供給して上記ゲート電極（Ｇ）のオ
フセット領域（１６）側端部に相当する部分のチャネル
層内に形成されるポテンシャル・バリアを越え易くして
いるため、ＯＮ状態時における導通状態が著しく改良さ
れて安定した出力電圧が得られる利点を有している。
置においては、チャネル保護膜（１４）上にフィールド
プレート電極（ＦＰ）を備え、上記チャネルを通過した
キャリアに対しこのフィールドプレート電極（ＦＰ）か
らの電界エネルギを供給して上記ゲート電極（Ｇ）のオ
フセット領域（１６）側端部に相当する部分のチャネル
層内に形成されるポテンシャル・バリアを越え易くして
いるため、ＯＮ状態時における導通状態が著しく改良さ
れて安定した出力電圧が得られる利点を有している。
【００３８】しかも、従来の半導体装置に比べて、上記
フィールドプレート電極（ＦＰ）がチャネル保護膜（１
４）上に設けられており、フィールドプレート電極（Ｆ
Ｐ）とシリコン半導体層（１３）間距離が接近してフィ
ールドプレート電極（ＦＰ）からの電界エネルギがシリ
コン半導体層（１３）を流れるキャリアにかかり易くな
るため、その分、フィールドプレート電極（ＦＰ）へ印
加するフィールドプレート電極電圧（ＶFP）の値を低く
設定できる利点を有しており、かつ、チャネル保護膜
（１４）はこの程度の電圧ならば充分耐圧も歩留りもよ
くとれる。
フィールドプレート電極（ＦＰ）がチャネル保護膜（１
４）上に設けられており、フィールドプレート電極（Ｆ
Ｐ）とシリコン半導体層（１３）間距離が接近してフィ
ールドプレート電極（ＦＰ）からの電界エネルギがシリ
コン半導体層（１３）を流れるキャリアにかかり易くな
るため、その分、フィールドプレート電極（ＦＰ）へ印
加するフィールドプレート電極電圧（ＶFP）の値を低く
設定できる利点を有しており、かつ、チャネル保護膜
（１４）はこの程度の電圧ならば充分耐圧も歩留りもよ
くとれる。
【００３９】更に、上記層間絶縁膜上にフィールドプレ
ート電極（ＦＰ）を配設した従来の薄膜半導体装置と比
べて、上記チャネル保護膜（１４）と下地層であるシリ
コン半導体層（１３）との間の膜ストレスは小さく、し
かも、チャネル保護膜（１４）自体の分極やこの膜内の
不純物イオン等の混入も少ないため、上記フィールドプ
レート電極電圧（ＶFP）の実効的値の経時変動も抑制さ
れる。従って、低いフィールドプレート電極電圧ＶFPで
安定したトランジスタ特性を長期に亘って保持できる利
点を有している。
ート電極（ＦＰ）を配設した従来の薄膜半導体装置と比
べて、上記チャネル保護膜（１４）と下地層であるシリ
コン半導体層（１３）との間の膜ストレスは小さく、し
かも、チャネル保護膜（１４）自体の分極やこの膜内の
不純物イオン等の混入も少ないため、上記フィールドプ
レート電極電圧（ＶFP）の実効的値の経時変動も抑制さ
れる。従って、低いフィールドプレート電極電圧ＶFPで
安定したトランジスタ特性を長期に亘って保持できる利
点を有している。
【００４０】尚、図４は、この実施例に係る薄膜半導体
装置を用いて従来と同様な『インバータ回路』を構成し
た装置の回路図を示したものである。そして、この回路
において目的値である１０Ｖの低出力電圧（ＶOL）を求
めるためのフィールドプレート電極電圧（ＶFP）を測定
したところ、図５のに示すように１０Ｖ程度で充分で
あり、その値を著しく低減できることが確認され、か
つ、そのトランジスタ特性も長期に亘って安定している
ことが確認された。
装置を用いて従来と同様な『インバータ回路』を構成し
た装置の回路図を示したものである。そして、この回路
において目的値である１０Ｖの低出力電圧（ＶOL）を求
めるためのフィールドプレート電極電圧（ＶFP）を測定
したところ、図５のに示すように１０Ｖ程度で充分で
あり、その値を著しく低減できることが確認され、か
つ、そのトランジスタ特性も長期に亘って安定している
ことが確認された。
【００４１】◎実施例２
図６及び図７はこの発明が適用される薄膜半導体装置の
他の実施例を示す。この実施例に係る薄膜半導体装置
は、ガラス基板（２１）上に後述するソース電極（Ｓ）
側に偏位して配置されるクロム（Ｃｒ）製のゲート電極
（Ｇ）と、このゲート電極（Ｇ）を覆うＳｉＮX製のゲ
ート絶縁膜（２２）と、このゲート絶縁膜（２２）上に
設けられて活性層を構成するアモルファスシリコン（ａ
−Ｓｉ）からなるシリコン半導体層（２３）と、このシ
リコン半導体層（２３）を保護するためのＳｉＮX製の
チャネル保護膜（２４）と、上記シリコン半導体層（２
３）の両端部に設けられたｎ+アモルファスシリコン
（ａ−Ｓｉ）製のオーミック接触形成層（２５）（２
５）と、このオーミック接触形成層（２５）（２５）上
に積層されるクロム（Ｃｒ）製のソース・ドレイン電極
（Ｓ）（Ｄ）と、少なくともドレイン電極（Ｄ）を除く
部位に積層されるポリイミド樹脂からなる層間絶縁膜
（２６）と、この層間絶縁膜（２６）上に設けられてゲ
ート電極（Ｇ）のオフセット領域（２７）側端部を覆う
アルミニウム（Ａｌ）製のフィールドプレート電極（Ｆ
Ｐ）と、上記ドレイン電極（Ｄ）上を覆うアルミニウム
（Ａｌ）製のドレイン保護層（２８）と、これら全体を
覆うポリイミド樹脂からなる素子保護層（２９）とでそ
の主要部が構成されている。尚、この実施例に係る薄膜
半導体装置は高集積化されるもので、ソース電極（Ｓ）
及びドレイン電極（Ｄ）が適宜引き出され、その引き出
し部分に図示外の配線部（アルミニウム製）が積層され
ている。
他の実施例を示す。この実施例に係る薄膜半導体装置
は、ガラス基板（２１）上に後述するソース電極（Ｓ）
側に偏位して配置されるクロム（Ｃｒ）製のゲート電極
（Ｇ）と、このゲート電極（Ｇ）を覆うＳｉＮX製のゲ
ート絶縁膜（２２）と、このゲート絶縁膜（２２）上に
設けられて活性層を構成するアモルファスシリコン（ａ
−Ｓｉ）からなるシリコン半導体層（２３）と、このシ
リコン半導体層（２３）を保護するためのＳｉＮX製の
チャネル保護膜（２４）と、上記シリコン半導体層（２
３）の両端部に設けられたｎ+アモルファスシリコン
（ａ−Ｓｉ）製のオーミック接触形成層（２５）（２
５）と、このオーミック接触形成層（２５）（２５）上
に積層されるクロム（Ｃｒ）製のソース・ドレイン電極
（Ｓ）（Ｄ）と、少なくともドレイン電極（Ｄ）を除く
部位に積層されるポリイミド樹脂からなる層間絶縁膜
（２６）と、この層間絶縁膜（２６）上に設けられてゲ
ート電極（Ｇ）のオフセット領域（２７）側端部を覆う
アルミニウム（Ａｌ）製のフィールドプレート電極（Ｆ
Ｐ）と、上記ドレイン電極（Ｄ）上を覆うアルミニウム
（Ａｌ）製のドレイン保護層（２８）と、これら全体を
覆うポリイミド樹脂からなる素子保護層（２９）とでそ
の主要部が構成されている。尚、この実施例に係る薄膜
半導体装置は高集積化されるもので、ソース電極（Ｓ）
及びドレイン電極（Ｄ）が適宜引き出され、その引き出
し部分に図示外の配線部（アルミニウム製）が積層され
ている。
【００４２】このような薄膜半導体装置を高集積化する
と、高電圧出力を要する静電プロッタ用等のプリントア
レイを形成することができ、図８に当該プリントアレイ
の基本１ビットの等価回路を、図９にプリントアレイ全
体の等価回路を示す。図８において、図中ＨＶＴＦＴと
記された高耐圧型の薄膜半導体装置のゲート電位は、Ｌ
ＶＴＦＴと記された通常の低電圧の薄膜半導体装置で駆
動される。この場合において、高電圧ＶHHがＲpullと記
されたプルアップ抵抗を介してＨＶＴＦＴのドレイン電
極（Ｄ）に印加されている状態で、ＬＶＴＦＴのゲート
電位Ｖ2とソース電位Ｖ1に適当な電圧が印加されると、
ＨＶＴＦＴはＯＮ状態あるいはＯＦＦ状態となり、これ
に伴って、ドレイン電圧は数十Ｖ〜数１００Ｖの値をと
り、その電圧はＲNibと記されたＮｉｂ抵抗を介して印
字電極となるＮｉｂ電極に出力されるものである。そし
て、図９に示すように、実際のプリントアレイは、図８
の基本１ビットがガラス基板の長尺方向に並ぶ形とな
り、ＲNibやＲpull等の抵抗体をｎ+−ａ−Ｓｉ層で、入
力電極（Ｖ1，Ｖ2）や出力電極（Ｎｉｂ）のみならず、
バイアスライン（ＶHH，ＶFP，ＶS）や各単位間の接続
をアルミニウムにて形成するようになっている。
と、高電圧出力を要する静電プロッタ用等のプリントア
レイを形成することができ、図８に当該プリントアレイ
の基本１ビットの等価回路を、図９にプリントアレイ全
体の等価回路を示す。図８において、図中ＨＶＴＦＴと
記された高耐圧型の薄膜半導体装置のゲート電位は、Ｌ
ＶＴＦＴと記された通常の低電圧の薄膜半導体装置で駆
動される。この場合において、高電圧ＶHHがＲpullと記
されたプルアップ抵抗を介してＨＶＴＦＴのドレイン電
極（Ｄ）に印加されている状態で、ＬＶＴＦＴのゲート
電位Ｖ2とソース電位Ｖ1に適当な電圧が印加されると、
ＨＶＴＦＴはＯＮ状態あるいはＯＦＦ状態となり、これ
に伴って、ドレイン電圧は数十Ｖ〜数１００Ｖの値をと
り、その電圧はＲNibと記されたＮｉｂ抵抗を介して印
字電極となるＮｉｂ電極に出力されるものである。そし
て、図９に示すように、実際のプリントアレイは、図８
の基本１ビットがガラス基板の長尺方向に並ぶ形とな
り、ＲNibやＲpull等の抵抗体をｎ+−ａ−Ｓｉ層で、入
力電極（Ｖ1，Ｖ2）や出力電極（Ｎｉｂ）のみならず、
バイアスライン（ＶHH，ＶFP，ＶS）や各単位間の接続
をアルミニウムにて形成するようになっている。
【００４３】次に、この実施例に係る薄膜半導体装置を
用いた上記プリントアレイの製造工程を説明する。先
ず、ガラス基板（２１）上にスパッタ法により、例えば
７５０−のクロムを堆積し、パターニングしてゲート電
極（Ｇ）を形成した。続いて、プラズマＣＶＤ法によ
り、ゲート絶縁膜（２２）のＳｉＮXを例えば３５００
オングストローム厚に、シリコン半導体層（２３）の真
性ｉ−ａ−Ｓｉ層を例えば５００オングストローム厚
に、チャネル保護膜（２４）のＳｉＮXを例えば１５０
０オングストローム厚に連続して着膜した後、チャネル
保護膜（２４）をパターニングした。この後、プラズマ
ＣＶＤ法で、オーミック接触形成層（２５）の高濃度の
ｎ+−ａ−Ｓｉ層を例えば１０００オングストローム厚
に着膜し、スパッタ法で、ソース電極（Ｓ），ドレイン
電極（Ｄ）のクロム（Ｃｒ）を例えば１５００オングス
トローム厚に堆積した。そして、クロムをパターニング
した後、このクロムをマスクにして下地のｎ+−ａ−Ｓ
ｉ層，ｉ−ａ−Ｓｉ層を連続してエッチングし、ソース
電極（Ｓ），ドレイン電極（Ｄ）を形成した。更に、ゲ
ート絶縁膜（２２）を加工して配線金属用にゲート電極
（Ｇ）にコンタクト孔を開設した。続いて、例えば１．
５μｍ厚のポリイミド樹脂からなる層間絶縁膜（２６）
を形成してパターニングした。この時、ドレイン電極
（Ｄ）上にも開口を開けた。更に、スパッタ法で、１．
５μｍ厚のアルミニウム（Ａｌ）を堆積し、パターニン
グすることにより、フィールドプレート電極（ＦＰ）と
ドレイン電極（Ｄ）のドレイン保護層（２８）を形成し
た。最後に、素子全体を例えば３μｍ厚のポリイミド樹
脂からなる素子保護層（２９）で覆った。尚、この製造
工程中に、入出力電極、電圧ライン、配線がアルミニウ
ムにて同時に形成され、また、各抵抗体はｎ+−ａ−Ｓ
ｉ層で同時に形成される。
用いた上記プリントアレイの製造工程を説明する。先
ず、ガラス基板（２１）上にスパッタ法により、例えば
７５０−のクロムを堆積し、パターニングしてゲート電
極（Ｇ）を形成した。続いて、プラズマＣＶＤ法によ
り、ゲート絶縁膜（２２）のＳｉＮXを例えば３５００
オングストローム厚に、シリコン半導体層（２３）の真
性ｉ−ａ−Ｓｉ層を例えば５００オングストローム厚
に、チャネル保護膜（２４）のＳｉＮXを例えば１５０
０オングストローム厚に連続して着膜した後、チャネル
保護膜（２４）をパターニングした。この後、プラズマ
ＣＶＤ法で、オーミック接触形成層（２５）の高濃度の
ｎ+−ａ−Ｓｉ層を例えば１０００オングストローム厚
に着膜し、スパッタ法で、ソース電極（Ｓ），ドレイン
電極（Ｄ）のクロム（Ｃｒ）を例えば１５００オングス
トローム厚に堆積した。そして、クロムをパターニング
した後、このクロムをマスクにして下地のｎ+−ａ−Ｓ
ｉ層，ｉ−ａ−Ｓｉ層を連続してエッチングし、ソース
電極（Ｓ），ドレイン電極（Ｄ）を形成した。更に、ゲ
ート絶縁膜（２２）を加工して配線金属用にゲート電極
（Ｇ）にコンタクト孔を開設した。続いて、例えば１．
５μｍ厚のポリイミド樹脂からなる層間絶縁膜（２６）
を形成してパターニングした。この時、ドレイン電極
（Ｄ）上にも開口を開けた。更に、スパッタ法で、１．
５μｍ厚のアルミニウム（Ａｌ）を堆積し、パターニン
グすることにより、フィールドプレート電極（ＦＰ）と
ドレイン電極（Ｄ）のドレイン保護層（２８）を形成し
た。最後に、素子全体を例えば３μｍ厚のポリイミド樹
脂からなる素子保護層（２９）で覆った。尚、この製造
工程中に、入出力電極、電圧ライン、配線がアルミニウ
ムにて同時に形成され、また、各抵抗体はｎ+−ａ−Ｓ
ｉ層で同時に形成される。
【００４４】ここで、この実施例に係る薄膜半導体装置
の性能を確認する上で、実施例及び図１０，図１１に示
す比較例（ドレイン保護層２８がないタイプ：実施例と
同様な構成要素については実施例と同様な符号を付して
ここではその詳細な説明を省略する）を用いたプリント
アレイを所定の条件（ＶHH＝４５０Ｖ，ＶFP＝１００
Ｖ，ＶS＝０Ｖ）下で夫々長時間（７０日間）作動させ
たところ、比較例にあっては、ドレイン電極（Ｄ）部に
腐食現象が見られたが、実施例にあっては、ドレイン電
極（Ｄ）部に腐食現象は全く見られず、アレイ特性も良
好に維持されることが確認された。
の性能を確認する上で、実施例及び図１０，図１１に示
す比較例（ドレイン保護層２８がないタイプ：実施例と
同様な構成要素については実施例と同様な符号を付して
ここではその詳細な説明を省略する）を用いたプリント
アレイを所定の条件（ＶHH＝４５０Ｖ，ＶFP＝１００
Ｖ，ＶS＝０Ｖ）下で夫々長時間（７０日間）作動させ
たところ、比較例にあっては、ドレイン電極（Ｄ）部に
腐食現象が見られたが、実施例にあっては、ドレイン電
極（Ｄ）部に腐食現象は全く見られず、アレイ特性も良
好に維持されることが確認された。
【００４５】また、実施例において、ドレイン電極
（Ｄ）の引き出し線部分にはアルミニウム製の保護層を
設けなかったが、当該引き出し線部分には何ら腐食現象
は見られなかった。
（Ｄ）の引き出し線部分にはアルミニウム製の保護層を
設けなかったが、当該引き出し線部分には何ら腐食現象
は見られなかった。
【００４６】尚、上記実施例にあっては、ドレイン保護
層（２８）とフィールドプレート電極（ＦＰ）とをアル
ミニウムにて同時に形成するようにしているが、工程が
増えても差し支えないならば、ドレイン保護層（２８）
を形成した後、層間絶縁膜（２６）を形成し、再びフィ
ールドプレート電極（ＦＰ）をアルミニウムにて形成す
るようにしてもよい。
層（２８）とフィールドプレート電極（ＦＰ）とをアル
ミニウムにて同時に形成するようにしているが、工程が
増えても差し支えないならば、ドレイン保護層（２８）
を形成した後、層間絶縁膜（２６）を形成し、再びフィ
ールドプレート電極（ＦＰ）をアルミニウムにて形成す
るようにしてもよい。
【００４７】また、この実施例において、実施例１のよ
うに、フィールドプレート電極（ＦＰ）をチャネル保護
膜（２４）上に直接配置するようにすれば、実施例１と
同様な効果を享受することができる。
うに、フィールドプレート電極（ＦＰ）をチャネル保護
膜（２４）上に直接配置するようにすれば、実施例１と
同様な効果を享受することができる。
【００４８】
【発明の効果】以上説明してきたように、請求項１記載
の発明によれば、所謂電界効果型の薄膜半導体装置を前
提とし、ゲート電極のオフセット領域側端部に対応した
チャネル保護膜上に電界形成用のフィールドプレート電
極を設けるようにしたので、低いフィールドプレート電
極電圧で安定したトランジスタ特性を長期に亘って保持
することができる。
の発明によれば、所謂電界効果型の薄膜半導体装置を前
提とし、ゲート電極のオフセット領域側端部に対応した
チャネル保護膜上に電界形成用のフィールドプレート電
極を設けるようにしたので、低いフィールドプレート電
極電圧で安定したトランジスタ特性を長期に亘って保持
することができる。
【００４９】また、請求項２記載の発明によれば、高集
積化したとしても、フィールドプレート電極とドレイン
電極との間の距離をある程度離間配置できることに伴
い、ドレイン電極部を耐蝕性金属膜で覆い、ドレイン電
極部の腐食を防止するようにしたので、ドレイン電極や
保護膜として従来プロセス適合性の良好な材料（例えば
Ｃｒやポリイミド）を変更しなくても、電気的特性が良
好なまま且つ歩留りを低下させることなく、信頼性の高
い高集積度の高耐圧型の半導体装置を提供することがで
きる。
積化したとしても、フィールドプレート電極とドレイン
電極との間の距離をある程度離間配置できることに伴
い、ドレイン電極部を耐蝕性金属膜で覆い、ドレイン電
極部の腐食を防止するようにしたので、ドレイン電極や
保護膜として従来プロセス適合性の良好な材料（例えば
Ｃｒやポリイミド）を変更しなくても、電気的特性が良
好なまま且つ歩留りを低下させることなく、信頼性の高
い高集積度の高耐圧型の半導体装置を提供することがで
きる。
【図１】 （ａ）（ｂ）はこの発明に係る薄膜半導体装
置の概要を示す説明図である。
置の概要を示す説明図である。
【図２】 この発明が適用される薄膜半導体装置の実施
例１を示す概略斜視図である。
例１を示す概略斜視図である。
【図３】 図１中のＩＩＩ−ＩＩＩ線断面図である。
【図４】 実施例１に係る薄膜半導体装置で構成した
『インバータ回路』の回路図である。
『インバータ回路』の回路図である。
【図５】 図４の『インバータ回路』における低出力電
圧（ＶOL）とフィールドプレート電極電圧（ＶFP）との
関係を示すグラフ図である。
圧（ＶOL）とフィールドプレート電極電圧（ＶFP）との
関係を示すグラフ図である。
【図６】 この発明が適用される薄膜半導体装置の実施
例２を示す概略斜視図である。
例２を示す概略斜視図である。
【図７】 図６中のＶＩＩ−ＶＩＩ線断面図である。
【図８】 実施例２に係る薄膜半導体装置を用いて作成
した静電プロッタ用プリントアレイの基本１ビットの等
価回路である。
した静電プロッタ用プリントアレイの基本１ビットの等
価回路である。
【図９】 図８の基本回路を用いて作成したプリントア
レイの全体の等価回路である。
レイの全体の等価回路である。
【図１０】 薄膜半導体装置の比較例を示す概略斜視図
である。
である。
【図１１】 図１０中のＸＩ−ＸＩ線断面図である。
【図１２】 従来における薄膜半導体装置の一例を示す
斜視図である。
斜視図である。
【図１３】 図１２中のＸＩＩＩ−ＸＩＩＩ線断面図で
ある。
ある。
【図１４】 オフセット領域を設けた従来の薄膜半導体
装置の一例を示す斜視図である。
装置の一例を示す斜視図である。
【図１５】 図１４中のＸＶ−ＸＶ線断面図である。
【図１６】 従来例に係る薄膜半導体装置で構成した
『インバータ回路』の回路図である。
『インバータ回路』の回路図である。
【図１７】 フィールドプレート電極を備えた従来の薄
膜半導体装置の一例を示す斜視図である。
膜半導体装置の一例を示す斜視図である。
【図１８】 図１７中のＸＶＩＩＩ−ＸＶＩＩＩ線断面
図である。
図である。
Ｇ…ゲート電極，Ｓ…ソース電極，Ｄ…ドレイン電極，
ＦＰ…フィールドプレート電極，１…絶縁性基板，２…
ゲート絶縁膜，３…半導体層，４…チャネル保護層，５
…オフセット領域，６…耐蝕性金属膜，７…層間絶縁膜
ＦＰ…フィールドプレート電極，１…絶縁性基板，２…
ゲート絶縁膜，３…半導体層，４…チャネル保護層，５
…オフセット領域，６…耐蝕性金属膜，７…層間絶縁膜
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｈ０１Ｌ 27/12 8728−4Ｍ
Claims (2)
- 【請求項１】 絶縁性基板と、この絶縁性基板上に設け
られたゲート電極と、このゲート電極を覆うゲート絶縁
膜と、このゲート絶縁膜上に形成された半導体層と、こ
の半導体層を覆うチャネル保護膜と、上記半導体層に接
続されたソース・ドレイン電極とを備え、上記ゲート電
極の配置部位をソース電極側へ偏らせて上記半導体層の
ソース電極とドレイン電極間にゲート電極と対向しない
オフセット領域を設けた薄膜半導体装置において、上記
ゲート電極のオフセット領域側端部に対応したチャネル
保護膜上に電界形成用のフィールドプレート電極を設け
たことを特徴とする薄膜半導体装置。 - 【請求項２】 絶縁性基板と、この絶縁性基板上に設け
られたゲート電極と、このゲート電極を覆うゲート絶縁
膜と、このゲート絶縁膜上に形成された半導体層と、こ
の半導体層を覆うチャネル保護膜と、上記半導体層に接
続されたソース・ドレイン電極とを備え、上記ゲート電
極の配置部位をソース電極側へ偏らせて上記半導体層の
ソース電極とドレイン電極間にゲート電極と対向しない
オフセット領域を設け、ゲート電極のオフセット領域側
端部に対応したチャネル保護膜あるいはチャネル保護膜
に積層される層間絶縁膜上に電界形成用のフィールドプ
レート電極を設けた薄膜半導体装置において、上記ドレ
イン電極部を耐蝕性金属膜で覆ったことを特徴とする薄
膜半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3202321A JPH053320A (ja) | 1990-08-10 | 1991-07-18 | 薄膜半導体装置 |
| US08/046,397 US5367180A (en) | 1990-08-10 | 1993-04-09 | Thin-film semiconductor device with field plate |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-210421 | 1990-08-10 | ||
| JP21042190 | 1990-08-10 | ||
| JP3202321A JPH053320A (ja) | 1990-08-10 | 1991-07-18 | 薄膜半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH053320A true JPH053320A (ja) | 1993-01-08 |
Family
ID=26513303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3202321A Pending JPH053320A (ja) | 1990-08-10 | 1991-07-18 | 薄膜半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5367180A (ja) |
| JP (1) | JPH053320A (ja) |
Cited By (4)
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|---|---|---|---|---|
| JP2005254450A (ja) * | 2004-03-11 | 2005-09-22 | Palo Alto Research Center Inc | 高電圧薄膜トランジスタを使用するｍｅｍｓ装置のための集積化ドライバ電子工学 |
| JP2014042070A (ja) * | 2010-01-22 | 2014-03-06 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2022138121A (ja) * | 2021-03-09 | 2022-09-22 | パロ アルト リサーチ センター インコーポレイテッド | 薄膜電子部品を使用するスケーラブルな高電圧制御回路 |
| JP2022138120A (ja) * | 2021-03-09 | 2022-09-22 | パロ アルト リサーチ センター インコーポレイテッド | 薄膜電子部品を使用するスケーラブルな高電圧制御回路 |
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|---|---|---|---|---|
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| JP3253808B2 (ja) * | 1994-07-07 | 2002-02-04 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| US5796116A (en) | 1994-07-27 | 1998-08-18 | Sharp Kabushiki Kaisha | Thin-film semiconductor device including a semiconductor film with high field-effect mobility |
| US6025605A (en) * | 1996-07-26 | 2000-02-15 | Lg Electronics Inc. | Aligned semiconductor structure |
| US6746959B2 (en) | 1996-07-26 | 2004-06-08 | Lg Philips Lcd Co., Ltd. | Liquid crystal display and method |
| JP3527034B2 (ja) * | 1996-09-20 | 2004-05-17 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US7189997B2 (en) | 2001-03-27 | 2007-03-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6982194B2 (en) * | 2001-03-27 | 2006-01-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US7485514B2 (en) * | 2006-01-05 | 2009-02-03 | Winslow Thomas A | Method for fabricating a MESFET |
| JP2011249728A (ja) * | 2010-05-31 | 2011-12-08 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
| JP5615605B2 (ja) * | 2010-07-05 | 2014-10-29 | 三菱電機株式会社 | Ｆｆｓモード液晶装置 |
| KR20130136063A (ko) * | 2012-06-04 | 2013-12-12 | 삼성디스플레이 주식회사 | 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법 |
| US9299940B2 (en) * | 2012-11-02 | 2016-03-29 | The Regents Of The University Of California | Carbon nanotube network thin-film transistors on flexible/stretchable substrates |
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|---|---|---|---|---|
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| JPS6190188A (ja) * | 1984-10-09 | 1986-05-08 | セイコーインスツルメンツ株式会社 | 薄膜表示装置 |
| EP0196915B1 (en) * | 1985-03-29 | 1991-08-14 | Matsushita Electric Industrial Co., Ltd. | Thin film transistor array and method of manufacturing same |
| JPH01219824A (ja) * | 1988-02-29 | 1989-09-01 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタアレイ基板 |
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1991
- 1991-07-18 JP JP3202321A patent/JPH053320A/ja active Pending
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- 1993-04-09 US US08/046,397 patent/US5367180A/en not_active Expired - Fee Related
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