JPH05334178A - ループ状データ発生回路 - Google Patents

Abstract

(57)【要約】 【目的】 回路規模が小さい、しかも、ループ状データ
（アドレスを含む）を高速に発生できるループ状データ
発生回路を実現する。 【構成】 データ空間の中でデータをループ状に順次発
生するループ範囲の幅を表すループ幅について、データ
空間の大きさの半分以下という条件を課す。また、相前
後する出力データ間のループ範囲内での相違量を表すオ
フセットについて、その絶対値がループ幅以下という条
件を課す。これにより現在の出力データにオフセットを
加算した加算値を次の出力データにできない場合の態様
が少なくなる。モジュール回路１０５は、加算値を次の
出力データにできない場合に対応する構成として、加算
値がループ範囲外の値になっていることを検出する範囲
内外検出手段２０３と、検出された場合に加算値を修正
して次の出力データを形成する加算値修正手段２０２と
を備えれば良い。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はループ状データ発生回路
に関し、例えば、デジタルシグナルプロセッサ（ＤＳ
Ｐ）のモジュールアドレス発生回路に適用し得るもので
ある。

【０００２】

【従来の技術】連続する所定範囲のアドレス値の中か
ら、所定個数ずつ異なるアドレスを順次発生するループ
状アドレス発生回路（モジュールアドレス発生回路）が
ＤＳＰ等に設けられている。

【０００３】図２は、従来のモジュールアドレス発生回
路の構成例を示すものである（文献『「ＡＤＳＰ−２１
００／２１００Ａユーザーズ・マニュアル」ＡＮＡＬＯ
ＧＤＥＶＩＣＥＳ社発行』参照）。

【０００４】図２において、このモジュールアドレス発
生回路３００は、Ｌレジスタ３０１、Ｍレジスタ３０
２、Ｉレジスタ３０３、加算器３０４及びモジュール回
路３０５から構成されている。

【０００５】Ｌレジスタ３０１は、アドレス空間におい
てループ状に発生する出力アドレスが取り得る値の連続
範囲（以下、ループ範囲と呼ぶ）の大きさ（以下、ルー
プ幅と呼ぶ）より１だけ小さい、外部から与えられた値
を格納するものである。Ｍレジスタ３０２は、次のアド
レスを現在のアドレスよりループ範囲内だけで数えて何
個先のアドレスとするかを規定する外部から与えられた
オフセット（アドレス更新値）を格納するものである。
このオフセットは２の補数データで与えられており、こ
れにより正順及び逆順の両方向への出力アドレスのルー
プ状変化が可能となっている。Ｉレジスタ３０３は、出
力アドレスを格納するものであり、出力アドレスの初期
値は外部から与えられてこのＩレジスタ３０３に格納さ
れる。加算器３０４は、Ｍレジスタ３０２に格納されて
いるオフセットとＩレジスタ３０３に格納されている直
前アドレスとを加算するものである。モジュール回路３
０５は、Ｌレジスタ３０１やＭレジスタ３０２に格納さ
れている情報に基づいて、加算器３０４からの値をその
まま出力アドレスにできるか否かを確認し、できれば加
算値をＩレジスタ３０３に出力し、できなければ加算値
を修正して次の出力アドレスを形成してＩレジスタ３０
３に出力するものである。

【０００６】従って、以上の構成を有するモジュールア
ドレス発生回路３００は、(1) 加算器３０４によってオ
フセットと直前アドレスを加算し、(2) モジュール回路
３０５が加算値を次の出力アドレスにできるか否かを確
認し、できる場合には加算値を次の出力アドレスとし、
できない場合には加算値から次の出力アドレスを形成
し、(3) このアドレスをＩレジスタ３０３がラッチして
外部に出力する、という(1) 〜(3) の動作を繰返すこと
でループ状アドレスを順次発生する。

【０００７】次に、加算値をそのまま次の出力アドレス
とできない場合に行なうモジュール回路３０５の処理を
説明する。なお、従来回路の動作条件として、オフセッ
トがループ幅以下であるという条件があり、この条件下
ではモジュール回路３０５は、次の処理を行なう。な
お、処理(a) 及び(b) は処理(c) 及び(d) に対して優先
される。

【０００８】(a) 加算器３０４の演算でキャリーが発生
した場合 加算器３０４の演算でキャリーが発生した場合には、次
の(1) 式を実行し、得られた値を次の出力アドレスとす
る。

【０００９】 （直前アドレス＋オフセット）−ループ幅 ＝加算値−（Ｌレジスタの格納値＋１） …(1) 図３は、この場合の説明図であり、ループ範囲がアドレ
ス０（２進数では００００；以下２進数を必要に応じて
括弧書きで併記する）からアドレス１２（１１００）ま
でであってループ幅が１３（１１０１）であり、オフセ
ットが６（０１１０；２の補数データ）の場合を示して
いる。ここで、直前アドレスが１１（１０１１）である
と、オフセットを足した加算値は１７（１０００１）と
なってキャリーが発生する。この加算値は、ループ範囲
外のアドレス１３、１４、１５も６個のオフセット中に
カウントしているため、得られた加算値１７（アドレス
となる下位４ビットは０００１）を出力アドレスとする
ことはできず、ループ範囲外のアドレス個数３（００１
１）分をさらに加算することを要する。ここで、加算値
１７にループ範囲外のアドレス個数を加算することは、
ループ範囲とループ範囲外とでアドレス空間が形成され
ているので、加算値１７からループ幅１３を減算するこ
とと等価であり、従って、上記(1) 式によって出力アド
レスを計算でき、図３の例の場合には出力アドレスは４
（０１００）となる。

【００１０】(b) 加算器３０４の演算でボローが発生し
た場合 加算器３０４の演算でボローが発生した場合には、次の
(2) 式を実行し、得られた値を出力アドレスとする。

【００１１】 （直前アドレス＋オフセット）＋ループ幅 ＝加算値＋（Ｌレジスタの格納値＋１） …(2) 図４は、この場合の説明図であり、ループ範囲がアドレ
ス０（００００）からアドレス１２（１１００）までで
あってループ幅が１３（１１０１）であり、オフセット
が−７（１００１；２の補数データ）の場合を示してい
る。ここで、直前アドレスが１（０００１）であると、
オフセットを足した加算値は−６（１０１０）となって
ボローが発生する。この加算値は、ループ範囲外のアド
レス−１、−２、−３も６個のオフセット中にカウント
しているため、得られた加算値−６を出力アドレスとす
ることはできず、ループ範囲外のアドレス個数３（００
１１）分をさらに減算することを要する。ここで、加算
値−６からループ範囲外のアドレス個数を減算すること
は、ループ範囲とループ範囲外とでアドレス空間が形成
されているので、加算値−６にループ幅１３を加算する
ことと等価であり、従って、上記(2) 式によって出力ア
ドレスを計算でき、図４の例の場合には出力アドレスは
７（０１１１）となる。

【００１２】(c) 加算器３０４からの加算値がループ範
囲外の値の場合（正順ループ） 直前アドレスに正のオフセットを加算して得た加算値が
ループ範囲外の値になった場合には、次の(3) 式を実行
し、得られた値を出力アドレスとする。

【００１３】 （直前アドレス＋オフセット）−ループ幅 ＝加算値−（Ｌレジスタの格納値＋１） …(3) 図５は、この場合の説明図であり、ループ範囲がアドレ
ス０（００００）からアドレス１２（１１００）までで
あってループ幅が１３（１１０１）であり、オフセット
が４（０１００；２の補数データ）の場合を示してい
る。ここで、直前アドレスが１０（１０１０）である
と、オフセットを足した加算値は１４（１１１０）とな
ってループ範囲外の値が発生する。この加算値はループ
回転方向に数えてループ範囲外の２番目の値であり、こ
れをループ範囲内の値に戻す場合、ループ範囲内の先頭
アドレス０（００００）を１番目とした２番目のアドレ
ス１（０００１）に戻せば良い。すなわち、ループ範囲
外の何番目の値かを求め、それより１小さい値を出力ア
ドレスとする。ループ範囲外の何番目の値かは、加算値
からループ範囲内の最大値（ループ幅−１）を減算すれ
ば良く、最終的な出力アドレスはこれより１小さいの
で、結局(3) 式に従って正確な出力アドレスを得ること
ができ、図５の例の場合には出力アドレスは１（０００
１）となる。

【００１４】(d) 加算器３０４からの加算値がループ範
囲外の値の場合（逆順ループ） 直前アドレスに負のオフセットを加算して得た加算値が
ループ範囲外の値になった場合には、次の(4) 式を実行
し、得られた値を出力アドレスとする。

【００１５】 （直前アドレス＋オフセット）＋ループ幅 ＝加算値＋（Ｌレジスタの格納値＋１） …(4) 図６は、この場合の説明図であり、ループ範囲がアドレ
ス０（００００）からアドレス１２（１１００）までで
あってループ幅が１３（１１０１）であり、オフセット
が−３（１１０１；２の補数データ）の場合を示してい
る。ここで、直前アドレスが１（０００１）であると、
オフセットを足した加算値は−２（１１１０）となって
ループ範囲外の値である。この加算値はループ回転方向
に数えてループ範囲外の２番目の値であり、これをルー
プ範囲内の値に戻す場合、ループ範囲内の回転方向の先
頭アドレス−４（１１００）から２番目のアドレス−５
（１０１１）に戻せば良い。すなわち、ループ範囲外の
何番目の値かを求め、それより１小さい値を出力アドレ
スとする。詳述は省略するが、これは(4) 式に従って演
算することとなり、図６の例の場合には出力アドレスは
−５＝１１（１０１１）となる。

【００１６】

【発明が解決しようとする課題】しかしながら、従来の
ループ状アドレス発生回路（モジュールアドレス発生回
路）においては、モジュール回路３０５は、加算器３０
４からの出力（加算値、キャリー、ボロー）、Ｌレジス
タ３０１の格納内容（ループ幅−１）、Ｍレジスタ３０
２の格納内容（オフセット）に基づいて、加算値をその
まま出力アドレスとできるか否かを判断すると共に、で
きない場合には上記(a) 〜(d) のいずれの場合に該当す
るかをに判別してそれに応じた処理を実行するので、モ
ジュール回路３０５の規模が大きくなってしまうという
欠点があった。

【００１７】また、同様な理由によって、モジュール回
路３０５による演算時間が長くなって、アドレスの更新
周期も長くなってしまうという欠点があった。

【００１８】さらに、加算器３０４及びモジュール回路
３０５間が加算値についてアドレス幅と同じビット幅で
接続されていると、上述の処理(a) の場合のように、加
算器３０４の演算でオーバーフローが発生したときに、
加算器３０４の正常な演算結果をモジュール回路３０５
に与えることができず、上記(1) 式を正しく実行するこ
とができなくなる。これを防止しようとすると、加算器
３０４及びモジュール回路３０５間を加算値については
アドレス幅より１ビット多い幅で接続しなければなら
ず、キャリー線やボロー線まで含めれる接続線が多くな
り、それだけ回路規模が大きくなってしまう。

【００１９】以上、アドレスをループ状に発生する従来
回路における問題を述べたが、一般的なデータ（アドレ
ス以外のデータをいう）をループ状に発生する回路も、
上述した従来回路と同様な構成を有するので、同様な問
題が生じる。

【００２０】本発明は、以上の点を考慮してなされたも
のであり、回路規模が小さい、しかも、ループ状データ
（それがアドレスとして用いられる場合を含む）を高速
に発生することができるループ状データ発生回路を提供
しようとするものである。

【００２１】

【課題を解決するための手段】かかる課題を解決するた
め、本発明においては、データ空間の中で出力データを
ループ状に順次発生するループ範囲の幅を表すループ幅
の情報（ループ幅自体であっても良く、またループ幅に
所定数を加減算したものであっても良い）と、ループ状
データの初期値と、相前後する出力データ間のループ範
囲内での相違量を表すオフセットとが設定されて、ルー
プ範囲内でオフセットずつ異なるデータを順次出力する
ものであって、現在の出力データにオフセットを加算す
る加算器と、この加算器による加算値を次の出力データ
にできるか否かを確認してできない場合に加算値を修正
して次の出力データを形成するモジュール回路とを備え
たループ状データ発生回路において、以下の条件を課す
と共に、以下の各手段を設けた。

【００２２】すなわち、設定可能なループ幅がデータ空
間の大きさの半分以下という条件と、設定可能なオフセ
ットの絶対値がループ幅以下という条件を課した。

【００２３】また、モジュール回路の内部に、加算値を
次の出力データにできない場合に対応する構成として、
加算値がループ範囲外の値になっていることを検出する
範囲内外検出手段と、加算値がループ範囲外の値の場合
に、加算値がループ方向にみてループ範囲外の何番目の
値かに応じて加算値を修正して出力データを形成する加
算値修正手段とを設けた。

【００２４】ここで、オフセットを２の補数データで設
定することとし、出力データのループ方向が正逆いずれ
であっても対応することが好ましい。

【００２５】さらに、モジュール回路に、ループ範囲内
の全てのデータにおいて値が一致している上位ビット部
分のビット数と等しい、現在の出力データにおける上位
ビット部分の情報を含む上位情報データと、それより下
位ビット部分の情報を含む下位情報データとを形成する
現出力データ情報分離手段と、加算器又は加算値修正手
段から出力された次の出力データの下位情報データと現
出力データ情報分離手段から出力された上位情報データ
とから次の出力データを形成する上位下位合成手段とを
設けると共に、加算器、範囲内外検出手段及び加算値修
正手段が、現出力データ情報分離手段から出力された下
位情報データ又はこれから派生したデータにおいて有効
な下位ビット部分に対して処理を行なうようにすること
が好ましい。

【００２６】

【作用】次の出力データを形成しようとすると、現出力
データにオフセットを加算することを要するが、データ
空間の一部にループ範囲が設定されることが多いので、
加算値をそのまま次の出力データとすることができる場
合の外、次の出力データにできない場合も生じる。次の
出力データにできない場合が生じることは避けることが
できないが、この場合の態様が多ければ加算値を修正し
て次の出力データを形成する構成は多くの態様を考慮し
た構成となるので複雑となり、その結果、出力データの
発生周期も長くならざるを得ない。

【００２７】そこで、本発明においては、設定可能なル
ープ幅がデータ空間の大きさの半分以下であるという条
件と、設定可能なオフセットの絶対値がループ幅以下で
あるという条件を課すこととし、加算値をそのまま次の
出力データとすることができない場合の態様を少なくす
ることとした。すなわち、加算値自体はループ範囲内の
値になるが、現出力データからループ範囲外のデータ個
数をも計数した加算値となっているような態様（図３や
図４参照）が生じることを排除している。従って、加算
値をそのまま次の出力データとすることができない場合
の態様は、加算値がループ範囲外の値になっているとき
だけである。

【００２８】そこで、本発明においては、モジュール回
路の内部に、加算値を次の出力データにできない場合に
対応する構成として上述した態様だけを考慮し、加算値
がループ範囲外の値になっていることを検出する範囲内
外検出手段と、加算値がループ範囲外の値の場合に、加
算値がループ方向にみてループ範囲外の何番目の値かに
応じて加算値を修正して次の出力データを形成する加算
値修正手段とを設け、構成の簡単化及び出力データの発
生周期の短縮化を計った。

【００２９】本発明は、出力データのループ方向（ルー
プ範囲を円とみなしたした場合の出力データの回転方
向）が１方向だけのループ状データ発生回路に適用でき
るだけでなく、オフセットを２の補数データで設定する
こととすれば、出力データのループ方向が正逆いずれで
あっても対応でき、必要に応じてこのようにすることが
好ましい。

【００３０】ループ幅やオフセットや出力データの初期
値の設定によっては、順次発生される出力データで常に
変化しない上位ビット部分がある。このような固定の上
位ビット部分に対しても一々演算すると、演算ミスが発
生する確率を高くすると共に、処理速度を遅くする可能
性がある。

【００３１】そこで、このようなことを考慮した場合に
は、モジュール回路に、ループ範囲内の全てのデータに
おいて値が一致している上位ビット部分のビット数と等
しい、現在の出力データにおける上位ビット部分の情報
を含む上位情報データと、それより下位ビット部分の情
報を含む下位情報データとを形成する現出力データ情報
分離手段と、加算器又は加算値修正手段から出力された
次の出力データの下位情報データと現出力データ情報分
離手段から出力された上位情報データとから次の出力デ
ータを形成する上位下位合成手段とを設けると共に、加
算器、範囲内外検出手段及び加算値修正手段が、現出力
データ情報分離手段から出力された下位情報データ又は
これから派生したデータにおいて有効な下位ビット部分
に対して処理を行なうようにすることが好ましい。

【００３２】

【実施例】以下、本発明をループ状アドレス発生回路に
適用した一実施例を図面を参照しながら詳述する。ここ
で、図１がこの実施例の構成を示すブロック図である。

【００３３】図１において、このループ状アドレス発生
回路（モジュールアドレス発生回路）１００は、Ｌレジ
スタ１０１、Ｍレジスタ１０２、Ｉレジスタ１０３、加
算器１０４及びモジュール回路１０５から構成されてい
る。

【００３４】Ｌレジスタ１０１は、出力アドレスが取り
得るループ範囲のループ幅より１だけ小さい、外部から
与えられた値を格納するものである。Ｍレジスタ１０２
は、外部から与えられたオフセットを格納するものであ
り、このオフセットは２の補数データで与えられてい
る。これにより正順及び逆順の両方向へのアドレス変化
が可能となされている。Ｉレジスタ１０３は、出力アド
レスを格納するものである。なお、Ｉレジスタ１０３に
は、出力アドレスの初期値が外部から与えられるように
なされている。加算器１０４は、後述するような２入力
データを加算するものであり、次の出力アドレスの候補
値情報を形成するものである。モジュール回路１０５
は、ループ範囲やオフセット等を考慮して次の出力アド
レスを決定するものである。

【００３５】この実施例の場合、ループ幅及びオフセッ
トについて、次の条件が定められている。

【００３６】条件１ ループ幅≦［アドレス空間の最大値／２］＋１ 但し、［ｘ］はガウスの記号（ｘの小数点以下を切捨
て）を表す条件２ オフセットの絶対値≦ループ幅 条件１は、換言すると設定可能なループ幅がアドレス空
間の大きさの半分以下という条件であり、条件２は、設
定可能なオフセットの絶対値がループ幅以下という条件
である。このような条件１及び２は、後述するように、
加算器１０４の加算演算でキャリーやボローが生じるこ
と（図３及び図４参照）がないようにしたものであり、
モジュール回路１０５が行なう処理態様を従来より少な
くするための条件である。これによりモジュール回路１
０５の簡単化及びアドレス更新周期の短縮化を実現でき
る。

【００３７】因に、従来のループ状アドレス発生回路３
００におけるモジュール回路３０５においては、上述し
たようにモジュール回路３０５が加算結果に応じて切り
替える処理態様（(a) 〜(d) ）は４種類あったが、この
実施例の場合には２態様（図５及び図６参照）である。

【００３８】図７〜図９は、このような条件１及び２に
ついての意義の説明図である。これら図面は、アドレス
空間が４ビット幅の場合を示している。この場合、アド
レス空間の最大値は１５（１１１１）であるので、条件
１によればループ幅は８以下であり、ループ幅を最大の
８とした場合には、そのループ幅（図７の斜線部分）は
図７に示すようにアドレス空間の半分の大きさとなる。
なお、図７の斜線部分以外の範囲をループ範囲とするこ
ともできる。このループ幅が最大の場合において（ルー
プ範囲外の幅が最小の場合において）、オフセットの絶
対値を最も大きくするとオフセットは８又は−８であ
る。図８は、オフセットが８であって直前出力アドレス
がループ範囲内で最も大きい値７（０１１１）の場合を
示しており、この場合に、直前出力アドレスにオフセッ
トを加算しても加算値はループ範囲外にあってループ範
囲外を通過してループ範囲内に進むことはない。すなわ
ち、従来の技術の項で説明した処理態様(a) が最も生じ
やすい状況を上記条件下で考えたとしても処理態様(a)
とはならない。図９は、従来の技術の項で説明した処理
態様(b) が最も生じやすい状況を上記条件下で考えた場
合であるが、この場合も処理態様(b) にはならない。

【００３９】以上のように、上記条件下においては、従
来例で説明した処理態様(a) 及び(b) が生じることはな
く、モジュール回路１０５がこれら処理態様(a) 及び
(b) を考慮した構成とする必要はない。

【００４０】なお、条件１は、上述したように、ループ
幅がアドレス空間の半分以下であると言い換えることが
できるが、実際上、ループ幅がアドレス空間の半分を越
えることはなく、このような条件を設定しても問題とな
ることはない。

【００４１】モジュール回路１０５は、マックス１検出
回路２０１、サブ加算器２０２、比較器２０３、２個の
アンド回路２０４及び２０５、オア回路２０６並びにセ
レクタ２０７から構成されている。

【００４２】マックス１検出回路２０１は、Ｌレジスタ
１０１に格納されているループ幅情報（＝ループ幅−
１）の論理が“１”であるビットの中で最も上位のビッ
トを検出するものであり、この検出結果に応じた２個の
マックス１検出データMax1(L)及びMax1(M) を形成す
る。マックス１検出データMax1(L) は、検出されたビッ
トを含めた下位側のビットを全て論理“１”にしたもの
であり、アンド回路２０５に入力される。他方のマック
ス１検出データMax1(M) は、マックス１検出データMax1
(L) の全ビットを反転したものであり、アンド回路２０
４に入力される。これらマックス１検出データMax1(L)
及びMax1(M) は、出力アドレスで変化することがあるビ
ット位置（下位側）を明らかにしたものであり、逆に言
えば、出力アドレスで変化することがないビット位置
（上位側）を明らかにしたものである。

【００４３】例えば、Ｌレジスタ１０１にデータ０００
０１１００が格納されていると、マックス１検出データ
Max1(L) は００００１１１１となり、他方のマックス１
検出データMax1(M) は１１１１００００となる。

【００４４】アンド回路２０５は、Ｉレジスタ１０３に
格納されている現出力データとマックス１検出データMa
x1(L) とのビット毎の論理積をとるものである。従っ
て、このアンド回路２０５からの出力データは、変更さ
れることがあり得ない現出力アドレスの上位ビット側を
論理０に置き換えたものとなる。アンド回路２０４は、
Ｉレジスタ１０３に格納されている現出力アドレスとマ
ックス１検出データMax1(M) とのビット毎の論理積をと
るものである。従って、このアンド回路２０４からの出
力データは、変更されることがあり得る現出力データの
下位ビット側を論理０に置き換えたものとなる。

【００４５】例えば、Ｌレジスタ１０１にデータ０００
０１１００が格納され、Ｉレジスタ１０３にデータ０１
１０１０１１が格納されていると、マックス１検出デー
タMax1(L) が００００１１１１となるのでアンド回路２
０５からの出力データは“００００１０１１”となり、
また、他方のマックス１検出データMax1(M) が１１１１
００００となるのでアンド回路２０４からの出力データ
は０１１０００００となる。

【００４６】アンド回路２０５からの出力データは加算
器１０４に与えられ、アンド回路２０４からの出力デー
タはオア回路２０６に与えられる。

【００４７】加算器１０４にはＭレジスタ１０２に格納
されているオフセットも与えられるようになされてい
る。加算器１０４は、アンド回路０５からの出力データ
にオフセットを加算して加算値を比較器２０３、サブ加
算器２０２及びセレクタ２０７に与える。なお、この実
施例の場合、ループ幅及びオフセットに対して上述した
条件を課しているので、ループ幅及びオフセットが条件
を満足する状態でどのように設定されても加算時にキャ
リーやボローが生じることはない。そのため、キャリー
やボローを他の回路に転送するための制御線は存在せ
ず、また、オーバーフローを考慮して加算値の出力線を
アドレス幅より１多くする必要もない。

【００４８】また、加算時にキャリーやボローが生じる
ことがないことは、従来例における態様(a) 及び(b) の
処理を必要とする機会が生じないことを意味する。

【００４９】比較器２０３には、Ｌレジスタ１０１に格
納されているデータ（＝ループ幅−１）が与えられるよ
うになされている。比較器２０３は、加算値とＬレジス
タ１０１の格納データとを大小比較し、加算値がＬレジ
スタ１０１の格納データより大きいときに、セレクタ２
０７にサブ加算器２０２からのサブ加算値を選択させ、
加算値がＬレジスタ１０１の格納データ以下のときに、
セレクタ２０７に加算器１０４からの加算値を選択させ
る選択制御信号をセレクタ２０７に与える。この比較器
２０３による比較は、結局、加算器１０４からの加算値
がループ範囲内に属しているか否かを判断しているもの
である。

【００５０】サブ加算器２０２は、加算器１０４からの
加算値がループ範囲外の場合に、その加算値をループ範
囲内の値に戻す演算を実行するものである。このサブ加
算器２０２には、加算器１０４からの加算値の外に、Ｌ
レジスタ１０１の格納データと、Ｍレジスタ１０２に格
納されているオフセットの最上位ビット（ＭＳＢ）が与
えられている。

【００５１】加算器１０４からの加算値がループ範囲外
になった場合でも、上述した従来例の場合と同様にルー
プ方向によって、加算値をループ範囲内のデータに戻す
処理を変えなければならない。上述したように、オフセ
ットは２の補数データとして与えられているので、オフ
セットの最上位ビット（ＭＳＢ）は、ループ方向を規定
するものになっており、そのため、加算器１０４からの
加算値がループ範囲外になった場合に戻す処理演算を実
行するサブ加算器２０２にオフセットの最上位ビット
（ＭＳＢ）が与えられるようになっている。

【００５２】サブ加算器２０２は、オフセットの最上位
ビット（ＭＳＢ）に応じて、次の(5) 式又は(6) 式のい
ずれかの演算を実行する。

【００５３】オフセットのＭＳＢ≧０の場合 加算器１０４からの加算値−（Ｌレジスタ１０１の格納データ＋１） …(5) オフセットのＭＳＢ＜０の場合 加算器１０４からの加算値＋（Ｌレジスタ１０１の格納データ＋１） …(6) なお、これら演算によって、加算値をループ範囲内の値
に戻せることの理由は、従来例の処理態様(c) 及び(d)
の場合の理由と同様であるので、その説明は省略する。

【００５４】例えば、サブ加算器２０２にフルアダー構
成の加算器を適用し、そのキャリー入力等を上手に利用
することで、(5) 式及び(6) 式が３項の演算であっても
実行することができる。すなわち、(5) 式及び(6) 式に
おける「１」部分の演算をそのための加算器によらずに
実行することができる。

【００５５】このような演算によって得られたサブ加算
値も、セレクタ２０７に与えられる。セレクタ２０７
は、比較器２０３からの選択制御信号に応じて、加算器
１０４からの加算値がループ範囲内のデータであるとき
にその加算値を選択し、加算器１０４からの加算値がル
ープ範囲外のデータであるときにサブ加算器２０２から
のサブ加算値を選択してオア回路２０６に与える。

【００５６】オア回路２０６は、セレクタ２０７によっ
て選択されたデータとアンド回路２０４からのデータと
のビット毎の論理和を得てこれを出力アドレスとしてＩ
レジスタ１０３に与える。ここで、アンド回路２０４か
らのデータは、上述したように、変更されることがあり
得る現出力アドレスの下位ビット側を論理０に置き換え
たものであって変更されることがない上位ビット側につ
いては現出力アドレスの論理値を維持しているので、オ
ア回路２０６からの出力は、上位ビット側については現
出力アドレス（アンド回路２０４の出力）の論理値を選
択し、下位ビット側についてはセレクタ２０７からのデ
ータの論理値を選択したものとなる。

【００５７】Ｉレジスタ１０３は、与えられた新たな
（次の）出力アドレスをラッチして出力すると共に、さ
らに次の出力アドレスを形成させるためにアンド回路２
０４及び２０５に与える。

【００５８】以上、この実施例によるモジュールアドレ
ス発生回路１００の各部の機能を説明したが、上記説明
の流れは、出力アドレスがある値のときから次の出力ア
ドレスを形成するための一連の処理の流れにもなってい
る。

【００５９】図１０は図１の各部データの真理値を示す
図表であり、図１１は図１０に係るアドレス空間をルー
プ状に示したものである。以下、これら図１０及び図１
１に基づいて、上記実施例の動作例を説明する。なお、
数値については２進数を用いて説明する。

【００６０】図１０及び図１１は、アドレス幅が４ビッ
トであって、ループ幅として１０００が指示され、オフ
セットとして００１１が指示され、出力アドレスの初期
値として１０００が指示された場合を示している。従っ
て、初期状態においては、図１０の第１欄に記載のよう
に、Ｌレジスタ１０１、Ｍレジスタ１０２及びＩレジス
タ１０３にはそれぞれ、０１１１、００１１、１０００
が格納される。なお、Ｌレジスタ１０１及びＭレジスタ
１０２の格納値は、この条件下のアドレス発生が継続し
ている間だけ維持される。また、Ｌレジスタ１０１の格
納値０１１１が維持されるので、マックス１検出データ
Max1(L) 及びMax1(M) もそれぞれ、０１１１及び１００
０に維持される。

【００６１】Ｉレジスタ１０３に１０００が格納されて
いるため、各アンド回路２０４、２０５の出力は１００
０、００００となる。その結果、加算器１０４は０００
０＋００１１の演算を行ない、００１１を出力する。比
較器２０３は、加算値００１１の方がＬレジスタ１０１
の格納データ０１１１より小さいので、セレクタ２０７
に加算値００１１を選択させる。オア回路２０６はアン
ド回路２０４からのデータ１０００とセレクタ２０７か
らのデータ００１１とのビット毎の論理和１０１１をＩ
レジスタ１０３に出力して格納させる。Ｉレジスタ１０
３に格納されたデータ１０１１が２番目の出力アドレス
として送出される。

【００６２】このようにしてＩレジスタ１０３に１０１
１が格納されると、図１０の第２欄に示すように、各ア
ンド回路２０４、２０５の出力は１０００、００１１と
なる。その結果、加算器１０４は００１１＋００１１の
演算を行ない、０１１０を出力する。比較器２０３は、
加算値０１１０の方がＬレジスタ１０１の格納データ０
１１１より小さいので、セレクタ２０７に加算値０１１
０を選択させる。オア回路２０６はアンド回路２０４か
らのデータ１０００とセレクタ２０７からのデータ０１
１０とのビット毎の論理和１１１０をＩレジスタ１０３
に出力して格納させる。Ｉレジスタ１０３に格納された
データ１１１０が３番目の出力アドレスとして送出され
る。

【００６３】このようにしてＩレジスタ１０３に１１１
０が格納されると、図１０の第３欄に示すように、各ア
ンド回路２０４、２０５の出力は１０００、０１１０と
なる。その結果、加算器１０４は０１１０＋００１１の
演算を行ない、１００１を出力する。比較器２０３は、
加算値１００１の方がＬレジスタ１０１の格納データ０
１１１より大きいので、セレクタ２０７にサブ加算器２
０２からのデータを選択させる。ここで、サブ加算器２
０２からのデータは、加算値１００１からＬレジスタ１
０１の格納値０１１１に０００１を加えた値１０００を
減算するので０００１となる。オア回路２０６はアンド
回路２０４からのデータ１０００とセレクタ２０７から
のデータ０００１とのビット毎の論理和１００１をＩレ
ジスタ１０３に出力して格納させる。Ｉレジスタ１０３
に格納されたデータ１００１が４番目の出力アドレスと
して送出される。

【００６４】以下、同様な処理がＬレジスタ１０１及び
Ｍレジスタ１０２の格納値が変更されるまで繰返され、
ループ状アドレスが順次出力される。

【００６５】従って、上記実施例によれば、ループ幅及
びオフセットに対して上述した条件１及び２を設定した
ので、加算器１０４の出力をそのまま利用できない態様
が従来より少ない２態様だけとなり、そのため、このよ
うな特殊な態様に応じる構成が従来より簡単になる。構
成が簡単になった結果、出力アドレス周期を短縮するこ
ともできる。

【００６６】また、加算器１０４がオーバーフローする
ことがなく、また、キャリーやボローを出力することが
ないので、加算器１０４との接続線も従来より少なくな
り、この点からも構成を簡単なものとすることができ
る。

【００６７】さらに、上記実施例によれば、ループ状の
出力アドレスとして論理値が変化することがある下位ビ
ット部分に対してのみ演算を行なうようにしたので、演
算ミスが発生する確率を低くすると共に、処理速度をこ
の点からも高めることができる。

【００６８】なお、上記実施例においては、正逆どちら
の方向にも出力アドレスを変化させることができるもの
を示したが、一方向だけのループ状アドレス発生回路に
も本発明を適用することができる。

【００６９】また、上記実施例においては、ループ状の
出力アドレスとして論理値が変化することがある下位ビ
ット部分に対してのみ演算を行なうものを示したが、論
理値が変化しない上位ビット部分を含めた全体に対して
演算を行なうようにしても良い。

【００７０】さらに、上記実施例においては、アドレス
をループ状に発生するものを示したが、アドレス以外の
一般的なデータをハードウェア的にループ状に発生する
ものに対しても本発明を適用することができる。なお、
特許請求の範囲における「出力データ」という用語にお
けるデータは、アドレス及びこれ以外のデータの双方を
含むものである。

【００７１】さらにまた、上記実施例のＩレジスタから
出力されたアドレスにループ範囲についてのオフセット
を加算するようにして、出力アドレスに係るループ範囲
の自由度を高めるようにしても良い。

【００７２】

【発明の効果】以上のように、本発明によれば、設定可
能なループ幅がデータ空間の大きさの半分以下という条
件と、設定可能なオフセットの絶対値がループ幅以下と
いう条件を課すと共に、モジュール回路の内部に、加算
値を次の出力データにできない場合に対応する構成とし
て、加算値がループ範囲外の値になっていることを検出
する範囲内外検出手段と、加算値がループ範囲外の値の
場合に、加算値がループ方向にみてループ範囲外の何番
目の値かに応じて加算値を修正して出力データを形成す
る加算値修正手段とを設けたので、回路規模が小さい、
しかも、ループ状データを高速に発生することができる
ループ状データ発生回路を実現できる。

【図面の簡単な説明】

【図１】実施例の全体構成を示すブロック図である。

【図２】従来回路の全体構成を示すブロック図である。

【図３】従来回路の特殊処理態様の説明図（その１）で
ある。

【図４】従来回路の特殊処理態様の説明図（その２）で
ある。

【図５】従来回路の特殊処理態様の説明図（その３）で
ある。

【図６】従来回路の特殊処理態様の説明図（その４）で
ある。

【図７】実施例の設定データに対する条件の意義説明図
（その１）である。

【図８】実施例の設定データに対する条件の意義説明図
（その２）である。

【図９】実施例の設定データに対する条件の意義説明図
（その３）である。

【図１０】実施例の動作例の各部データの真理値を示す
図表である。

【図１１】図１０に係る出力アドレス変化をループ状に
示す説明図である。

【符号の説明】

１００…ループ状アドレス発生回路（モジュールアドレ
ス発生回路）、１０１…Ｌレジスタ、１０２…Ｍレジス
タ、１０３…Ｉレジスタ、１０４…加算器、１０５…モ
ジュール回路、２０１…マックス１検出回路、２０２…
サブ加算器、２０３…比較器、２０４、２０５…アンド
回路、２０６…オア回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 データ空間の中でデータをループ状に順
   次発生するループ範囲の幅を表すループ幅の情報と、ル
   ープ状データの初期値と、相前後する出力データ間のル
   ープ範囲内での相違量を表すオフセットとが設定され
   て、ループ範囲内でオフセットずつ異なるデータを順次
   出力するものであって、現在の出力データにオフセット
   を加算する加算器と、この加算器による加算値を次の出
   力データにできるか否かを確認してできない場合に加算
   値を修正して次の出力データを形成するモジュール回路
   とを備えたループ状データ発生回路において、 設定可能なループ幅がデータ空間の大きさの半分以下と
   いう条件と、設定可能なオフセットの絶対値がループ幅
   以下という条件を課すと共に、 上記モジュール回路が、 上記加算値を次の出力データにできない場合に対応する
   構成として、 上記加算値がループ範囲外の値になっていることを検出
   する範囲内外検出手段と、上記加算値がループ範囲外の
   値の場合に、加算値がループ方向にみてループ範囲外の
   何番目の値かに応じて加算値を修正して次の出力データ
   を形成する加算値修正手段とを備えたことを特徴とする
   ループ状データ発生回路。
2. 【請求項２】 上記オフセットを２の補数データで設定
   し、出力データのループ方向が正逆いずれであっても対
   応することを特徴とした請求項１に記載のループ状デー
   タ発生回路。
3. 【請求項３】 上記モジュール回路が、ループ範囲内の
   全てのデータにおいて値が一致している上位ビット部分
   のビット数と等しい、現在の出力データにおける上位ビ
   ット部分の情報を含む上位情報データと、それより下位
   ビット部分の情報を含む下位情報データとを形成する現
   出力データ情報分離手段と、上記加算器又は上記加算値
   修正手段から出力された次の出力データの下位情報デー
   タと上記現出力データ情報分離手段から出力された上位
   情報データとから次の出力データを形成する上位下位合
   成手段とを備えると共に、 上記加算器、上記範囲内外検出手段及び上記加算値修正
   手段が、上記現出力データ情報分離手段から出力された
   下位情報データ又はこれから派生したデータにおいて有
   効な下位ビット部分に対して処理を行なうことを特徴と
   した請求項１又は２に記載のループ状データ発生回路。