JPH05334183A - メモリアクセス制御方法およびメモリ制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 インタリーブされた複数バンクからなるメモ
リ装置についてのメモリアクセス制御方法およびメモリ
制御装置に関し、同一バンクに対する連続アクセスを、
メモリアクセス速度の大幅な低下なしに効率的に実行可
能にすることを目的としている。 【構成】 アクセス元装置からのアクセス要求につい
て、同一バンクへの連続アクセスを検出するとともに、
同一バンクへの連続アクセスを検出した場合にのみ、後
の方のアクセス要求に対する応答信号の送出やバンクへ
のアクセス制御のタイミングを遅らせて、プリチャージ
タイムなどの動作上必要な余裕時間を十分に設定し、確
実な動作が行われるように構成した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、インタリーブされた複
数バンクからなるメモリ装置についてのメモリアクセス
制御方法およびメモリ制御装置に関する。

【０００２】複数のバンク（独立したメモリ要素）に順
次のアドレスを分散させて、連続アドレスのデータアク
セス要求に対して並行アクセス動作を可能にするインタ
リーブ構成のメモリ装置では、同一のバンクに対する連
続アクセスが発生すると、動作に必要な余裕時間がとれ
ずにアクセス抜けが生じたり、あるいは十分な余裕時間
を与えることによってアクセス速度が低下することにな
りやすい。本発明は、インタリーブ構成のメモリ装置に
対する効率的なアクセス制御手段を提供する。

【０００３】

【従来の技術】図５は、ミニコンやマイコンなどの比較
的小型のコンピュータシステムにおけるメモリシステム
の構成の従来例を示したものである。図５において、１
６はＣＰＵ、１７および１８は２つのバンクをもつイン
タリーブ構成のＭＳＵ、１９はアドレス／データ線およ
びコントロール線からなるメモリバスである。各ＭＳＵ
１７，１８内の２つのバンクは、Ａ／Ｂ，Ｃ／Ｄで識別
されるものとする。

【０００４】図６は、ＭＳＵ１７におけるバンクＡ，Ｂ
のインタリーブ構成を示したものである。各バンクは４
byte幅をもち、４byteの単位の順次のアドレス００，０
４，０８，０Ｃ，１０，…が、バンクＡとバンクＢに交
互に割り付けられている。

【０００５】図７は、ＤＲＡＭを用いたバンク構成のＭ
ＳＵの従来例の構成を示す。図７において、１７はＭＳ
Ｕ、１９はメモリバス、２０ａと２０ｂはそれぞれＤＲ
ＡＭのバンクＡとバンクＢ、２１はＤＲＡＭコントロー
ルブロック、２２はセレクタである。

【０００６】図５のＣＰＵ１６からたとえば読み出しア
クセス要求を行うとき、メモリバス１９を介してＭＳＵ
１７（ＭＳＵ１８については説明を省略）のＤＲＡＭコ
ントロールブロック２１に制御信号とアドレスが送られ
る。ＤＲＡＭコントロールブロック２１は、アクセス要
求のアドレスからバンクを識別し、ロウアドレスストロ
ーブ信号ras およびカラムアドレスストローブ信号cas
等のアクセス制御信号を該当する１つのバンクに送ると
ともに、セレクタ２２を制御し、該当するバンクの出力
端子Ｏを選択して、読み出されたデータがメモリバスを
介してＣＰＵへ転送されるように制御する。書き込みア
クセスの場合も同様であるが、この場合はメモリバス１
９からの書き込みデータは、各バンク２０ａ，２０ｂの
入力端子ｉに加えられ、ＤＲＡＭコントロールブロック
２１によって選択された一方のバンクのアドレスにおい
てのみ書き込みが行われる。

【０００７】図８は、ＤＲＡＭメモリにおける制御タイ
ミングを示す。図８の（ａ）は図７のバンクＡおよびバ
ンクＢに送られる制御信号ras Ａ，ras Ｂのタイミング
波形を示している。ras Ａとras Ｂは９０度の位相差を
もって与えられ、各パルス幅はＤＲＡＭの動作に必要な
プリチャージタイムｔＲＰを保証する２メモリクロック
幅（２Ｔ）に設定されている。図８の（ｂ）は、図５の
ＣＰＵ１６と各ＭＳＵ１７，１８との間のインタフェー
ス制御のタイミングを示している。start は、ＣＰＵ１
６からＭＳＵへのアクセス要求を開始するためのバスア
クセス開始信号であり、busyはバス使用中を示すバスビ
ジー信号、ack はＭＳＵからＣＰＵ１６への応答信号、
dataは読み出しアクセス時にＭＳＵからＣＰＵ１６へ転
送されるデータを表す。

【０００８】図７のＤＲＡＭコントロールブロック２１
は、バスビジー信号busyの期間（Ｌレベル）にＣＰＵ１
６から与えられるアクセス要求情報を取り込み、ＣＰＵ
１６に応答信号ack を返すとともに、バンクに対するア
クセス制御を開始する。

【０００９】図９は、図６のインタリーブ構成のバンク
Ａ，Ｂに対して４byte×２のブロックデータの読み出し
アクセスを行う場合の、従来のメモリアクセス制御例を
示す。図９の（ａ）は、図８に示す制御タイミングに基
づく例であり、アクセスサイクルは０〜３の４クロック
サイクルに固定されている。ブロックデータ，は連
続アドレスでとられ、バンクＡとバンクＢに対する順次
のアクセス動作が繰り返して行われる。このため図示の
ように、各バンクＡ，Ｂにおけるアクセス間に、２Ｔの
長さの十分なプリチャージタイムｔＲＰが設定されるの
で、それぞれのバンクから４byteのデータが順次に読み
出される。

【００１０】図９の（ｂ）は、図９の（ａ）の場合とは
異なり、バンクＢに対する連続アクセスを含む。つまり
データブロックの後半の４byteデータとデータブロッ
クの前半の４byteデータとは、ともにバンクＢに存在
している。このため２回目のack とともにras Ｂがバン
クＢに与えられると、バンクＢにおけるプリチャージタ
イムｔＲＰはＴの長さしかとれなくなって動作不良とな
り、データブロックの前半の４byteデータは、点線で
示されるように読み出しに失敗する。

【００１１】この図９の（ｂ）のような同一バンクへの
連続アクセスを確実にするための解決策としては、アク
セスサイクルを図９の（ｃ）のように延ばして５クロッ
クサイクルにすればよい。これにより、常にｔＲＰは２
Ｔ以上の長さを保証されるが、アクセスサイクルが延び
た分メモリアクセス速度が大幅に低下するという問題が
ある。

【００１２】

【発明が解決しようとする課題】本発明は、複数バンク
によるインタリーブ構成のメモリ装置において、同一バ
ンクに対する連続アクセスを、メモリアクセス速度の大
幅な低下なしに効率的に実行可能にするメモリアクセス
制御方法およびメモリ制御装置を実現することを目的と
している。

【００１３】

【課題を解決するための手段】本発明は、アクセス元装
置からのアクセス要求について、同一バンクへの連続ア
クセスを検出するとともに、同一バンクへの連続アクセ
スを検出した場合にのみ、後の方のアクセス要求に対す
る応答信号の送出やバンクへのアクセス制御のタイミン
グを遅らせて、プリチャージタイムなどの動作上必要な
余裕時間を十分に設定し、確実な動作が行われるように
するものである。

【００１４】図１は、２つのバンクの場合について例示
的方法で示す本発明の原理的構成図である。図１におい
て、１は、２つのバンクをもつインタリーブ構成のＤＲ
ＡＭなどのメモリ装置である。

【００１５】２は、メモリ装置１に対するアクセス要求
に応じてアクセス制御を行うメモリ制御装置である。３
は、中央処理装置（ＣＰＵ）やチャネル処理装置（ＣＨ
Ｐ）などのメモリアクセス要求をもつアクセス元装置で
ある。

【００１６】４ａ，４ｂは、メモリ装置１を構成するイ
ンタリーブされた２つのバンクＡ，Ｂである。５は、命
令実行制御部などのアクセス要求制御部であり、命令や
コマンドなどの実行に伴って生じるメモリアクセス要求
の制御を行う。

【００１７】６は、メモリ制御装置２におけるバンク
Ａ，Ｂに対するアクセス制御回路である。７は、ＤＲＡ
Ｍに対するras などのアクセス制御信号を発生するアク
セス制御信号発生回路であり、同一バンクに対する連続
アクセスを行う場合には、アクセス制御信号を所定時間
遅延させて発生させる。

【００１８】８は、先行するアクセス要求のバンクアド
レスを一時的に保持するレジスタである。９は、先行す
るバンクアドレスと続いて入力されたアクセス要求のバ
ンクアドレスとを比較し同一バンクへの連続アクセスの
発生を検出する比較器である。

【００１９】１０は、アクセス元装置に対する応答信号
を発生する応答信号発生回路である。１１は、応答信号
を所定時間遅延させる遅延回路（Ｄ）である。

【００２０】１２は、比較器９が同一バンクの連続アク
セスを検出したときに遅延回路１１の出力を選択し、そ
の他の場合には応答信号発生回路１０の出力を直接選択
するセレクタである。

【００２１】

【作用】図１において、アクセス元装置３は、アクセス
要求制御部５によりアクセス要求信号を生成してメモリ
制御装置２へ送出する。アクセス要求制御部５は、メモ
リ制御装置２から応答信号が返されなければ次のアクセ
ス要求は行わない。

【００２２】メモリ制御装置２では、アクセス制御回路
がアクセス要求を受け付けるとバンクアドレスを識別
し、アクセス制御を開始するとともに応答信号発生回路
１０に応答信号を発生させる。識別されたバンクアドレ
スはレジスタ８に格納され、保持される。続いてアクセ
ス要求が受け付けられると、そのバンクアドレスはレジ
スタ８にある先行のバンクアドレスと比較器９で比較さ
れる。比較結果が不一致であれば、アクセス制御の開始
タイミングや応答信号の送出タイミングは遅延されず、
図９の（ａ）に示した従来例のような動作が行われる。
他方、比較結果が一致であれば、同一バンクへの連続ア
クセスが生じたものとして、アクセス制御信号発生回路
７によるそのバンクへのアクセス制御タイミングを遅延
させるとともに、セレクタ１２を制御して遅延回路１１
により遅延された応答信号を選択させ、アクセス元装置
３へ送出させる。この結果、図９の（ｃ）に示した従来
例のような長いアクセスサイクルが設定される。

【００２３】図２は、図９の従来例における４byte×２
のブロックデータの読み出しアクセスに本発明を適用し
た場合の制御タイミングを示す作用説明図である。デー
タブロックの後半の４byteデータアクセスと続くデー
タブロックの前半の４byteデータアクセスがともにバ
ンクＢへの連続アクセスになることが検出された結果と
して、二重矢線で示されるようにack とras Ｂが１クロ
ックだけ遅延され、ras Ｂには、２クロック（２Ｔ）分
のプリチャージタイムｔＲＰの設定が行われる。これに
より確実な動作が行われ、またタイミングの遅延は同一
バンクへの連続アクセス時に限られるため、メモリのア
クセス速度の低下も最小限にすることができる。なお図
２中の信号ihras については後述される。

【００２４】

【実施例】次に本発明の実施例を説明する。図１におい
て、メモリ制御装置２は必ずしもメモリ装置１とは独立
したハードウェア装置である必要はなく、図７の従来例
のように１つのＭＳＵ内のコントロールブロックとして
設けられていてもよい。またバンク数は２以上の任意の
数（一般には２ⁿ ）でよく、複数バンクのアクセス制御
およびアクセス元装置との間のインタフェース制御は、
従来のメモリシステムのものが基本的にはそのまま利用
できる。本発明の構成において独特な点は、同一バンク
への連続アクセスを検出することと、連続アクセスが検
出された場合、後の方のアクセス制御および応答信号送
出のタイミングをずらすことによって、バンク動作に必
要な余裕時間をつくるところにあることに留意されるべ
きである。

【００２５】したがってこのようなタイミングを所定時
間遅延させる手段としても、通常の多様な慣用技術を利
用できることはいうまでもない。１実施例として、図１
中のアクセス制御信号発生回路７の構成例を図３に示
す。

【００２６】図３の実施例は、制御信号を遅延させるた
めに図１の遅延回路１１とセレクタ１２の構成を用いる
代わりに、遅延された反転出力信号を用いて入力信号を
ゲートする構成により同様な作用を行わせるものであ
る。

【００２７】図３において、１３はＡＮＤゲート、１４
はクロック同期のＪＫＦＦ、１５はクロック同期のＤＦ
Ｆである。また＋ ras Ａ req はras 出力要求信号
Ａ、＋ras Ａはras 信号Ａ、−ihras Ａはras 禁止信号
Ａであり、＋，−は極性を示す。図４は、図３の実施例
のタイミング図であり、図３ではバンクＡ用のもののみ
が示されているが、図４ではバンクＡ用信号が上半分
に、バンクＢ用信号を下半分に示してある。なお図４中
の−ihras ，＋ras の各波形と図２中のihras ，ras の
各波形とは互いに反転された関係にある。

【００２８】図３において、＋ ras Ａ req 信号は、
アクセス元装置からのアドレスを識別し、バンクＡから
のアクセスを開始するために ras Ａ 信号の出力を要
求する信号であり、＋ ras Ａが出力されるまで要求状
態を維持する。ＡＮＤゲート１３は、これを１クロック
遅れの反転出力信号である−ihras Ａによってゲート
し、次のクロックでＦＦ１４に書き込む。ＦＦ１４の出
力が＋ras Ａである。＋ras Ａは図１のバンクＡに送出
されるが、同時にＦＦ１５に次のクロックで書き込まれ
る。このＦＦ１５の反転出力が−ihras Ａであり、＋ra
s Ａを１クロック遅延させて極性を反転させたものとな
る。

【００２９】図４は、＋ ras Ａ req ，＋ ras Ｂ r
eq の各入力に対して、矢線で示されるように＋ras
Ａ，＋ras Ｂ，−ihras Ａ，−ihras Ｂ がそれぞれ生
成される様子を示している。

【００３０】

【発明の効果】本発明によれば、メモリ装置の各バンク
に対するアクセスは、ＤＲＡＭのプリチャージタイムの
ような動作上必要な余裕時間を確保した最短のアクセス
サイクルで実行されるので、インタリーブ機能を活かし
ながら高速のデータ転送を実現することができ、コンピ
ュータシステムの処理性能の改善を図ることができる。

【図面の簡単な説明】

【図１】本発明の原理的構成図である。

【図２】本発明の作用説明図である。

【図３】アクセス制御信号発生回路の実施例構成図であ
る。

【図４】アクセス制御信号発生回路の実施例のタイミン
グ図である。

【図５】メモリシステムの従来例の構成図である。

【図６】メモリバンクのインタリーブ構成の説明図であ
る。

【図７】バンク構成のＭＳＵの従来例の構成図である。

【図８】ＤＲＡＭメモリの制御タイミング図である。

【図９】従来のメモリアクセス制御例のタイミング図で
ある。

【符号の説明】

１ メモリ装置 ２ メモリ制御装置 ３ アクセス元装置 ４ａ バンクＡ ４ｂ バンクＢ ５ アクセス要求制御部 ６ アクセス制御回路 ７ アクセス制御信号発生回路 ８ レジスタ ９ 比較器 １０ 応答信号発生回路 １１ 遅延回路 １２ セレクタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 インタリーブ構成の複数のバンクからな
   るメモリ装置と、メモリ装置に対してアクセス要求を行
   うアクセス元装置と、アクセス元装置からのアクセス要
   求に応じてメモリ装置の該当する１つのバンクに対する
   アクセス制御を行うメモリ制御装置とを備えたシステム
   におけるメモリアクセス制御方法において、 アクセス元装置は、アクセス要求が生じたときメモリ制
   御装置にアクセス要求を送り、メモリ制御装置はアクセ
   ス要求を受け取るとアクセス元装置に応答信号を返すと
   ともにメモリ装置の該当バンクへのアクセス制御を開始
   し、アクセス元装置はメモリ制御装置から応答信号を受
   け取ったとき、次のアクセス要求があればそれをメモリ
   制御装置へ送出する動作を繰り返し、 メモリ制御装置は、アクセス元装置から連続して同一バ
   ンクへのアクセス要求が行われたとき、後の方のアクセ
   ス要求についてのアクセス元装置への応答信号の送出と
   該当バンクのアクセス制御の開始とは所定時間遅延させ
   ることを特徴とするメモリアクセス制御方法。
2. 【請求項２】 インタリーブ構成の複数のバンクからな
   るメモリ装置を制御し、アクセス元装置からのアクセス
   要求に応じてアクセス元装置に応答信号を返すとともに
   メモリ装置の該当バンクへのアクセス制御を開始するメ
   モリ制御装置において、 アクセス元装置からのアクセス要求について同一バンク
   に対する連続アクセスを検出する手段をそなえ、同一バ
   ンクに対する連続アクセスを検出したとき、当該連続ア
   クセスのうちの後の方のアクセス制御のタイミングを所
   定時間遅延させることを特徴とするメモリ制御装置。