JPH05334261A - ライトアクセス時の高速非同期通信方式 - Google Patents
ライトアクセス時の高速非同期通信方式Info
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- JPH05334261A JPH05334261A JP14419492A JP14419492A JPH05334261A JP H05334261 A JPH05334261 A JP H05334261A JP 14419492 A JP14419492 A JP 14419492A JP 14419492 A JP14419492 A JP 14419492A JP H05334261 A JPH05334261 A JP H05334261A
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- JP
- Japan
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- memory
- unit
- cpu
- network
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Abstract
(57)【要約】 （修正有）
【目的】 比較的低速なネットワークを用いた場合で
も、ライトアクセス時の通信効率を確保可能な高速非同
期通信方式を提供する。 【構成】 複数のＣＰＵ部と複数のメモリ部１２とをそ
れぞれ網的に互いに回線接続するネットワーク部１４を
有する。メモリ部１２が、メモリリクエストのアサート
に応じて、ライトアクセス時のアドレスとデータとをラ
ッチし、即座に、ＣＰＵ部に伝えるべく、メモリアクノ
レッジをアサートし、ＣＰＵ部との非同期通信を完了さ
せ、メモリ部１２は、メモリへの格納ができるまで、次
のメモリリクエストには応じない構成とする。
も、ライトアクセス時の通信効率を確保可能な高速非同
期通信方式を提供する。 【構成】 複数のＣＰＵ部と複数のメモリ部１２とをそ
れぞれ網的に互いに回線接続するネットワーク部１４を
有する。メモリ部１２が、メモリリクエストのアサート
に応じて、ライトアクセス時のアドレスとデータとをラ
ッチし、即座に、ＣＰＵ部に伝えるべく、メモリアクノ
レッジをアサートし、ＣＰＵ部との非同期通信を完了さ
せ、メモリ部１２は、メモリへの格納ができるまで、次
のメモリリクエストには応じない構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、非同期で密結合するマ
ルチプロセッサシステム、特にネットワーク遅延の発生
回数を減少させつつ、ライトアクセスを行う非同期通信
方式に関する。
ルチプロセッサシステム、特にネットワーク遅延の発生
回数を減少させつつ、ライトアクセスを行う非同期通信
方式に関する。
【０００２】
【従来の技術】従来から、マルチプロセッサシステムと
しては各種の構成が知られている。例えば、図３に示さ
れるように、複数のＣＰＵ部１０と複数のメモリ部１２
とを互いにネットワーク部１４を介して接続する構成が
ある。
しては各種の構成が知られている。例えば、図３に示さ
れるように、複数のＣＰＵ部１０と複数のメモリ部１２
とを互いにネットワーク部１４を介して接続する構成が
ある。
【０００３】図３に示される構成において、各ＣＰＵ部
１０及びメモリ部１２を非同期で動作させつつ密結合を
実現する場合、ＣＰＵ部１０が各種のリクエストを発
し、これに応じてネットワーク部１４及びメモリ部１２
が所定動作を実行するようにするのが一般的である。
１０及びメモリ部１２を非同期で動作させつつ密結合を
実現する場合、ＣＰＵ部１０が各種のリクエストを発
し、これに応じてネットワーク部１４及びメモリ部１２
が所定動作を実行するようにするのが一般的である。
【０００４】例えば、ＣＰＵ部１０からメモリ部１２へ
単一ライトアクセスしようとする場合、ＣＰＵ部１０は
ネットワーク部１４に対して回線リクエスト（ＮＲＥ
Ｑ）をアサートし、回線をメモリ部１２に接続させる。
また、ＣＰＵ部１０はネットワーク部１４を介してメモ
リ部１２にメモリリクエスト（ＭＲＥＱ）及びライトイ
ネーブル（ＷＲ）をアサートし、アドレス（ＡＤＤＲ）
及びデータ（ＤＡＴＡ）を出力する。メモリ部１２はメ
モリへのライト終了後、ネットワーク部１４を介してＣ
ＰＵ部１０に対しメモリアクノレッジ（ＭＡＣＫ）をア
サートする。
単一ライトアクセスしようとする場合、ＣＰＵ部１０は
ネットワーク部１４に対して回線リクエスト（ＮＲＥ
Ｑ）をアサートし、回線をメモリ部１２に接続させる。
また、ＣＰＵ部１０はネットワーク部１４を介してメモ
リ部１２にメモリリクエスト（ＭＲＥＱ）及びライトイ
ネーブル（ＷＲ）をアサートし、アドレス（ＡＤＤＲ）
及びデータ（ＤＡＴＡ）を出力する。メモリ部１２はメ
モリへのライト終了後、ネットワーク部１４を介してＣ
ＰＵ部１０に対しメモリアクノレッジ（ＭＡＣＫ）をア
サートする。
【０００５】図４には、密結合型マルチプロセッサシス
テムによる非同期通信方式における同一ＣＰＵが単一ラ
イトアクセスを連続して行った時のプロトコルがタイミ
ングチャートと共に示されている。ただし、この図のタ
イミングチャートは正論理で示されている。また＊印は
複数を示す。
テムによる非同期通信方式における同一ＣＰＵが単一ラ
イトアクセスを連続して行った時のプロトコルがタイミ
ングチャートと共に示されている。ただし、この図のタ
イミングチャートは正論理で示されている。また＊印は
複数を示す。
【０００６】図４に示されるように、単一ライトアクセ
ス時には、まずＣＰＵ部１０がＮＲＥＱ、ＭＲＥＱ、Ｗ
Ｒのアサート（、、）及びＡＤＤＲ、ＤＡＴＡ
（、）を出力する。ネットワーク部１４がＮＲＥＱ
のアサートに応じて回線を接続する。ＭＲＥＱ、ＷＲ
のアサート、及びＡＤＤＲ、ＤＡＴＡの出力、
は、接続された回線を介してメモリ部１２に与えられ
（′′′′）、メモリ部１２は当該メモリへデ
ータを格納後、ＭＡＣＫをアサートする（）。ＭＡＣ
Ｋのアサートはは、回線を介してＣＰＵ部１０に与え
られ（′）、ＣＰＵ部１０はこれに応じてＮＲＥＱ、
ＭＲＥＱ、ＷＲのデアサート及びＡＤＤＲ、ＤＡＴＡの
出力をＯＦＦする（バー、バー、バー、バー、
バー）。ＮＲＥＱのデアサートに応じて回線が切断さ
れ、ＣＰＵ部１０に対してはＭＡＣＫがデアサートされ
たこと（′バー）を、メモリ部１２に対してはＭＲＥ
Ｑがデアサートされたこと（′バー）をネットワーク
部において実施する。この様にして、単一ライトアクセ
ス時の非同期通信が実行される。
ス時には、まずＣＰＵ部１０がＮＲＥＱ、ＭＲＥＱ、Ｗ
Ｒのアサート（、、）及びＡＤＤＲ、ＤＡＴＡ
（、）を出力する。ネットワーク部１４がＮＲＥＱ
のアサートに応じて回線を接続する。ＭＲＥＱ、ＷＲ
のアサート、及びＡＤＤＲ、ＤＡＴＡの出力、
は、接続された回線を介してメモリ部１２に与えられ
（′′′′）、メモリ部１２は当該メモリへデ
ータを格納後、ＭＡＣＫをアサートする（）。ＭＡＣ
Ｋのアサートはは、回線を介してＣＰＵ部１０に与え
られ（′）、ＣＰＵ部１０はこれに応じてＮＲＥＱ、
ＭＲＥＱ、ＷＲのデアサート及びＡＤＤＲ、ＤＡＴＡの
出力をＯＦＦする（バー、バー、バー、バー、
バー）。ＮＲＥＱのデアサートに応じて回線が切断さ
れ、ＣＰＵ部１０に対してはＭＡＣＫがデアサートされ
たこと（′バー）を、メモリ部１２に対してはＭＲＥ
Ｑがデアサートされたこと（′バー）をネットワーク
部において実施する。この様にして、単一ライトアクセ
ス時の非同期通信が実行される。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うな単一ライト時の非同期通信においては、ＣＰＵ部１
０はメモリ部１２がデータをメモリに格納するまで待た
され、同様に他ＣＰＵの同一メモリ部への要求も待たさ
れる欠点があった。
うな単一ライト時の非同期通信においては、ＣＰＵ部１
０はメモリ部１２がデータをメモリに格納するまで待た
され、同様に他ＣＰＵの同一メモリ部への要求も待たさ
れる欠点があった。
【０００８】そこで、本発明の技術的課題は、上記欠点
に鑑み、比較的低速なネットワークを用いた場合でも、
ライトアクセス時の通信効率を確保可能な高速非同期通
信方式を提供することである。
に鑑み、比較的低速なネットワークを用いた場合でも、
ライトアクセス時の通信効率を確保可能な高速非同期通
信方式を提供することである。
【０００９】
【課題を解決するための手段】本発明によれば、複数の
ＣＰＵ部と、複数のメモリ部と、前記複数のＣＰＵ部と
前記複数のメモリ部とをそれぞれ網的に互いに回線接続
するネットワーク部とを有し、前記複数のＣＰＵ部と前
記複数のメモリ部とを非同期で密結合するマルチプロセ
ッサシステムにおいて、前記ＣＰＵ部における回線リク
エストのアサートに応じて、前記ネットワーク部が当該
アサートに係るＣＰＵ部とメモリ部とを回線接続し、前
記ＣＰＵ部におけるメモリリクエストのアサートの後
に、前記メモリ部がライトのアドレスとデータとをラッ
チし、メモリアクノレッジをアサートし、該メモリアク
ノレッジのアサートに応じて、前記ＣＰＵ部が前記回線
リクエスト及び前記メモリリクエストをデアサートし、
前記回線リクエストのデアサートに応じて、前記ネット
ワーク部が回線切断し、前記メモリリクエストのデアサ
ートに応じて、前記メモリ部が前記メモリアクノレッジ
をデアサートすることを特徴とするライトアクセス時の
高速非同期通信方式が得られる。
ＣＰＵ部と、複数のメモリ部と、前記複数のＣＰＵ部と
前記複数のメモリ部とをそれぞれ網的に互いに回線接続
するネットワーク部とを有し、前記複数のＣＰＵ部と前
記複数のメモリ部とを非同期で密結合するマルチプロセ
ッサシステムにおいて、前記ＣＰＵ部における回線リク
エストのアサートに応じて、前記ネットワーク部が当該
アサートに係るＣＰＵ部とメモリ部とを回線接続し、前
記ＣＰＵ部におけるメモリリクエストのアサートの後
に、前記メモリ部がライトのアドレスとデータとをラッ
チし、メモリアクノレッジをアサートし、該メモリアク
ノレッジのアサートに応じて、前記ＣＰＵ部が前記回線
リクエスト及び前記メモリリクエストをデアサートし、
前記回線リクエストのデアサートに応じて、前記ネット
ワーク部が回線切断し、前記メモリリクエストのデアサ
ートに応じて、前記メモリ部が前記メモリアクノレッジ
をデアサートすることを特徴とするライトアクセス時の
高速非同期通信方式が得られる。
【００１０】また、本発明によれば、前記ライトアクセ
ス時の高速非同期通信方式において、前記メモリ部は、
連続してラッチを行なう、複数段のシフトレジスタ構成
からなるラッチ部を有することを特徴とするライトアク
セス時の高速非同期通信方式が得られる。
ス時の高速非同期通信方式において、前記メモリ部は、
連続してラッチを行なう、複数段のシフトレジスタ構成
からなるラッチ部を有することを特徴とするライトアク
セス時の高速非同期通信方式が得られる。
【００１１】すなわち、本発明は、メモリ部がＭＲＥＱ
のアサートに応じて、ライトアクセス時のＡＤＤＲとＤ
ＡＴＡをラッチし、即座にＣＰＵ部に伝えるべくＭＡＣ
ＫをアサートしＣＰＵ部との非同期通信を完了させ、メ
モリ部は、メモリへの格納ができるまで、次のＭＲＥＱ
には応じないことを特徴とする。
のアサートに応じて、ライトアクセス時のＡＤＤＲとＤ
ＡＴＡをラッチし、即座にＣＰＵ部に伝えるべくＭＡＣ
ＫをアサートしＣＰＵ部との非同期通信を完了させ、メ
モリ部は、メモリへの格納ができるまで、次のＭＲＥＱ
には応じないことを特徴とする。
【００１２】
【作用】本発明のライトアクセス時の高速非同期通信方
式においては、メモリ部がＡＤＤＲとＤＡＴＡをラッチ
し、すぐにＭＡＣＫをアサートするため、ＣＰＵ部の待
ちが短縮されＣＰＵ部の性能を向上でき、ネットワーク
が早期に解放され、何れかのＣＰＵ部の発行したメモリ
リクエストがネットワーク部を介してメモリ部に到達す
る。すなわち、実際のメモリへのライトアクセスの間に
次の要求がメモリ部に到達していることができ、ネット
ワーク部における遅延時間をメモリのライトアクセスと
オーバーラップさせることができる。
式においては、メモリ部がＡＤＤＲとＤＡＴＡをラッチ
し、すぐにＭＡＣＫをアサートするため、ＣＰＵ部の待
ちが短縮されＣＰＵ部の性能を向上でき、ネットワーク
が早期に解放され、何れかのＣＰＵ部の発行したメモリ
リクエストがネットワーク部を介してメモリ部に到達す
る。すなわち、実際のメモリへのライトアクセスの間に
次の要求がメモリ部に到達していることができ、ネット
ワーク部における遅延時間をメモリのライトアクセスと
オーバーラップさせることができる。
【００１３】従って、メモリ部は、ライトアクセス時に
おいてその性能を十分に引き出すことができる。
おいてその性能を十分に引き出すことができる。
【００１４】
【実施例】次に、本発明の実施例を図面を参照して説明
する。なお、図１及び図２において、図３及び図４に示
される従来例と同様の構成には同一の符号を付し説明を
省略する。
する。なお、図１及び図２において、図３及び図４に示
される従来例と同様の構成には同一の符号を付し説明を
省略する。
【００１５】図１には、本発明の一実施例に係る高速非
同期通信方式を採用するシステムの構成が、図２には、
この実施例に係る同一ＣＰＵ部１０が連続してライトし
た場合の正論理のタイミングチャートが、それぞれ示さ
れている。
同期通信方式を採用するシステムの構成が、図２には、
この実施例に係る同一ＣＰＵ部１０が連続してライトし
た場合の正論理のタイミングチャートが、それぞれ示さ
れている。
【００１６】図１の実施例では、複数のＣＰＵ部（図１
では図示せず、図３に参照符号１０で図示）と、複数の
メモリ部１２と、複数のＣＰＵ部と複数のメモリ部１２
とをそれぞれ網的に互いに回線接続するネットワーク部
１４とを有し、複数のＣＰＵ部と複数のメモリ部１２と
を非同期で密結合するマルチプロセッサシステムにおい
て、ＣＰＵ部における回線リクエストのアサートに応じ
て、ネットワーク部１４が当該アサートに係るＣＰＵ部
とメモリ部１２とを回線接続し、ＣＰＵ部におけるメモ
リリクエストのアサートの後に、メモリ部１２がライト
のアドレスとデータとをラッチし、メモリアクノレッジ
をアサートし、該メモリアクノレッジのアサートに応じ
て、ＣＰＵ部が前記回線リクエスト及び前記メモリリク
エストをデアサートし、前記回線リクエストのデアサー
トに応じて、ネットワーク部１４が回線切断し、前記メ
モリリクエストのデアサートに応じて、メモリ部１２が
前記メモリアクノレッジをデアサートすることにより、
ライトアクセスの高速化を図ったものである。
では図示せず、図３に参照符号１０で図示）と、複数の
メモリ部１２と、複数のＣＰＵ部と複数のメモリ部１２
とをそれぞれ網的に互いに回線接続するネットワーク部
１４とを有し、複数のＣＰＵ部と複数のメモリ部１２と
を非同期で密結合するマルチプロセッサシステムにおい
て、ＣＰＵ部における回線リクエストのアサートに応じ
て、ネットワーク部１４が当該アサートに係るＣＰＵ部
とメモリ部１２とを回線接続し、ＣＰＵ部におけるメモ
リリクエストのアサートの後に、メモリ部１２がライト
のアドレスとデータとをラッチし、メモリアクノレッジ
をアサートし、該メモリアクノレッジのアサートに応じ
て、ＣＰＵ部が前記回線リクエスト及び前記メモリリク
エストをデアサートし、前記回線リクエストのデアサー
トに応じて、ネットワーク部１４が回線切断し、前記メ
モリリクエストのデアサートに応じて、メモリ部１２が
前記メモリアクノレッジをデアサートすることにより、
ライトアクセスの高速化を図ったものである。
【００１７】また、メモリ部１２は、連続してラッチを
行なう、複数段のシフトレジスタ構成からなるラッチ部
１２−１、１２−２、１２−３を有する。ラッチ部１２
−１は通常のラッチからなり、ラッチ部１２−２は３ス
テートラッチからなり、ラッチ部１２−３は３ステート
バッファからなる。
行なう、複数段のシフトレジスタ構成からなるラッチ部
１２−１、１２−２、１２−３を有する。ラッチ部１２
−１は通常のラッチからなり、ラッチ部１２−２は３ス
テートラッチからなり、ラッチ部１２−３は３ステート
バッファからなる。
【００１８】すなわち、本実施例は、メモリ部１２がＭ
ＲＥＱのアサートに応じて、ライトアクセス時のアドレ
スＡＤＤＲとデータＤＡＴＡをラッチし、即座にＣＰＵ
部に伝えるべくＭＡＣＫをアサートしＣＰＵ部との非同
期通信を完了させ、メモリ部１２は、メモリへの格納が
できるまで、次のＭＲＥＱには応じないことを特徴とす
る。
ＲＥＱのアサートに応じて、ライトアクセス時のアドレ
スＡＤＤＲとデータＤＡＴＡをラッチし、即座にＣＰＵ
部に伝えるべくＭＡＣＫをアサートしＣＰＵ部との非同
期通信を完了させ、メモリ部１２は、メモリへの格納が
できるまで、次のＭＲＥＱには応じないことを特徴とす
る。
【００１９】本実施例では、メモリ部１２がＡＤＤＲと
ＤＡＴＡをラッチし、すぐにＭＡＣＫをアサートするた
め、ＣＰＵ部の待ちが短縮されＣＰＵ部の性能を向上で
き、ネットワークが早期に解放され、何れかのＣＰＵ部
の発行したメモリリクエストがネットワーク部１４を介
してメモリ部１２に到達する。すなわち、実際のメモリ
へのライトアクセスの間に次の要求がメモリ部に到達し
ていることができ、ネットワーク部１４における遅延時
間をメモリのライトアクセスとオーバーラップさせるこ
とができる。
ＤＡＴＡをラッチし、すぐにＭＡＣＫをアサートするた
め、ＣＰＵ部の待ちが短縮されＣＰＵ部の性能を向上で
き、ネットワークが早期に解放され、何れかのＣＰＵ部
の発行したメモリリクエストがネットワーク部１４を介
してメモリ部１２に到達する。すなわち、実際のメモリ
へのライトアクセスの間に次の要求がメモリ部に到達し
ていることができ、ネットワーク部１４における遅延時
間をメモリのライトアクセスとオーバーラップさせるこ
とができる。
【００２０】従って、メモリ部１２は、ライトアクセス
時においてその性能を十分に引き出すことができる。
時においてその性能を十分に引き出すことができる。
【００２１】このように、図１に示されるシステムは、
アービタ１４−１によるメモリレディの監視のもと、ラ
ッチ部１２−１、１２−２、１２−３を備え、動作する
システムである。本発明の特徴は、図２に示されるよう
なタイミングでのアドレスＡＤＤＲ、データＤＡＴＡの
ラッチである。
アービタ１４−１によるメモリレディの監視のもと、ラ
ッチ部１２−１、１２−２、１２−３を備え、動作する
システムである。本発明の特徴は、図２に示されるよう
なタイミングでのアドレスＡＤＤＲ、データＤＡＴＡの
ラッチである。
【００２２】すなわち、この実施例においては、まず従
来と同様の一連の動作が実行される。すなわち、単一ラ
イトアクセス時には、ＣＰＵ部１０によるＮＲＥＱ、Ｍ
ＲＥＱ、ＷＲのアサート、、及びＡＤＤＲ、ＤＡ
ＴＡの出力、が行われ、ネットワーク部１４により
ＮＲＥＱのアサートに応じて回線が接続される。メモ
リ部１２は、ネットワーク遅延を受けたＭＲＥＱ、Ｗ
Ｒ、ＡＤＤＲ、ＤＡＴＡ′′′′に応じてＡＤ
ＤＲ及びＤＡＴＡをラッチし、即座にＭＡＣＫをアサ
ートする。ＣＰＵ部１０は、ネットワークの遅延を受
けたＭＡＣＫのアサート′に応じてＭＲＥＱのデアサ
ートバーを実行する。
来と同様の一連の動作が実行される。すなわち、単一ラ
イトアクセス時には、ＣＰＵ部１０によるＮＲＥＱ、Ｍ
ＲＥＱ、ＷＲのアサート、、及びＡＤＤＲ、ＤＡ
ＴＡの出力、が行われ、ネットワーク部１４により
ＮＲＥＱのアサートに応じて回線が接続される。メモ
リ部１２は、ネットワーク遅延を受けたＭＲＥＱ、Ｗ
Ｒ、ＡＤＤＲ、ＤＡＴＡ′′′′に応じてＡＤ
ＤＲ及びＤＡＴＡをラッチし、即座にＭＡＣＫをアサ
ートする。ＣＰＵ部１０は、ネットワークの遅延を受
けたＭＡＣＫのアサート′に応じてＭＲＥＱのデアサ
ートバーを実行する。
【００２３】本実施例が従来例と異なる点は、ＡＤＤＲ
及びＤＡＴＡのラッチ後、すぐにＭＡＣＫをアサートす
る点である。このアサートによりＣＰＵ部１０とネット
ワーク部１４がメモリへのデータ格納を待たずに解放で
きる。すると、何れかのＣＰＵ部１０は、次の要求をメ
モリ部１２に発行できる（例では同一ＣＰＵ）。つま
り、メモリ部１２が実際にメモリにデータを格納してい
る間に、次の要求がネットワーク部１４を介してメモリ
部１２へ到達していることになる。
及びＤＡＴＡのラッチ後、すぐにＭＡＣＫをアサートす
る点である。このアサートによりＣＰＵ部１０とネット
ワーク部１４がメモリへのデータ格納を待たずに解放で
きる。すると、何れかのＣＰＵ部１０は、次の要求をメ
モリ部１２に発行できる（例では同一ＣＰＵ）。つま
り、メモリ部１２が実際にメモリにデータを格納してい
る間に、次の要求がネットワーク部１４を介してメモリ
部１２へ到達していることになる。
【００２４】メモリ部１２は、ラッチしたライトデータ
の格納が終了するまで、次の要求に応じないようになっ
ており、ライトデータ格納が終了した時点ですぐに次の
要求に対応できるようになる。
の格納が終了するまで、次の要求に応じないようになっ
ており、ライトデータ格納が終了した時点ですぐに次の
要求に対応できるようになる。
【００２５】従って、この実施例においては、単一ライ
トアクセス時の早期ＣＰＵ部１０の解放と、ネットワー
ク部１４の遅延とライトデータ格納をオーバーラップさ
せることが可能となる。これにより、メモリ部１２は、
ＣＰＵからの連続する単一ライトアクセスを高速に実行
することができる。さらに、バーストライトアクセスに
ついても同様な効果をもたらす。
トアクセス時の早期ＣＰＵ部１０の解放と、ネットワー
ク部１４の遅延とライトデータ格納をオーバーラップさ
せることが可能となる。これにより、メモリ部１２は、
ＣＰＵからの連続する単一ライトアクセスを高速に実行
することができる。さらに、バーストライトアクセスに
ついても同様な効果をもたらす。
【００２６】なお、この実施例においては、ＮＲＥＱの
デアサートにより回線を切断して、ＭＡＣＫ及びＭＲＥ
Ｑの擬似デアサートを発生させるようにしている。この
とき、アービタ１４−１によるメモリレディ（ＭＡＣＫ
のデアサート状態）を監視しており、メモリレディでな
いかぎり、ネットワーク部１４による次の回線接続は行
われない。
デアサートにより回線を切断して、ＭＡＣＫ及びＭＲＥ
Ｑの擬似デアサートを発生させるようにしている。この
とき、アービタ１４−１によるメモリレディ（ＭＡＣＫ
のデアサート状態）を監視しており、メモリレディでな
いかぎり、ネットワーク部１４による次の回線接続は行
われない。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
ライトアクセス時のアドレス及びデータのラッチをおこ
ない、すぐにＭＡＣＫをアサートするようにしたため、
メモリ部のデータ格納を待たずにＣＰＵ部が解放される
ことにより、ＣＰＵ部の性能が向上できる点、と、ネッ
トワーク部の回線が早期に解放されることにより、ネッ
トワーク部の効率を向上できる点と、メモリ部のデータ
格納の間に、次の要求がメモリ部に到達していることに
より、メモリ部の性能を十分に引き出せる点とから、シ
ステムの性能が向上できる。これらの効果は、ライトが
頻繁に発生するシステムに顕著である。また低速なネッ
トワーク部を用いる場合も顕著である。
ライトアクセス時のアドレス及びデータのラッチをおこ
ない、すぐにＭＡＣＫをアサートするようにしたため、
メモリ部のデータ格納を待たずにＣＰＵ部が解放される
ことにより、ＣＰＵ部の性能が向上できる点、と、ネッ
トワーク部の回線が早期に解放されることにより、ネッ
トワーク部の効率を向上できる点と、メモリ部のデータ
格納の間に、次の要求がメモリ部に到達していることに
より、メモリ部の性能を十分に引き出せる点とから、シ
ステムの性能が向上できる。これらの効果は、ライトが
頻繁に発生するシステムに顕著である。また低速なネッ
トワーク部を用いる場合も顕著である。
【図１】本発明の一実施例に係る単一ライト時の高速非
同期通信方式により動作するマルチプロセッサシステム
の概略構成を示す図である。
同期通信方式により動作するマルチプロセッサシステム
の概略構成を示す図である。
【図２】この実施例のタイミングチャート図である。
【図３】一般的なマルチプロセッサシステムの概略構成
を示す図である。
を示す図である。
【図４】従来における単一ライト時の非同期通信方式の
ハンドシェークプロトコルを説明するタイミングチャー
ト図である。
ハンドシェークプロトコルを説明するタイミングチャー
ト図である。
１０ ＣＰＵ部 １２ メモリ部 １２−１、１２−２、１２−３ ラッチ部 １４ ネットワーク部 １４−１ アービタ部 １４−２ 回線接続部（ＳＷ） ＮＲＥＱ 回線リクエスト ＭＲＥＱ メモリリクエスト ＷＲ ライトイネーブル ＭＡＣＫ メモリアクノリッジ ＡＤＤＲ アドレス ＤＡＴＡ データ ＳＷＣＮＴＬ 回線（ＳＷ）制御信号 ＮＲＥＱのアサート ＭＲＥＱのアサート ＷＲのアサート ＡＤＤＲの出力 ＤＡＴＡの出力 ＭＡＣＫのアサート ＡＤＤＲ、ＤＡＴＡのラッチポイント
───────────────────────────────────────────────────── フロントページの続き (72)発明者 柏手 孝二 東京都三鷹市下連雀５丁目１番１号 日本 無線株式会社内
Claims (2)
- 【請求項１】 複数のＣＰＵ部と、複数のメモリ部と、
前記複数のＣＰＵ部と前記複数のメモリ部とをそれぞれ
網的に互いに回線接続するネットワーク部とを有し、前
記複数のＣＰＵ部と前記複数のメモリ部とを非同期で密
結合するマルチプロセッサシステムにおいて、 前記ＣＰＵ部における回線リクエストのアサートに応じ
て、前記ネットワーク部が当該アサートに係るＣＰＵ部
とメモリ部とを回線接続し、 前記ＣＰＵ部におけるメモリリクエストのアサートの後
に、前記メモリ部がライトのアドレスとデータとをラッ
チし、メモリアクノレッジをアサートし、 該メモリアクノレッジのアサートに応じて、前記ＣＰＵ
部が前記回線リクエスト及び前記メモリリクエストをデ
アサートし、 前記回線リクエストのデアサートに応じて、前記ネット
ワーク部が回線切断し、 前記メモリリクエストのデア
サートに応じて、前記メモリ部が前記メモリアクノレッ
ジをデアサートすることを特徴とするライトアクセス時
の高速非同期通信方式。 - 【請求項２】 請求項１記載のライトアクセス時の高速
非同期通信方式において、 前記メモリ部は、連続してラッチを行なう、複数段のシ
フトレジスタ構成からなるラッチ部を有することを特徴
とするライトアクセス時の高速非同期通信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14419492A JPH05334261A (ja) | 1992-06-04 | 1992-06-04 | ライトアクセス時の高速非同期通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14419492A JPH05334261A (ja) | 1992-06-04 | 1992-06-04 | ライトアクセス時の高速非同期通信方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05334261A true JPH05334261A (ja) | 1993-12-17 |
Family
ID=15356402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14419492A Withdrawn JPH05334261A (ja) | 1992-06-04 | 1992-06-04 | ライトアクセス時の高速非同期通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05334261A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5745684A (en) * | 1995-11-06 | 1998-04-28 | Sun Microsystems, Inc. | Apparatus and method for providing a generic interface between a host system and an asynchronous transfer mode core functional block |
| US6298418B1 (en) | 1996-11-29 | 2001-10-02 | Hitachi, Ltd. | Multiprocessor system and cache coherency control method |
| JP2007531957A (ja) * | 2003-07-14 | 2007-11-08 | フルクラム・マイクロシステムズ・インコーポレーテッド | 非同期スタティックランダムアクセスメモリ |
-
1992
- 1992-06-04 JP JP14419492A patent/JPH05334261A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5745684A (en) * | 1995-11-06 | 1998-04-28 | Sun Microsystems, Inc. | Apparatus and method for providing a generic interface between a host system and an asynchronous transfer mode core functional block |
| US6298418B1 (en) | 1996-11-29 | 2001-10-02 | Hitachi, Ltd. | Multiprocessor system and cache coherency control method |
| JP2007531957A (ja) * | 2003-07-14 | 2007-11-08 | フルクラム・マイクロシステムズ・インコーポレーテッド | 非同期スタティックランダムアクセスメモリ |
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