JPH05334876A - メモリ行ライン選択用ラッチ型リピータを持った半導体メモリ - Google Patents

メモリ行ライン選択用ラッチ型リピータを持った半導体メモリ

Info

Publication number
JPH05334876A
JPH05334876A JP24544391A JP24544391A JPH05334876A JP H05334876 A JPH05334876 A JP H05334876A JP 24544391 A JP24544391 A JP 24544391A JP 24544391 A JP24544391 A JP 24544391A JP H05334876 A JPH05334876 A JP H05334876A
Authority
JP
Japan
Prior art keywords
row
line
sub
row line
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP24544391A
Other languages
English (en)
Inventor
William C Slemmer
シー． スレマー ウイリアム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics lnc USA
Original Assignee
SGS Thomson Microelectronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SGS Thomson Microelectronics Inc filed Critical SGS Thomson Microelectronics Inc
Publication of JPH05334876A publication Critical patent/JPH05334876A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)
  • Read Only Memory (AREA)

Abstract

(57)【要約】 （修正有） 【目的】一つの行ラインが付勢された後に選択されるメ
モリセルの数を制限することにより電力散逸を減少させ
たメモリアーキテクチャの提供。 【構成】メモリアレイは複数個のブロック乃至はサブア
レイ１２へ分割され、その間に行ラインリピータ１６が
配置されて行デコーダ１４から又は前のサブアレイから
の行ラインを次のサブアレイへ連結させている。行ライ
ンリピータ１６は列アドレスの一部に従って制御され、
全部の選択された行が付勢された後に、選択されたサブ
アレイと関連していない行ラインを脱付勢化させる。行
ラインリピータ１６はラッチを有しており、選択された
サブアレイと関連する行ラインを付勢状態に維持する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は集積メモリ回路の分野に
関するものであって、更に詳細には、その中のメモリ格
納セルの選択を行なう技術に関するものである。
【０００２】
【従来の技術】従来の集積メモリ回路、例えばランダム
アクセスメモリ（ＲＡＭ）、そのスタティックタイプ
（ＳＲＡＭ）及びダイナミックタイプ（ＤＲＡＭ）の両
方、リードオンリーメモリ（ＲＯＭ）、及びそのマスク
プログラムタイプ及び電気的書込み可能タイプ（ＰＲＯ
Ｍ，ＥＰＲＯＭ，ＥＥＰＲＯＭ及びＥＡＲＯＭ）の両方
のもの、及び例えば二重ポートＲＡＭ及びＦＩＦＯなど
のようなその他のメモリは、通常、行及び列の形態に組
織化される。この行と列の構成は、アレイ内のメモリセ
ルの物理的な配列に対してのみならず、メモリ自身の電
気的な動作に対しても適用される。アドレス端子のうち
のあるものはアレイ内の一行のメモリセルの選択に使用
され、且つ他のあるものは一列の選択に使用され、選択
された行内の一つ又はそれ以上のメモリセルへのアクセ
スを与える。注意すべきことであるが、ＤＲＡＭにおい
ては、行及び列アドレスは、通常、デバイスアドレス端
子において時間多重化されている。
【０００３】メモリセルの数が非常に大きい場合、例え
ば２20個の格納位置（即ち、１メガビット）のオーダー
の場合、たとえ１ミクロン未満の特徴寸法を可能とする
現在の技術水準における技術を使用して製造した場合に
おいても、メモリアレイの物理的寸法は極めて大きなも
のとなる。その上、この様なメモリに対して必要な物理
的メモリ寸法がより大きいと、メモリアレイの一つの行
の選択がより多数のメモリセルを活性化させることとな
る。この様な活性化は、通常、行デコーダによって行な
われ、通常行ライン又はワードラインと呼ばれる長尺状
の導体上にアクティブ（活性）論理レベルを与える。こ
の導体上の活性レベルは、それと関連する行内のメモリ
セルをそれらのそれぞれのビットラインと接続させ、そ
の際に、格納セルをセンスアンプと導通状態とさせる。
【０００４】勿論、各行に対して活性化されるメモリセ
ルの数はメモリの格納容量及びメモリアレイの構成に依
存する。例えば、１０２４個の列と１０２４個の行とを
有する「正方形」の１Ｍｂｉｔメモリアレイにおいて
は、行全体の選択により１０２４個のメモリセルが活性
化され、且つこの数のメモリセルをビットラインへ接続
しそれらの格納したデータをセンスアンプへ伝送させ
る。従って、行全体のメモリセルを選択し且つ付勢する
ために必要とされる電力消費は、この様な高密度のメモ
リではかなり大きなものとなる。単一の行アドレスを比
較的長い期間の間提供することが可能なＳＲＡＭ装置に
おいては（例えば、同一の行内の複数個の数のメモリセ
ルに対する逐次的な動作のため）、デバイスによって消
費される活性電力は極めて高いものである。従って、行
全体が活性化される期間を制限することが望ましい。
【０００５】アクティブ電力消費が高いという問題は、
特に、二重ポートＲＡＭ及びＦＩＦＯなどのようなメモ
リにおいて深刻である。これらのメモリタイプの各々に
おいて、読取り動作と書込み動作とを同時的に実施する
場合に二つの行のメモリセルを選択し且つ同時的にイネ
ーブルさせることがしばしば行なわれる。従って、この
様な同時的な動作に対してのこの様なメモリに対するア
クティブ電力は、同様な寸法を有する単一ポートＲＡＭ
のアクティブ電力の２倍である。
【０００６】行ライン選択の期間を制限する一つの先行
技術は、行ラインの付勢を「タイムアウト」させ、従っ
て一つの行が初期的にアクセスされた後に、行ライン信
号を非活性論理レベルへ復帰させる。その行内のメモリ
セルの内容の格納はこの様な構成におけるセンスアンプ
によって与えられ、従って行ラインを付勢することの必
要性なしに読取り動作を繰返し行なうことが可能であ
る。この技術は、書込み動作を表わすデータ入力端子に
おける遷移をモニタし、その場合に、行ライン信号が再
度付勢されて選択した行のメモリセル内へデータを書込
むことを可能とする。この技術は、データ入力端におけ
る遷移が比較的遅い場合にはエラーを発生することが判
明した。なぜならば、この様に遅い遷移は、遷移検知回
路によって検知されない可能性があるからである。更
に、入力端子が接続されているデータバス上にトライス
テート条件が存在すると、検知回路に対して誤った遷移
を与える場合がある。
【０００７】電力散逸を制限するための別の先行技術
は、特定の行ラインによって動作される活性（アクティ
ブ）ビットライン負荷を減少させることである。例え
ば、各「行」に対して複数個の行デコーダを設けること
が可能であり、従って行アドレスと最大桁列アドレスビ
ットの組合わせが１個の行デコーダを選択し、各選択さ
れる行内のメモリセルの数が減少される。この様な技術
は活性電力を減少させるが、付加的な行デコーダを構成
するために集積回路チップの寸法は増加されねばならな
い。このことは、回路の製造コストを増加させるばかり
か、該回路を所望のパッケージ寸法内にはめ込む場合に
問題が発生する場合がある。
【０００８】行ラインの一部を選択するための別の先行
技術は、Ｓａｋｕｒａｉ ｅｔ ａｌ．「ダイナミック
二重ワードラインを有する低電力４６ｎｓ２５６ｋｂｉ
ｔＣＭＯＳスタチックＲＡＭ（Ａ Ｌｏｗ Ｐｏｗｅｒ
４６ ｎｓ ２５６ ｋｂｉｔ ＣＭＯＳ Ｓｔａｔ
ｉｃ ＲＡＭ ｗｉｔｈ Ｄｙｎａｍｉｃ Ｄｏｕｂｌ
ｅ Ｗｏｒｄ Ｌｉｎｅ）」、ＩＥＥＥ・ジャーナル・
ソリッド・ステート・サーキッツ、Ｖｏｌ．ＳＣ−１
９、Ｎｏ．５（ＩＥＥＥ、１９８４年１０月）、ｐｐ．
５７８−５８５の文献に記載されている。この文献に記
載されている技術では、各ビットをアクセスする場合に
２本のワードラインを使用しており、１本はメインのワ
ードラインＭＷＬであり且つ他方はより小さなセクショ
ンのワードラインＳＷＬである。上掲したＳａｋｕｒａ
ｉ ｅｔ ａｌ．の文献の図２に示されている如く、メ
インワードラインは行デコーダによって提供され、セク
ションワードラインを駆動するためにＮＯＲゲートが列
デコーダによって制御され、各セクションに対するＮＯ
Ｒゲートは互いに並列的に接続されており、それら全て
はメインワードラインから離れている。この様に、選択
されたセクションにおける行の部分のみがアクセスされ
る。しかしながら、この方法は、付加的なレベルの導
体、即ち第二アルミニウム層を必要とする（５７９頁、
右側欄、表ＩＩ参照）。この様な付加的なプロセス複雑
性は、勿論、極めてコスト高なものである。更に、行デ
コーダからのメインワードラインは、選択されたセクシ
ョンワードラインが活性状態に止どまる全期間に対して
付勢された状態のままでなければならない。
【０００９】
【発明が解決しようとする課題】本発明の目的とすると
ころは、一つの行ラインが付勢された後に選択されるメ
モリセルの数を制限することにより電力散逸を減少させ
たメモリアーキテクチャを提供することである。本発明
の別の目的とするところは、行内の選択されたメモリセ
ルからの読取り動作及び該セルに対する書込み動作の両
方を可能とするメモリアーキテクチャを提供することで
ある。本発明の更に別の目的とするところは、付加的な
行デコード回路を必要とすることのないメモリアーキテ
クチャを提供することである。本発明の更に別の目的と
するところは、別の金属又はその他の導体からなる層を
付加することなしに実現することが可能なメモリアーキ
テクチャを提供することである。
【００１０】
【課題を解決するための手段】本発明は、行及び列の状
態に配列したメモリセルからなる１個又はそれ以上のア
レイを有する集積メモリ回路内に組込むことが可能であ
る。行アドレスに従って一行のメモリセルを選択した後
に、列アドレスビットのうちのあるものが使用されるべ
き行の部分を選択し、且つその行の選択されなかった部
分に対する行ラインは脱付勢化される。該行ラインの部
分を付勢された状態に維持するためにラッチ用リピータ
が使用され、従って選択された部分の何れの側における
行ラインもディスエーブルさせることが可能である。
【００１１】
【実施例】図１を参照すると、本発明の好適実施例を組
込んだ集積回路メモリ１のブロック図が示されている。
メモリ１は集積回路メモリであり、例えば、２20即ち
１，０４８，５７６個の格納位置乃至はビットを持った
スタチックランダムアクセスメモリ（ＳＲＡＭ）であ
る。この実施例におけるメモリ１は幅広ワードメモリで
あり、各々が８ビットの２17即ち１２８ｋ個のアドレス
可能な位置として構成されたメモリである。従って、例
えば、読取り動作において、メモリ位置の一つへアクセ
スすると、８個の入力／出力端子ＤＱにおいて８個のデ
ータビットが表われる。この実施例におけるメモリ１の
電気的構成は、１０２４行×１０２４列であり、各通常
のメモリ動作において８個の列がアクセスされる。
【００１２】この実施例のメモリ１において、メモリア
レイは８個のサブアレイ１２0 乃至１２7 に分割されて
おり、各サブアレイは１０２４個の行と１２８個の列と
を有している。メモリ１は、唯一のメモリアドレスを特
定するために必要とされる１７個のアドレスビットを受
取るために１７個のアドレス端子Ａ０乃至Ａ１６を有し
ている。従来の態様においては、これら１７個のアドレ
ス端子からの信号はアドレスバッファ（不図示）によっ
てバッファされる。この様なバッファ動作の後に、これ
らのアドレス端子のうちの１０個（Ａ７乃至Ａ１６）に
対応する信号が行デコーダ１４によって受取られ、１０
２４個の行のうちで行デコーダ１４によって付勢される
べきものを選択する。
【００１３】図１は、サブアレイ１２同士の且つ行デコ
ーダ１４に対しての相対的な物理的位置を概略示してい
る。以下に更に詳細に説明する如く、サブアレイ１２内
の一行のメモリセルの選択は行ラインによって行なわ
れ、該行ラインのうちの一つは、端子Ａ７乃至Ａ１６に
おける行アドレスの値に従って行デコーダ１４から駆動
される。行デコーダ１４が中央に位置しており且つその
両側にサブアレイ１２が配設されている図１に示したよ
うな構成においては、最大桁列アドレスビット（この実
施例においてはアドレス端子Ａ６）も行デコーダ１４に
よってデコードされ、従ってこの最大桁列アドレスビッ
トに従って中央に位置された行デコーダ１４の片側のみ
の行ラインが付勢されるようにすることが望ましい。１
本の行ラインが付勢されると、メモリセルの内容が従来
の態様でそれらの対応するビットラインと接続される。
サブアレイ１２内のビットライン上のデータ状態を検知
し且つ格納するためにセンスアンプ１３が設けられてい
る。注意すべきことであるが、本発明に従い、多くの従
来の構成及び配列を有するセンスアンプ１３をメモリ１
において使用することが可能であり、この様な配列とし
ては、各ビットライン対に対して１個のセンスアンプを
割当てること、又は複数個のビットライン対に対して１
個のセンスアンプを割当てどのビットライン対が検知さ
れるべきであるかの選択は列アドレスに従って列デコー
ダ１８によって行なわれるものなどを包含している。
【００１４】活性動作期間中に消費される電力を減少さ
せるために、この実施例においては、各活性サイクル期
間中にサブアレイ１２のうちの一つのみが付勢された状
態とされ、付勢された状態に止どまるサブアレイ１２の
選択は所望のメモリアドレス（即ち、列アドレスのうち
の３個のビット）によって決定される。このことは、サ
ブアレイ１２の間及び行デコーダ１４とサブアレイ１２
3 及び１２4 との間に設けられているリピータ１６によ
って行なわれる。リピータ１４は、選択された行ライン
の付勢された状態を通過させ、且つ、更に詳細に以下に
説明する如く、選択されたサブアレイ１２に対する選択
された行ラインの付勢された状態をラッチし且つ選択さ
れないサブアレイ１２に対する行ラインを脱付勢化させ
る。この構成は、アクセスされたメモリ位置の８個の全
てのビットが同一のサブアレイ１２内に位置されること
を必要とする。
【００１５】残りの７個のアドレス端子（Ａ０乃至Ａ
６）に対応する信号が列デコーダ１８によって受取ら
れ、リピータ１４を制御してラインＲＳＴ０乃至ＲＳＴ
７によりサブアレイ１２のうちの一つの選択状態を維持
する。列デコーダ１８も、従来の態様で、該列アドレス
値の残部に応答して、選択されたサブアレイ１２におけ
る所望の列を選択する。行デコーダ１４及び列デコーダ
１８へのアドレス値の送信のために単一のラインが示さ
れているが、多数の従来のメモリにおける如く、デコー
ド動作を簡単化するために、アドレスバッファから該デ
コーダへ各アドレスビットの真の値とその補数の値の両
方を送信させることも可能であることに注意すべきであ
る。
【００１６】本発明のこの実施例においては、更に、メ
モリ１内に入力／出力回路２０が設けられており、それ
は、ｎビットバス２１を介して列デコーダ１８と連結さ
れており、且つ入力／出力端子ＤＱ、書込みイネーブル
端子Ｗ_及び出力イネーブル端子ＯＥを有している。入
力／出力回路２０は、メモリ１へ供給されたアドレス値
に従って選択されるメモリセルと入力／出力端子ＤＱと
の間の通信を与え且つ制御するための通常の回路を有し
ており、従って、その詳細な説明は割愛する。注意すべ
きことであるが、入力／出力幅に関し、且つ共通ではな
く専用の入力／出力端子を具備するメモリ１の多数のそ
の他の構成を有するものも本発明を使用することが可能
である。
【００１７】メモリ１は、更に、タイミング制御回路２
２を有しており、それは、従来の態様で、メモリサイク
ル期間中にメモリ１の種々の部分の動作を制御する。注
意すべきことであるが、タイミング制御回路２２は、図
１によって暗示される如く、特定のブロックの回路では
なく、通常、メモリ１内の種々の部分の動作を制御する
ためにメモリ１内に分散されている。タイミング制御回
路２２は、例えば、メモリ１の動作をイネーブル及びデ
ィスエーブルさせる端子ＣＥからの信号を受取る。注意
すべきことであるが、あるスタチックメモリの場合に
は、タイミング制御回路２２が、メモリ１の動作をダイ
ナミックに制御するために、従来のアドレス遷移検知回
路（不図示）に従って応答することも可能である。注意
すべきことであるが、この様なアドレス遷移検知に従っ
ての制御は、本発明のこの実施例において好適なもので
ある。なぜならば、更に詳細に以下に説明する如く、リ
ピータ１６の制御は、好適には、１サイクル内において
動的に実施されるからである。図１に示した如く、タイ
ミング制御回路２２からのラインＳＥＬは、以下に説明
する如く、リピータ１６を制御するためにリピータ１６
へ接続されている。
【００１８】メモリ１は、更に、パワーオンリセット回
路２４を有している。パワーオンリセット回路２４は、
電力供給端子Ｖccからバイアス電圧を受取り（勿論、図
示していない接続によってメモリ１のその他の部分も同
じである）、且つメモリ１が初期的にパワーアップした
後にＶcc電源が十分なレベルに到達したことを表わす信
号をラインＰＯＲ上に発生し、メモリ１の一部が不定の
即ち不所望の状態にパワーアップすることを防止する。
以下に詳細に説明する如く、且つ１９９０年８月１７日
に出願され本願出願人に譲渡されている米国特許出願第
５６９，０００号に記載されている如く、パワーオンリ
セット回路２４は、図１内のタイミング制御回路２２へ
のラインＰＯＲの接続によって示唆される如く、メモリ
１の他の部分を同様に制御することも可能である。上記
の米国特許出願第５６９，０００号は、更に、パワーオ
ンリセット回路２４の好適な形態を記載しているが、本
発明においては、従来のパワーオンリセット回路を使用
することも可能である。
【００１９】上述した如く、電力消費を減少する目的の
ために、本実施例に基づくメモリ１は、三つの最大桁列
アドレスビットによって選択される８個のサブアレイ１
２のうちの一つのみを付勢させる。この実施例において
は、サブアレイ１２の間及び行デコーダ１４とサブアレ
イ１２3 及び１２4 の各々との間に、選択したサブアレ
イ１２内における付勢した行ラインの印加を維持し且つ
所定の時間期間の後に他のサブアレイ１２内の行ライン
を脱付勢化させるためのリピータ１６が設けられてい
る。この様に、列アドレス（特に３個の最大桁ビット）
がワードラインの印加を制御し、従って選択されたサブ
アレイ１２内のワードラインの部分のみが全体的なメモ
リ動作サイクルに対して付勢される。列デコーダ１８
も、列アドレスの残りのビットの値に従って、選択され
たサブアレイ１２内の１２８個の列のうちの８個を選択
する。この実施例においては、更に、活性電力消費を減
少させる目的のために、所望のメモリビットと関連する
選択されたサブアレイ１２内のセンスアンプ１３のみが
付勢される。列デコーダ１８によってその様に選択され
たセンスアンプ１３は、バス２１を介して入力／出力回
路２０と通信状態とされ、それにより、選択されたメモ
リセルからのデータの読取り又はそのセルに対してのデ
ータの書込みを従来の態様で実施することが可能であ
る。
【００２０】勿論、本明細書に記載する本発明と関連し
てメモリ１の別の多くの構成のものを使用することが可
能である。この様な構成の例としては、通常動作におい
て単一ビットが入力又は出力されるバイワン（ｂｙ−ｏ
ｎｅ）メモリがある。更に、各サブアレイが入力／出力
端子の一つと関連しているワイドワードメモリ、及びア
レイ全体が通常動作期間中に付勢されるメモリを使用す
ることも可能である。勿論、上述した如く、例えばダイ
ナミックＲＡＭ、ＥＰＲＯＭ、埋め込み型メモリ、二重
ポートＲＡＭ、ＦＩＦＯなどのそれらの各々がそれら自
身の構成を有するその他のメモリタイプのものも本発明
の適用により利益をうることが可能である。
【００２１】更に注意すべきことであるが、サブアレイ
１２のその他の物理的及び電気的構成のものを本発明と
共に使用することが可能である。例えば、２個の行デコ
ーダ１４をメモリ１内に組込むことが可能であり、その
各々が行ライン信号を該メモリの半分へ印加することを
制御することが可能である。１個又は複数個の行デコー
ダ１４を、図１に示した如く中間部ではなく、それと関
連するサブアレイ１２の一端部に沿って位置させること
も可能である。特定のメモリ構成及び製造プロセスに対
して、特定の興味のあるパラメータに従って、当業者に
よってメモリ１の特定のレイアウトを決定することが可
能である。
【００２２】図２を参照して、メモリ１内のリピータ１
６の構成を、サブアレイ１２4 及び１２5 内の二つの行
のメモリセル２６に関して更に詳細に説明する。この実
施例においては、メモリセル２６はスタチックＲＡＭセ
ルであり、ポリシリコン抵抗プルアップを有する交差結
合したインバータから構成されており、各メモリセル２
６は一対のパストランジスタ２８によって、行ラインＲ
Ｌと一対のビットラインＢＬ及びＢＬ_とに関連してい
る。注意すべきことであるが、メモリセル２６は、１個
のトランジスタと１個のコンデンサからなるタイプのダ
イナミックＲＡＭセルとすることも可能であり、又ＦＡ
ＭＯＳ ＥＰＲＯＭセル又は従来使用されているその他
の格納セルとすることも可能である。
【００２３】図２は、行ラインＲＬ４1 及びＲＬ４2 を
示しており、その各々はＮチャンネルパストランジスタ
２８のゲートへ接続されており、従って、選択された行
ラインＲＬ４上に高レベルが存在すると、ゲートが選択
された行ラインＲＬ４へ接続されているパストランジス
タ２８は、それらのメモリセル２６をビットライン対Ｂ
Ｌ４及びＢＬ４_へ接続させる。この実施例において
は、サブアレイ１２4 において、１２８個の列、従って
ビットラインＢＬ４0 ，ＢＬ４0 _乃至ＢＬ４127 ，Ｂ
Ｌ４127 _のそれぞれの対が設けられている。サブアレ
イ１２5 も同様に構成されている。
【００２４】上述した如く、リピータ１６の各々は、図
１内のタイミング制御回路２２からラインＳＥＬ上の信
号を受取る。更に、リピータ１６41及び１６42（且つ、
全てのリピータ１６4 ）の各々が列デコーダ１８からラ
インＲＳＴ４を受取り、且つリピータ１６51及び１６52
の各々が列デコーダ１８からラインＲＳＴ５を受取る。
列デコーダ１８からの同様のラインＲＳＴは、同様に、
メモリ１内のその他のリピータ１６を制御する。
【００２５】この実施例における列デコーダ１８からの
ラインＲＳＴの各々は列アドレスの三つの最大桁ビット
Ａ６，Ａ５，Ａ４に従って発生され、これら三つのビッ
トは所望のサブアレイ１２を選択する機能を有してい
る。図２に示した如く、列デコーダ１８は、各アドレス
ビットの真の値及び補数値を包含するか又は受取る。サ
ブアレイ１２4 及び１２5 を選択する場合、列アドレス
ビットＡ６，Ａ５，Ａ４の値は、それぞれ、１００及び
１０１である。従って、ＮＡＮＤゲート３０4 はその三
つの入力端においてラインＡ６，Ａ５_，Ａ４_を受取
り、且つ従ってラインＲＳＴ４を駆動する。同様に、Ｎ
ＡＮＤゲート３０5 は、ラインＲＳＴ５を発生するため
に、その三つの入力端においてラインＡ６，Ａ５_，Ａ
４を受取る。勿論、リピータ１６を制御するのに有用な
列デコーダ１８の部分のみが図２に示されており、サブ
アレイ１２の選択された行において所望のビットを選択
するための列デコーダ１８の残部は、所望のメモリアー
キテクチャに従って、従来の態様で構成されている。
【００２６】図３を参照して、リピータ１６41乃至１６
4nの例に関し、リピータ１６の第一実施例の構成及び動
作について説明する。各リピータ１６4 は、サブアレイ
１２4 のその行と関連する行ラインＲＬを受取る。行デ
コーダ１４に隣接するリピータ１６4 の場合、行ライン
ＲＬは、行デコーダ１４から直接的に駆動される。行デ
コーダ１４に直接的に隣接するものではないリピータの
場合には、その各々に対する入力はその前のリピータ１
６からの行ラインである。例えば、リピータ１６5 の各
々に対する入力は、行ラインＲＬ４上の対応するリピー
タ１６4 の出力である。
【００２７】各リピータ１６に関して、入力行ラインＲ
Ｌは、タイミング制御回路２２からのラインＳＥＬへゲ
ートが接続されているＮチャンネルパスゲート３２を介
して連結されている。パスゲート３２は、インバータ３
６の入力端へ接続しており、該インバータの出力端は、
図３の実施例においては、バッファ用のインバータ３８
を介して、出力行ラインＲＬ４へ接続している。インバ
ータ３７の入力端はインバータ３６の出力端へ接続して
おり、且つその出力端はインバータ３６の入力端へ接続
しており、従ってインバータ３６と３７とによってラッ
チが形成されている。インバータ３６，３７，３８は、
従来のインバータであって、例えばＣＭＯＳインバータ
とすることが可能である。各リピータ１６は、更に、Ｎ
チャンネルトランジスタ３４を有しており、そのソース
対ドレイン経路は、インバータ３６の入力端と接地との
間に接続されており、且つそのゲートは、リピータ１６
4の場合においては、ラインＲＳＴ４によって制御され
る。本実施例においては、インバータ３７は、好適に
は、トランジスタ３４と相対的に弱い駆動能力を有して
おり、従って、トランジスタ３４はインバータ３６及び
３７のラッチの状態をリセットさせることが可能であ
る。更に、好適には、インバータ３７もパストランジス
タ３２と比較して弱いものであり、従って行デコーダ１
４による行ラインの付勢によってラッチの状態を再書込
みすることが可能である。この弱い駆動は、トランジス
タ３４の幅対長さ比と比較して小さな幅対長さ比（Ｗ／
Ｌ）を有するトランジスタをインバータ３７内に使用す
ることによって実現することが可能である。
【００２８】同様に、この実施例によれば、他のサブア
レイ１２と関連するリピータ１６は、図１に示した如
く、列デコーダ１８からの適宜のラインＲＳＴによって
制御されるそれらのトランジスタ３６のゲートを有して
いる。更に、この実施例における全てのリピータ１６
は、タイミング制御回路２２からラインＳＥＬによって
制御されるパスゲート３２を有している。
【００２９】図１，２，３と共に、図４のタイミング線
図を参照して、この実施例のリピータ１６を有するメモ
リ１の動作を、サブアレイ１２5 内の行１が選択される
場合について説明する。時間ｔ0 において、アドレス端
子Ａ０乃至Ａ１６が、所望のメモリアドレス（この場合
は、サブアレイ１２5 における行１）への遷移が行なわ
れる。列アドレスの最小桁ビット、即ち、端子Ａ０乃至
Ａ３は図４には示されていない。なぜならば、それら
は、リピータ１６の動作の目的のためには「ｄｏｎ’ｔ
ｃａｒｅ」であり、即ち関係がないからである。この
アドレス遷移に応答して、タイミング制御回路２２が時
間ｔ1 においてラインＳＥＬ上に高論理レベルを発生
し、従って全てのリピータ１６内のパスゲート３２がサ
イクルにおけるこの時点において導通状態となり、行デ
コーダ１４がそれを介して選択された行ライン（この場
合には、行ラインＲＬ１）を駆動することを可能とす
る。更に、該サイクルの開始に応答して、全てのライン
ＲＳＴは、好適には、高論理レベルへ移行し、リピータ
１６内のトランジスタ３４の各々をターンオンさせ、そ
のことは行デコーダ１４による行アドレスのデコード動
作の前に、全ての行ラインＲＬを低論理レベルへリセッ
トさせる。このことは、前のサイクルにおいてイネーブ
ルされた行ラインＲＬが低レベルへ放電されることを確
保することにより、ただ一つの行ラインＲＬのみが新た
なサイクルにおいてイネーブルされることを確保する。
【００３０】時間ｔ1 において又はその近傍において、
好適にはラインＳＥＬが高論理レベルへ移行する前又は
それと同時に、列デコーダ１８が全てのラインＲＳＴ上
に低論理レベルを供給し、従って全てのリピータ１６に
対してトランジスタ３４がターンオフされる。このこと
は、行デコーダ１４及びインバータ３８に対し行ライン
負荷を減少するために好適であり、従って電力散逸が一
つの行の選択において減少され、且つ選択された行ライ
ンＲＬを付勢する速度に関して妥協を適用することはな
い。このことは、ＮＡＮＤゲート３０へ供給される場合
に、タイミング制御回路２２が全てのアドレスラインＡ
６，Ａ６_，Ａ５，Ａ５_，Ａ４，Ａ４_を高状態へプリ
チャージすることによって行なうことが可能である。一
方、列デコーダ１８内のＮＡＮＤゲート３０も、タイミ
ング制御回路２２からのタイミング信号によって制御す
ることが可能であり、従って何れのトランジスタ３４
も、ラインＳＥＬが低論理レベルへ移行する前にターン
オンされることはない。例えば、ラインＲＳＴの各々
は、ラインＳＥＬ上の信号によってそれと関連するＮＡ
ＮＤゲート３０の出力をゲーティング即ちゲート動作す
ることによって発生させることが可能である。
【００３１】行１を選択する端子Ａ７乃至Ａ１６におけ
る行アドレスの値に応答して、行デコーダ１４は時間ｔ
2 においてラインＲＬ１上に高論理レベルを発生し、そ
れは時間ｔ3 においてラインＲＬ４1 上に表われ、且つ
時間ｔ4 においてラインＲＬ５1 上に表われる。これ
は、同様に、リピータ１６の各々を介してリップル動作
し、従って行１と関連する全てのメモリセル２６はそれ
らのそれぞれのビットライン対ＢＬ及びＢＬ_へ接続さ
れる。
【００３２】選択された行内の全てのメモリセル２６が
行ラインＲＬの付勢及びパスゲート２８のターンオンに
よってそれらのそれぞれのビットラインへ接続されるこ
とを保証するのに十分な遅延時間の後、タイミング制御
回路２２によってラインＳＥＬは低論理レベルへ駆動さ
れ、それは図４の時間ｔ5 において発生する。これによ
り、リピータ１６の各々はその入力端から分離され、例
えば、図３のリピータ１６4 は行デコーダ１４からの行
ラインＲＬから分離される。この実施例においては、選
択された行１に対しては、全体の行ラインＲＬ１がリピ
ータ１６を介して付勢されているので、高論理レベルが
ラッチされ且つ行１と関連するリピータ１６の各々に対
しインバータ３６及び３７の動作によって維持される。
【００３３】サブアレイ１２5 を選択する列アドレスビ
ットＡ６，Ａ５，Ａ４の値に応答し、且つラインＳＥＬ
が低レベルへ復帰した後の時刻において、ＮＡＮＤゲー
ト３０4 が時間ｔ6 においてラインＲＳＴ４上に高論理
レベルを発生し、ＮＡＮＤゲート３０5 がラインＲＳＴ
５上の低論理レベルを維持する。勿論、ラインＲＳＴ５
以外のその他の全てのラインＲＳＴは、ラインＲＳＴ４
と同様に、該列アドレスのこの値に応答して、高論理レ
ベルにある。このラインＲＳＴ（ラインＲＳＴ５以外）
上の状態が、トランジスタ３４をしてリピータ１６の各
々におけるインバータ３６の入力端を接地へ接続させ
る。サブアレイ１２4 の例においては、ラインＲＳＴ４
は高論理レベルにあり、且つ図３におけるトランジスタ
３４はオンであり、インバータ３６の入力端を接地へ向
けてプルする。トランジスタ３４は、ラッチ用インバー
タ３７内のプルアップ装置と比較して比較的大型である
ので、リピータ１６4 内の行１に対するトランジスタ３
４のオン状態は、インバータ３６及び３７からなるラッ
チをして状態を変化させ、時間ｔ6 において行ラインＲ
Ｌ４1 上に低論理レベルを供給する。このことは、サブ
アレイ１２4 内の行１と関連するメモリセル２６用のパ
スゲート２８をターンオフさせ、この非選択状態にある
サブアレイ１２4 内のビットラインＢＬ及びＢＬ_を駆
動することから発生するメモリ１の電力消費を減少させ
ている。勿論、その他の非選択状態にあるサブアレイ１
２に対しても同様の動作が発生する。
【００３４】しかしながら、この実施例における選択さ
れたサブアレイ１２5 に関しては、リピータ１６5 内の
トランジスタ３４はターンオンされることはない。なぜ
ならば、ラインＲＳＴ５上のＮＡＮＤゲート３０5 の出
力が低論理レベルにあるからである。従って、行ライン
ＲＬ５1 は、その中のインバータ３８の動作により高論
理レベルに維持され、この状態がインバータ３６及び３
７からなるラッチによってラッチされる。従って、サブ
アレイ１２5 内の行１と関連するメモリセル２６は選択
状態に維持され、それに対して読取り動作及び書込み動
作の複数個の動作を実施することを可能とする。
【００３５】上述した如く、活性電力を減少させるため
の先行技術は、書込み動作が発生しなかった時間期間の
後に選択された行ライン信号ＲＬのタイムアウトを包含
するものであった。一方、本発明の上述した実施例で
は、この様なタイムアウトなしで、且つそれに関連する
付随的な問題を発生することなしに電力を減少させてい
る。尚、所望により、その様なタイムアウトを本発明と
共に使用することが可能であることに注意すべきであ
る。非選択状態のサブアレイ１２内の行ラインＲＬが放
電された後に、選択状態にあるサブアレイ１２に対する
行ラインＲＬを放電させるために、この様なタイムアウ
トを使用することが可能である。このことは、例えば、
ラインＲＳＴを高レベルへ移行させるＮＡＮＤゲート３
０への信号を供給するタイミング制御回路２２によって
実施することが可能である。端子ＤＱ、端子Ｗ_又は該
アドレスにおける遷移を検知した後に、タイミング制御
回路２２が新たなサイクルの開始を発生させることが可
能である。
【００３６】上述した動作の代わりに、ＮＡＮＤゲート
３０のデコード動作におけるトランジスタ３４が、行デ
コーダ１４及びそれと直列しているパストランジスタ３
２の駆動能力及びバッファ用インバータ３８の駆動能力
と比較して小さなＷ／Ｌを有するように構成することが
可能である。この構成においては、ＮＡＮＤゲート３０
が、該アドレスラインを静的にデコードし、且つライン
ＳＥＬが低状態へ復帰する前に、それらの出力をライン
ＲＳＴ上に供給することが可能である。トランジスタ３
４は、パストランジスタと直列している行デコーダ１４
の駆動と比較して且つバッファ用インバータ３８の駆動
と比較して比較的小さいので、ラインＳＥＬが高論理レ
ベルにある限り、トランジスタ３４はインバータ３６の
入力端を接地へ放電させることは不可能である。従っ
て、ラインＳＥＬがリピータ１６を分離する前に、且つ
更に選択された行ラインＲＬの前であっても、列アドレ
ス値のデコード動作をこの時点において行なうことが可
能である。
【００３７】次に、図５ａを参照して、本発明の別の実
施例に基づくリピータ１６ａについて説明する。上述し
たリピータ１６の場合と同じく、リピータ１６ａはパス
ゲート３２を有しており、それは入力行ライン信号（図
５ａにおいては行ラインＲＬinとして示してある）を受
取り且つそれをインバータ３６の入力端へ送給し、パス
ゲート３２のゲートはタイミング制御回路２２からのラ
インＳＥＬによって制御される。上述したリピータ１６
の場合と同様に、図５ａのリピータ１６ａはプルダウン
トランジスタ３４を有しており、それはインバータ３６
の入力端と接地との間に接続されており且つそのゲート
は適宜のラインＲＳＴによって制御される。バッファ用
インバータ３８の入力端はインバータ３６の出力端へ接
続されており、且つ行ラインＲＬout として示した如
く、その出力端において行ライン信号を供給する。
【００３８】この実施例に基づくリピータ１６ａは、よ
り簡単なラッチ用構成を有しており、この場合には、Ｐ
チャンネルトランジスタ３５であって、そのソース対ド
レイン経路はインバータ３６の入力端とＶccとの間に接
続されており、且つそのゲートはインバータ３６の出力
端へ接続されている。従って、インバータ３７は単一の
Ｐチャンネルトランジスタ３５に還元されており、それ
は、好適には、上述したトランジスタ３４よりも小型で
あり、従ってトランジスタ３４は、ラインＲＳＴが高状
態である場合に、インバータ３６の入力端をプルダウン
させることが可能である。これは、高論理レベルがライ
ンＲＬout 上に供給されるべき場合、即ちそれと関連す
るサブアレイ１２が選択される場合においてのみインバ
ータ３６の状態をラッチすることが必要であるに過ぎな
いという認識に起因するものである。関連するサブアレ
イ１２が選択されない場合にはリピータ１６においてラ
ッチ動作を行なう必要はない。なぜならば、この様な場
合には、トランジスタ３４がその入力端をインバータ３
６へ放電するからである。
【００３９】図５ｂを参照して、別の実施例に基づくリ
ピータ１６ａ′について説明する。リピータ１６ａ′に
おいては、Ｎチャンネルラッチ用トランジスタ３５′が
設けられており、該トランジスタのソース対ドレイン経
路はインバータ３６の入力端とＶccとの間に接続されて
おり、且つそのゲートはインバータ３８の出力端へ接続
されている。リピータ１６ａ′は、図５ａのリピータ１
６ａよりもレイアウト上一層効率的なものである場合が
ある。なぜならば、トランジスタ３４及び３５′は両方
共Ｎチャンネルであり且つ同一の活性領域内に設けるこ
とが可能だからである。注意すべきことであるが、この
リピータ１６ａ′のレイアウト効率は、インバータ３６
の入力端へ供給される完全なＶccレベルよりも低いもの
を有するという犠牲において達成されている。なぜなら
ば、Ｖccからのスレッシュホールド電圧降下が、トラン
ジスタ３５′によってリピータ１６ａ′内のインバータ
３６の入力端へ与えられるからである。上述した種々の
変形例及びその他の変形例の間での選択は、回路適用場
面における特定の構成、レイアウト及び処理拘束条件に
依存して、当業者によって行なうことが可能なものであ
る。
【００４０】注意すべきことであるが、図５ａ及び５ｂ
の変形例は、クロック動作型メモリ、特に比較的高いク
ロック周波数を有するクロック動作型メモリにおいて使
用するのに最も適している。リピータ１６ａ及び１６
ａ′においては、インバータ３６の入力端は、選択され
たサブアレイ１２における非選択状態の行に対してフロ
ーティングしている。なぜならば、選択されたサブアレ
イにおける非選択状態の行に対して、トランジスタ３２
及び３４がオフであり、且つラッチ用トランジスタ３５
及び３５′がオフだからである。従って、インバータ３
６の入力端がフローティング状態にある時間の長さが制
限されている限り、即ち、例えばサイクル時間が比較的
短い場合においては、図５ａ及び５ｂのリピータ１６ａ
及び１６ａ′のそれぞれの変形例は、図３のリピータ１
６のものよりもトランジスタが１個分少ないラッチ型リ
ピータの構成とすることを可能としている。
【００４１】図６を参照して、本発明の別の実施例に基
づくリピータ１６ｂを説明する。リピータ１６ｂは、更
に、パストランジスタ３２に加えて、リピータ１６及び
１６ａにおけるのと同一の形態で放電トランジスタ３４
及びインバータ３６及び３８を有している。更に、リピ
ータ１６ｂ内にはＰチャンネルラッチ用トランジスタ３
９が設けられており、そのソース対ドレイン経路はイン
バータ３８の出力端とインバータ３６の入力端との間に
接続されている。トランジスタ３９は、好適には、トラ
ンジスタ３４よりもかなり小型であり、従ってトランジ
スタ３４は、ラインＲＳＴが高状態である場合に、イン
バータ３６の入力端をプルダウンさせることが可能であ
る。パストランジスタ３２がオフであり且つラインＲＳ
Ｔが低状態であると、トランジスタ３９は、インバータ
３８の出力端における高レベルをインバータ３６の入力
端へ接続させ、その選択された状態をラインＲＬout 上
へラッチさせる。
【００４２】次に、図７を参照して、本発明の別の実施
例に基づくリピータ１６ｃについて説明する。リピータ
１６ｃは、図３のリピータ１６と同様に、互いに交差結
合されているインバータ３６と弱いインバータ３７とか
ら構成されているラッチを有している。図７のリピータ
１６ｃの場合、本回路の残部の反転動作に起因して、バ
ッファ用インバータ３８は必要ではない。従って、イン
バータ３６の出力は行ラインＲＬout を直接的に駆動す
る。
【００４３】リピータ１６ｃは、更に、Ｐチャンネルト
ランジスタ４２及びＮチャンネルトランジスタ４０及び
４４を有しており、それらの全ては、それらのソース対
ドレイン経路をＶccと接地との間に直列的に接続してお
り、Ｎチャンネルトランジスタ４０がトランジスタ４２
と４４との間に直列的に接続されている。インバータ３
６の入力端がトランジスタ４２及び４０のドレインへ接
続されており、トランジスタ４４のドレイン及びトラン
ジスタ４０のソースにおけるノードが図７においてノー
ドＮとして示されている。注意すべきことであるが、同
一のサブアレイ１２と関連する複数個のリピータ１６ｃ
に対するノードＮは共に接続することが可能であり、従
って単一のトランジスタ４４が複数個のリピータ１６ｃ
に支えることが可能である。トランジスタ４０のゲート
は行ラインＲＬinを受取り、且つトランジスタ４２及び
４４のゲートが列デコーダ１６からのラインＲＳＴを受
取る。列アドレスビットからラインＲＳＴを駆動するた
めの論理は、本明細書に記載した動作を実施するのに必
要な付加的なタイミング論理と共に図２に示したものと
同一のもの（即ち、ＮＡＮＤゲート３０）とすることが
可能であり、その場合の好適実施例について図９を参照
して以下に説明する。
【００４４】注意すべきことであるが、インバータ３６
の入力端と接地との間に直列してトランジスタ４０及び
４４を設けることは、所望により、トランジスタ４４の
ドレインをインバータ３６の入力端へ接続し且つトラン
ジスタ４０のソースを接地へ接続することと置換させる
ことが可能である。この様な別の構成においては、リピ
ータ１６ｃの機能性は、図７に示したリピータ１６ｃの
機能性と等価である。しかしながら、トランジスタ４０
及び４４の配置を図７に示したものから置換させた場合
には、トランジスタ４４を複数個のリピータの間で共用
することは不可能である。なぜならば、この様な共用は
一つの行ライン信号ＲＬinをしてリピータ１６ｃが関連
するサブアレイ１２に対する全ての行ラインＲＬout を
付勢させるからである。
【００４５】非選択状態のサブアレイ１２と関連するリ
ピータ１６ｃに対してラインＲＳＴが低論理レベルへ復
帰するタイミングは、選択された行ラインＲＬがその前
にその完全な長さに沿ってイネーブルされるようなもの
でなければならない。メモリ装置が一層高密度になり、
且つ特に行ラインＲＬの物理的な幅などのような特徴部
の寸法が一層小型になると、行デコーダ１４から最も遠
い端部への行ラインＲＬに沿ってのＲＣ遅延は顕著なも
のとなる場合がある。タイミング制御回路２２からのラ
インＲＳＴの確保及び制御は、ラインＲＳＴが余り早く
に低論理レベルへ復帰することがないように十分な遅延
が与えられるように行ラインＲＣ遅延のモデル化及び特
性付けによって行なうことが可能である。
【００４６】しかしながら、活性電力消費を可及的に減
少させるためには、ラインＲＳＴを可及的に早く低論理
レベルへ復帰させることが望ましい。従って、活性電力
散逸におけるペナルティは、ラインＲＳＴのタイミング
を余りにも保守的に設計することから発生する。次に、
図９を参照して、選択されなかったサブアレイ１２に対
してラインＲＳＴが低状態へ復帰されるべき時間を積極
的に決定するための回路の好適実施例について説明す
る。
【００４７】この実施例においては、行デコーダ１４
は、行ラインＲＬを駆動するのみならず、ダミー行ライ
ンＤＲＬも駆動する。ダミー行ラインＤＲＬは多数のコ
ンデンサ５０のうちの一方のプレートへ接続されてお
り、各コンデンサはメモリサブアレイ１２内のパストラ
ンジスタ２８のゲート容量をエミュレートしている。好
適には、コンデンサ５０はパストランジスタ２８と同一
の幾何学的形状及び構成で構成され、コンデンサ５０の
数はサブアレイ１２内の各行ラインＲＬへ接続されてい
るパストランジスタ２８の数と等しい。この様な等価な
構成の場合、例えば実際の特徴寸法などの製造プロセス
における変動がパストランジスタ２８に対する如く、コ
ンデンサ５０に対して同じく反映される。この構成にお
いては、コンデンサ５０の数は一つの行の完全な長さに
沿ってのパストランジスタ２８の数に等しい（例えば、
図１のメモリ１内の行デコーダ１４の片側において５１
２個のメモリセルの半分の行に対して１０２４個のコン
デンサ５０が設けられる）。更に、ダミー行ラインＤＲ
Ｌの例えばライン幅、ライン長及び物質などのような物
理的特性は、実際の行ラインＲＬと同一であり、従って
ダミー行ラインＤＲＬの抵抗値は実際の行ラインＲＬと
同一である。
【００４８】一方、行ラインＲＬと同一の抵抗値を持っ
た抵抗ラインへ接続されているパストランジスタ２８と
同一の容量を持った単一のコンデンサを使用してレイア
ウト面積を節約することが可能である。この様な変形例
の場合には、タイミング精度は、実際の行ラインのＲＣ
遅延とマッチさせるための単一コンデンサ単一抵抗回路
網の精度に依存している。
【００４９】ノードＤＲＬ′におけるダミー行ラインＤ
ＲＬの端部はＤ型フリップフロップ５２のリセット入力
端へ接続されている。フリップフロップ５２のＤ入力端
はＶccへ接続されている。フリップフロップ５２のクロ
ック及び補数クロック入力端は、それぞれ、ラインＳＥ
Ｌ及びインバータ５３によって反転されたラインＳＥＬ
によって駆動される。ラインＳＥＬは、この実施例にお
いては、図４において上述したものと同様のタイミング
で、タイミング制御回路２２によって駆動される。ライ
ンＳＥＬの相補的状態を有するインバータ５３の出力端
は、更に、ＡＮＤゲート５６の入力端へ接続されてい
る。
【００５０】ＮＡＮＤゲート３０（図９においてはその
内の一つのみが示されている）の各々の出力端は、イン
バータ５５を介して、ＯＲゲート５４の一方の入力端へ
接続されており、該ゲートの他方の入力端はフリップフ
ロップ５２のＱ出力端へ接続されている。ＯＲゲート５
４の出力端はＡＮＤゲート５６の第二入力端へ接続され
ている。
【００５１】この実施例においては、パワーオンリセッ
ト回路からのラインＰＯＲがＡＮＤゲート５８の一方の
入力端へ接続されており、該ゲートの他方の入力端はＡ
ＮＤゲート５６の出力端へ接続されている。ＡＮＤゲー
ト５８の出力端は、この実施例においては、リピータ１
６ｃの特定のグループに対するラインＲＳＴである。リ
ピータ１６ｃと共に、例えば、パワーアップが達成され
たことを高論理レベルでラインＰＯＲ上で表わすパワー
オンリセット回路２４を使用することは、パワーアップ
期間中に複数個の行ラインＲＬを選択することを排除し
ている。パワーアップ期間中にラインＰＯＲが低状態で
あると、全てのリピータ１６に対してラインＲＳＴは低
状態である。図７を参照すると、このことは、全ての行
ラインＲＬout を低論理レベルとさせる。なぜならば、
全てのリピータ１６ｂに対してトランジスタ４２がター
ンオンされ、インバータ３６の入力端に高論理レベルを
提供し（弱いフィードバックインバータ３７に打ち勝っ
て）且つ全てのラインＲＬout 上のインバータ３６の出
力端において低論理レベルとさせるからである。従っ
て、本発明のこの実施例は、パワーアップ期間中にメモ
リ１内の全ての行ラインＲＬを積極的にディスエーブル
させ、例えば反対のデータ状態を持ったメモリセル２６
が同一のビットライン対へ接続された場合に、複数個の
行ラインＲＬの選択及びその結果発生することのある大
量且つ破壊的な電力散逸を防止する。
【００５２】勿論、注意すべきことであるが、全ての行
ラインＲＬをディスエーブルさせるためにラインＰＯＲ
を使用することは、例えばＲＳＴラインをラインＰＯＲ
と論理的に結合させることにより図３の実施例内に同様
に組込むことが可能であり、従ってリピータ１６内の全
てのトランジスタ３４はパワーアップ期間中にターンオ
ンされ、全ての行ライン上において低論理レベルを強制
する。
【００５３】図９における制御論理の好適実施例に基づ
いて制御されるリピータ１６ｃの動作について説明す
る。この例におけるメモリサイクルの開始時において、
行デコーダ１４が、従来における如く、全ての行ライン
ＲＬを低論理レベルへ駆動する。更に、この時点におい
て、ラインＳＥＬは高論理レベルへ移行する。このこと
は、ＡＮＤゲート５６を介して、全てのリピータ１６ｃ
に対してラインＲＳＴ（ラインＰＯＲが高状態であると
仮定する）を低論理レベルへ移行させる。このことは、
全てのリピータ１６ｃ内のトランジスタ４２を導通状態
とさせ、全てのインバータ３６の入力端を高論理レベル
とさせる。従って、リピータ１６ｃによって駆動される
全ての行ラインＲＬout は非イネーブルの低論理状態と
される。更に、ラインＳＥＬが高論理レベルへ移行する
ことにより高論理レベルがフリップフロップ５２内にク
ロック入力される。
【００５４】次いで、ラインＳＥＬが低論理レベルへ復
帰し、そのことはＡＮＤゲート５６の出力がフリップフ
ロップ５２及びＮＡＮＤゲート３０（反転されている）
の出力の論理的ＯＲによって決定されることを可能とす
る。高論理レベルがフリップフロップ５２内へクロック
入力されているので、ラインＲＳＴが高論理レベルへ駆
動され、トランジスタ４２をターンオフさせ且つトラン
ジスタ４４をターンオンさせる。全ての行ラインが低論
理レベルにあるので（行デコーダ４０からか又はリピー
タ１６ｃからの何れかから）、全てのインバータ３６の
入力端は、弱いインバータ３７の動作によって高論理レ
ベルに維持される。
【００５５】行デコーダ１４による行アドレスのデコー
ド動作の後、選択された行ラインＲＬinが高論理レベル
へ駆動される。トランジスタ４４がオンであり且つトラ
ンジスタ４２がオフであるので、トランジスタ４０は放
電されるべき選択された行と関連するリピータ１６ｃに
対するインバータ３６の入力端を、トランジスタ４０及
び４４を介して、接地へ接続する。このことは、ラッチ
用インバータ３７がトランジスタ４０及び４４と相対的
に弱いので、インバータ３６の状態を変化させ、従って
イネーブルの高論理レベルが選択された行と関連するリ
ピータ１６ｃによって行ラインＲＬout 上に駆動され
る。
【００５６】図７及び９の実施例においては、ダミー行
ラインＤＲＬ′が低状態に止どまる時間、即ち高論理レ
ベルが完全な行ラインの長さに沿って伝搬するのに要す
る時間の間、全てのリピータ１６ｃに対してラインＲＳ
Ｔは高状態に止どまる。ダミー行ラインＤＲＬ′が高論
理レベルに到達すると、フリップフロップ５２がリセッ
トされ、従ってそのＱ出力端は低論理レベルへ復帰す
る。従って、ＮＡＮＤゲート３０の出力端は（インバー
タ５５を介して）ラインＲＳＴの状態を決定する。従っ
て、非選択状態のサブアレイ１２の場合、ＮＡＮＤゲー
ト３０の出力端は高状態であり、そのことはラインＲＳ
Ｔを低論理レベルとさせる。非選択状態のサブアレイ１
２における選択された行と関連するリピータ１６ｃは、
この様なリピータ３６におけるトランジスタ４２が導通
状態にあるので、それらのインバータ３６の入力端を高
論理レベルへ駆動させる。このことは、非選択状態のサ
ブアレイ１２に対する行ラインＲＬout を脱付勢化させ
る。
【００５７】逆に、選択されたサブアレイ１２に関して
は、ラインＲＳＴは、ＮＡＮＤゲート３０の出力端が低
状態であるので高論理レベルに止どまり、従って高論理
レベルがＯＲゲート５４へ供給される（ラインＳＥＬが
この時点において低状態である）。従って、選択された
サブアレイ１２と関連するリピータ１６ｃにおけるトラ
ンジスタ４２はオフ状態を維持する。選択されたサブア
レイ１２が行デコーダ１４と隣接している場合には、行
ラインＲＬinは行デコーダ１４によって高状態へ駆動さ
れ続け、従ってトランジスタ４０はオン状態を維持し同
じくオン状態を維持するトランジスタ４４を介してイン
バータ３６の入力端をプルダウンする。行デコーダ１４
と隣接していない選択されたサブアレイ１２と関連して
おり且つ選択された行と関連しているリピータ１６ｃの
場合、行ラインＲＬinは前のリピータ１６ｃから低論理
レベルへ駆動される。このことは、リピータ１６ｃ内の
トランジスタ４０をターンオフさせ、且つトランジスタ
４２もオフであるので、弱いインバータ３７はインバー
タ３６への入力端において低論理レベルを維持し、従っ
て行ラインＲＬout は付勢された高状態に維持される。
【００５８】上述した如く、電力散逸を更に減少させる
ために、選択されたサブアレイ１２内の行ラインＲＬを
タイムアウトさせることが好ましい。この様な行ライン
のタイムアウトは、従来技術に従って行なうことが可能
であり、例えば、センスアンプ１３がクロック動作され
た後に、即ちそれに接続されているビットラインの状態
を検知し且つラッチした後に、該行ラインを脱付勢化さ
せることによって行なうことが可能である。
【００５９】リピータ１６ｃは、上述したリピータ１
６，１６ａ，１６ｂと相対的にある利点を与えるもので
ある。第一に、前述した実施例に対して必要とされる２
本の信号ラインＳＥＬ及びＲＳＴの代わりに１本の信号
ラインＲＳＴのみが必要とされるに過ぎない。このこと
は、メモリ１に対して必要とされるドライバの数を減少
しており、従って、レイアウト面積をより小さいものと
している（ドライバの数が少ないばかりでなくラインの
数も減少されているからである）。第二に、リピータ１
６ｃのシーケンス動作は一層簡単である。なぜならば、
全てのリピータ１６における入力ノードの分離が必要と
されないからである。第三に、本回路はより少ない数の
トランジスタで実現されており、特に、複数個のリピー
タ１６ｃの間でトランジスタ４４を共用することにより
数が減少されている。最後に、リピータ１６ｃは付加的
な動作安定性を与えている。なぜならば、ソースホロワ
動作（それは、特に、スレッシュホールド電圧、基板効
果及びＰチャンネル対Ｎチャンネルトランジスタの寸法
比などのような処理変動に影響を受け易い）に対するポ
テンシャルが最小とされているからである。従って、非
選択状態の行に対するプルアップトランジスタ４２のた
めに、弱いフィードバックインバータ３７に関する要求
は減少され、且つリピータ１６ｃ内の大きなクローバ電
流が実質的に回避される。
【００６０】図８を参照して、本発明の更に別の実施例
に基づくリピータ１６ｄについて説明する。リピータ１
６ｄは、Ｎチャンネルプルダウントランジスタ４４を取
除くことによりリピータ１６ｃと異なっており、ライン
ＲＳＴ_がトランジスタ４０のソースへ接続されてお
り、一方ラインＲＳＴがＰチャンネルトランジスタ４２
のゲートへ接続されている。ラインＲＳＴは、特定のリ
ピータ１６ｄが関連するサブアレイ１２の選択に応答し
て高論理レベルにある（且つラインＲＳＴ_は低状態で
ある）。リピータ１６ｄの動作は、リピータ１６ｃの動
作と同様であり、メモリサイクルの開始時において全て
のラインＲＳＴが低状態へ移行し（且つラインＲＳＴ_
が高状態へ移行する）、従って全ての行ラインＲＬout
は低論理レベルへリセットされる。選択された行に関し
ては、行ラインＲＬinが高状態へ駆動され、トランジス
タ４０をターンオンさせ且つインバータ３６の入力端を
ラインＲＳＴ_上に駆動された低論理レベルへ放電させ
る。
【００６１】選択された行内のメモリセルの完全な選択
に対して必要とされる時間期間の後に、ラインＲＳＴ
が、非選択状態のサブアレイ１２と関連するリピータ１
６ｄに対して低論理レベルへ移行する。トランジスタ４
２はこれらのリピータ１６ｄに対してターンオンし、イ
ンバータ３６の入力端を高状態へプルし（弱いインバー
タ３７に打ち勝ち）、且つ行ラインＲＬout 上に低論理
レベルを発生させる。選択された行及び選択されたサブ
アレイ１２と関連するリピータ１６ｄに関しては、ライ
ンＲＳＴが高状態を維持し、従ってトランジスタ４２は
ターンオンされることはない。リピータ１６ｄが行デコ
ーダ１４に隣接していない場合における如く、行ライン
ＲＬinが低状態へ移行する場合であっても、このことは
インバータ３６の入力端においてインバータ３７が低論
理レベルを維持することを可能とし、従って行ラインＲ
Ｌout は選択されたサブアレイ１２内の選択された行に
対して高状態を維持する。勿論、リピータ１６ｄが行デ
コーダ１４に隣接している場合には、行ラインＲＬinは
高論理レベルに維持され、同一の出力が行ラインＲＬ
out 上に表われる。
【００６２】図８の別の実施例は、上述したリピータ１
６ｃの利点を与え、且つラインＲＳＴに対して付加的な
ラインが必要とされるが、リピータ１６ｃの変形例より
もトランジスタが１個少ない状態で構成することが可能
である。従って、リピータ１６ｃと１６ｄの構成の間の
選択は、メモリ１の特定のレイアウト拘束条件に依存す
る。
【００６３】上述した実施例の各々に関して、メモリを
具備する集積回路における構成は減少された活性電力散
逸を与える。なぜならば、選択された行と関連している
が選択されたサブアレイ又はブロックと関連していない
行ラインの部分はターンオフさせることが可能だからで
ある。更に、この様な電力散逸の減少は、選択されたメ
モリセル（及び同一の行内の近くのもの）へのアクセス
を可能としながら達成され、従って遷移検知などを使用
することなしに後の書込み動作を行なうことが可能であ
る。更に、前に指摘したＳａｋｕｒａｉ ｅｔ ａｌ．
の文献に記載される如く、メインワードラインが複数個
のセクションワードライン及びデコーディングと並列的
に接続されている場合において要求されるような二重レ
ベルメタリゼーション乃至は別の導電層を設けることな
しに、付加的な行デコーダのレイアウトの影響は上述し
た本発明の実施例においては回避されている。
【００６４】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 本発明の好適実施例に基づいて構成されたメ
モリを示した概略ブロック図。
【図２】 ラッチされたリピータと共に図１のメモリ内
の行ラインを示した概略図。
【図３】 図２のラッチ型リピータの第一実施例を示し
た概略図。
【図４】 図１及び２のメモリ内の図３のラッチ型リピ
ータの動作を示したタイミング線図。
【図５ａ】 図２のラッチ型リピータの第二実施例を示
した概略図。
【図５ｂ】 図２のラッチ型リピータの第三実施例を示
した概略図。
【図６】 図２のラッチ型リピータの第四実施例を示し
た概略図。
【図７】 図２のラッチ型リピータの第五実施例を示し
た概略図。
【図８】 図２のラッチ型リピータの第六実施例を示し
た概略図。
【図９】 ラッチ型リピータを制御するための制御回路
の好適実施例を示した概略図。
【符号の説明】
１ 集積回路メモリ １２ サブアレイ １４ 行デコーダ １８ 列デコーダ ２０ 入力／出力回路 ２１ ｎビットバス ２２ タイミング制御回路 ２４ パワーオンリセット回路 ２６ メモリセル
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 6741−5Ｌ Ｇ１１Ｃ 17/00 ３０９ Ｚ

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 半導体メモリにおいて、行及び列の形に
    配列されており且つ第一及び第二サブアレイにグループ
    化されている複数個のメモリセルが設けられており、行
    アドレス値に従って行ラインを付勢することにより一行
    のメモリセルを選択する行デコーダが設けられており、
    各々が入力端において前記行デコーダからの１本の行ラ
    インを受取り且つ出力端において前記第一サブアレイ内
    の一行のメモリセルを選択するための第一局所的行ライ
    ンを与える複数個の第一行ラインリピータが設けられて
    おり、各々が入力端において第一局所的行ラインを受取
    り且つ出力端において前記第二サブアレイ内の一行のメ
    モリセルを選択するための第二局所的行ラインを与える
    複数個の第二行ラインリピータが設けられており、列ア
    ドレス値の一部に従ってサブアレイを選択する列デコー
    ダが設けられており、前記列デコーダは前記複数個の第
    一行ラインリピータへ接続されている第一リセットライ
    ンを具備すると共に前記複数個の第二行ラインリピータ
    へ接続されている第二リセットラインを具備しており、
    前記第一及び第二リセットラインは第一論理状態でそれ
    ぞれ第一又は第二サブアレイが選択されていないことを
    表わし、尚、前記行デコーダによって選択された行と関
    連する行ラインリピータは、それと関連するサブアレイ
    が選択されていないことを表わすそれに接続されている
    リセットラインに応答してその出力端において前記局所
    的行ラインを脱付勢することを特徴とする半導体メモ
    リ。
  2. 【請求項２】 請求項１において、前記第二局所的行ラ
    インが選択された行に対して付勢された後に前記列デコ
    ーダが前記サブアレイと関連するリセットラインを前記
    第一論理状態へ駆動することを特徴とする半導体メモ
    リ。
  3. 【請求項３】 請求項１において、更に、選択ラインを
    駆動する出力端を持ったタイミング・制御回路が設けら
    れており、前記選択ラインが第一論理レベルにあること
    に応答して前記各行ラインリピータがその入力端から切
    断し、前記第二局所的行ラインが選択された行に対して
    付勢された後に前記タイミング・制御回路が前記選択ラ
    インを前記第一論理レベルへ駆動することを特徴とする
    半導体メモリ。
  4. 【請求項４】 請求項３において、前記各行ラインリピ
    ータが、ソース対ドレイン経路を前記行ラインリピータ
    の入力端の一方の側部へ接続しており且つゲートが前記
    選択ラインによって制御されるパストランジスタと、入
    力端が前記パストランジスタの他方の側部へ結合されて
    おり且つ出力端が前記行ラインリピータの出力端へ結合
    されているラッチと、ソース対ドレイン経路が前記ラッ
    チの入力端と基準電圧ノードとの間に接続されておりゲ
    ートが前記行ラインリピータと関連するリセットライン
    によって制御されそのゲートにおけるリセットラインが
    第一論理状態にある場合に導通状態である放電トランジ
    スタとを有していることを特徴とする半導体メモリ。
  5. 【請求項５】 請求項１において、前記メモリセルが第
    一、第二、第三、第四サブアレイにグループ化されてお
    り、且つ、更に、各々が入力端において第二局所的行ラ
    インを受取り且つ出力端において前記第三サブアレイに
    おける一行のメモリセルを選択する第三局所的行ライン
    を与える複数個の第三行ラインリピータが設けられてお
    り、且つ各々が入力端において第三局所的行ラインを受
    取り且つ出力端において前記第四サブアレイ内の一行の
    メモリセルを選択する第四局所的行ラインを与える複数
    個の第四行ラインリピータが設けられており、前記列デ
    コーダも前記複数個の第三行ラインリピータへ接続され
    ている第三リセットラインを有すると共に、前記複数個
    の第四行ラインリピータへ接続されている第四リセット
    ラインを有しており、前記第三及び第四リセットライン
    も、第一論理状態でもって、第三又は第四サブアレイが
    それぞれ選択されていないことを表わすことを特徴とす
    る半導体メモリ。
  6. 【請求項６】 請求項１において、前記メモリセルがラ
    ンダムアクセスメモリセルであることを特徴とする半導
    体メモリ。
  7. 【請求項７】 請求項１において、前記選択された行に
    おけるメモリセルは、各々がその局所的行ラインが付勢
    されることに応答してビットラインへ接続され、且つ、
    更に、前記ビットライン上のデータ状態を検知し且つラ
    ッチするためのセンスアンプが設けられていることを特
    徴とする半導体メモリ。
  8. 【請求項８】 請求項７において、前記センスアンプが
    前記ビットライン上のデータ状態をラッチすることに応
    答して、前記選択されたサブアレイに関連するリセット
    ラインがその第一論理状態へ駆動されることを特徴とす
    る半導体メモリ。
  9. 【請求項９】 行及び列の状態に配列された第一及び第
    二サブアレイのメモリセルを持った集積メモリ回路を制
    御する方法において、行アドレス信号をデコードし、前
    記行アドレス信号の値に対応する前記第一及び第二サブ
    アレイ内の行選択ラインを付勢し、列アドレス信号の一
    部をデコードし、前記列アドレス信号のデコードされた
    部分に対応することのないサブアレイに対する行アドレ
    ス信号の値に対応する行選択ラインを脱付勢する、上記
    各ステップを有することを特徴とする方法。
  10. 【請求項１０】 請求項９において、更に、前記列アド
    レス信号のデコードした部分に対応するサブアレイ用の
    行アドレス信号の値に対応する行選択ラインを維持する
    ことを特徴とする方法。
  11. 【請求項１１】 請求項１０において、更に、前記付勢
    ステップの後に、第一サブアレイ用の行選択ラインから
    第二サブアレイ用の行選択ラインを分離することを特徴
    とする方法。
  12. 【請求項１２】 請求項１１において、更に、前記付勢
    ステップの後で且つ前記分離ステップの前に、前記第一
    及び第二サブアレイ用の行選択ラインの状態をラッチす
    ることを特徴とする方法。
  13. 【請求項１３】 請求項１２において、前記脱付勢ステ
    ップが、前記列アドレス信号のデコードした部分に対応
    することのないサブアレイ用の行アドレス信号の値に対
    応する行選択ラインに対するラッチした状態を変化させ
    ることを特徴とする方法。
  14. 【請求項１４】 半導体メモリ用の行ラインリピータ回
    路において、入力端が入力行ラインへ結合されており且
    つ出力端が出力行ラインへ結合されているラッチが設け
    られており、基準電圧と前記ラッチの入力端との間に接
    続された導通経路を具備すると共にブロック脱選択信号
    を受取るための制御端子を具備するリセットトランジス
    タが設けられており、出力行ラインは第一論理状態で前
    記メモリの一行の選択を表わすと共に第二論理状態で前
    記メモリの一行の非選択を表わし、且つ前記リセットト
    ランジスタは、導通状態にある場合に、前記出力行ライ
    ンがその第二論理状態にあるような状態へ前記ラッチを
    リセットさせることを特徴とする回路。
  15. 【請求項１５】 請求項１４において、更に、前記ラッ
    チの入力端を前記入力行ラインへ結合するパストランジ
    スタが設けられていることを特徴とする回路。
  16. 【請求項１６】 請求項１５において、前記パストラン
    ジスタが前記入力行ラインと前記ラッチの入力端との間
    に接続された導通経路を有すると共に、選択ラインへ接
    続された制御端子を有しており、従って、前記選択ライ
    ンが第一論理状態にあることに応答して、前記ラッチが
    前記入力行ラインから分離されることを特徴とする回
    路。
  17. 【請求項１７】 請求項１４において、前記ラッチが、
    第一及び第二交差結合型インバータを有しており、前記
    第二インバータはその出力端を前記ラッチの入力端へ結
    合しており、且つ前記第二インバータは前記リセットト
    ランジスタと比較して弱い駆動を有することを特徴とす
    る回路。
  18. 【請求項１８】 請求項１４において、前記ラッチが、
    入力端を前記入力行ラインへ結合しており且つ出力端を
    前記出力行ラインへ結合しているインバータと、前記イ
    ンバータの入力端と第二基準電圧との間に接続された導
    通経路を具備しており前記第二基準電圧は前記出力行ラ
    インをその第一論理状態とさせる状態を持っており且つ
    前記インバータの出力端へ結合している出力端子を具備
    するキーパートランジスタとを有しており、且つ前記キ
    ーパートランジスタの駆動が前記リセットトランジスタ
    と比較して弱いことを特徴とする回路。
  19. 【請求項１９】 請求項１４において、前記ラッチが、
    入力端を前記入力行ラインへ結合した第一インバータと
    出力端を前記出力行ラインへ結合しており且つ前記第一
    インバータと直列に接続された第二インバータとを有す
    ると共に、前記第一インバータの入力端と前記第二イン
    バータの出力端との間に接続された導通経路を具備して
    おり且つ前記出力行ラインがその第一論理状態にあるこ
    とに応答して導通状態であるようにバイアス電圧に接続
    されている制御端子を具備するキーパートランジスタを
    有しており、且つ前記キーパートランジスタの駆動が前
    記リセットトランジスタと比較して弱いことを特徴とす
    る回路。
JP24544391A 1990-09-26 1991-09-25 メモリ行ライン選択用ラッチ型リピータを持った半導体メモリ Pending JPH05334876A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/588,601 US5119340A (en) 1990-09-26 1990-09-26 Semiconductor memory having latched repeaters for memory row line selection
US588601 1990-09-26

Publications (1)

Publication Number Publication Date
JPH05334876A true JPH05334876A (ja) 1993-12-17

Family

ID=24354535

Family Applications (1)

Application Number Title Priority Date Filing Date
JP24544391A Pending JPH05334876A (ja) 1990-09-26 1991-09-25 メモリ行ライン選択用ラッチ型リピータを持った半導体メモリ

Country Status (5)

Country Link
US (1) US5119340A (ja)
EP (1) EP0478251B1 (ja)
JP (1) JPH05334876A (ja)
KR (1) KR920006979A (ja)
DE (1) DE69126589T2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7256609B2 (en) 2004-10-07 2007-08-14 Hynix Semiconductor Inc. Data acceleration device and data transmission apparatus using the same
KR100978643B1 (ko) * 2002-05-14 2010-08-27 삼성전자주식회사 메모리 장치 및 메모리 장치의 메모리 블록과의 통신 방법

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5760452A (en) * 1991-08-22 1998-06-02 Nec Corporation Semiconductor memory and method of fabricating the same
US5576649A (en) * 1992-08-03 1996-11-19 Mosaid Technologies Incorporated Repeater with threshold modulation
JP3096381B2 (ja) * 1992-10-09 2000-10-10 ヒュンダイ エレクトロニクス アメリカ ラッチ出力付メモリ
KR960009955B1 (en) * 1994-02-07 1996-07-25 Hyundai Electronics Ind Semiconductor memory device
KR0144901B1 (ko) * 1995-04-24 1998-08-17 김광호 트리플 포트 반도체 메모리장치
JPH10144086A (ja) * 1996-11-14 1998-05-29 Sharp Corp 不揮発性半導体記憶装置
US5748554A (en) * 1996-12-20 1998-05-05 Rambus, Inc. Memory and method for sensing sub-groups of memory elements
KR100333710B1 (ko) * 1999-12-28 2002-04-22 박종섭 안정적인 리드 동작을 위한 디디알 에스디램
DE10032277A1 (de) 2000-07-03 2002-01-24 Infineon Technologies Ag MRAM-Anordnung
US7500075B1 (en) * 2001-04-17 2009-03-03 Rambus Inc. Mechanism for enabling full data bus utilization without increasing data granularity
US6825841B2 (en) * 2001-09-07 2004-11-30 Rambus Inc. Granularity memory column access
US8190808B2 (en) * 2004-08-17 2012-05-29 Rambus Inc. Memory device having staggered memory operations
US7280428B2 (en) 2004-09-30 2007-10-09 Rambus Inc. Multi-column addressing mode memory system including an integrated circuit memory device
US8595459B2 (en) * 2004-11-29 2013-11-26 Rambus Inc. Micro-threaded memory
US7417883B2 (en) * 2004-12-30 2008-08-26 Intel Corporation I/O data interconnect reuse as repeater
US20070260841A1 (en) 2006-05-02 2007-11-08 Hampel Craig E Memory module with reduced access granularity
US20090168557A1 (en) * 2007-12-31 2009-07-02 Amit Agarwal Ultra wide voltage range register file circuit using programmable triple stacking
US7791976B2 (en) * 2008-04-24 2010-09-07 Qualcomm Incorporated Systems and methods for dynamic power savings in electronic memory operation
US9268719B2 (en) 2011-08-05 2016-02-23 Rambus Inc. Memory signal buffers and modules supporting variable access granularity
US12210754B2 (en) * 2021-10-28 2025-01-28 Stmicroelectronics International N.V. Modular memory architecture with more significant bit sub-array word line activation in single-cycle read-modify-write operation dependent on less significant bit sub-array data content

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5567993A (en) * 1978-11-14 1980-05-22 Fujitsu Ltd Semiconductor memory unit
JPS56101687A (en) * 1979-12-27 1981-08-14 Fujitsu Ltd Semiconductor memory circuit
JPS5894187A (ja) * 1981-11-28 1983-06-04 Mitsubishi Electric Corp 半導体記憶装置
JPS5928294A (ja) * 1982-08-06 1984-02-14 Toshiba Corp 半導体記憶装置
US4695981A (en) * 1984-12-04 1987-09-22 Hewlett-Packard Company Integrated circuit memory cell array using a segmented word line
US5008856A (en) * 1987-06-29 1991-04-16 Kabushiki Kaisha Toshiba Electrically programmable nonvolatile semiconductor memory device with NAND cell structure

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100978643B1 (ko) * 2002-05-14 2010-08-27 삼성전자주식회사 메모리 장치 및 메모리 장치의 메모리 블록과의 통신 방법
US7256609B2 (en) 2004-10-07 2007-08-14 Hynix Semiconductor Inc. Data acceleration device and data transmission apparatus using the same
US7319342B2 (en) 2004-10-07 2008-01-15 Hynix Semiconductor Inc. Data acceleration device and data transmission apparatus using the same

Also Published As

Publication number Publication date
DE69126589D1 (de) 1997-07-24
EP0478251A2 (en) 1992-04-01
US5119340A (en) 1992-06-02
EP0478251A3 (en) 1993-06-09
EP0478251B1 (en) 1997-06-18
KR920006979A (ko) 1992-04-28
DE69126589T2 (de) 1998-01-22

Similar Documents

Publication Publication Date Title
JPH05266669A (ja) シーケンス型ラッチ型行ラインリピータを有する半導体メモリ
JPH05266668A (ja) メモリ行ライン選択用の改良したラッチ型リピータを持った半導体メモリ
EP0478253B1 (en) A semiconductor memory with power-on reset controlled latched row line repeaters
US5828610A (en) Low power memory including selective precharge circuit
US5267197A (en) Read/write memory having an improved write driver
JP3322411B2 (ja) 書込みサイクル期間中のデータ変化における列平衡化を有する半導体メモリ
US6473360B2 (en) Synchronous semiconductor memory device capable of high speed reading and writing
US5535169A (en) Semiconductor memory device
US4958326A (en) Semiconductor memory device having a function of simultaneously clearing part of memory data
US5119340A (en) Semiconductor memory having latched repeaters for memory row line selection
JP3754593B2 (ja) データビットを記憶するメモリーセルを有する集積回路および集積回路において書き込みデータビットをメモリーセルに書き込む方法
KR0164377B1 (ko) 반도체 메모리장치의 서브워드라인 드라이버
JP2000011639A (ja) 半導体記憶装置
US5717645A (en) Random access memory with fast, compact sensing and selection architecture
US6023437A (en) Semiconductor memory device capable of reducing a precharge time
US5715209A (en) Integrated circuit memory devices including a dual transistor column selection switch and related methods
EP0847058B1 (en) Improvements in or relating to integrated circuits
US6269046B1 (en) Semiconductor memory device having improved decoders for decoding row and column address signals
JPH0636556A (ja) ダイナミックｒａｍ
US6292401B1 (en) Method and apparatus for global bitline multiplexing for a high-speed memory
JPH0628846A (ja) 半導体記憶装置
JP2000021169A (ja) 同期型半導体記憶装置
JP2993714B2 (ja) 半導体記憶装置
JP2002093158A (ja) 半導体装置およびメモリシステム
KR0142154B1 (ko) 동작전류를 감소시킬 수 있는 반도체 메모리 장치