JPH05335584A - 縦型ｍｏｓ電界効果トランジスタ - Google Patents
縦型ｍｏｓ電界効果トランジスタInfo
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- JPH05335584A JPH05335584A JP4140507A JP14050792A JPH05335584A JP H05335584 A JPH05335584 A JP H05335584A JP 4140507 A JP4140507 A JP 4140507A JP 14050792 A JP14050792 A JP 14050792A JP H05335584 A JPH05335584 A JP H05335584A
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- JP
- Japan
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- well region
- electrode
- well
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/151—Source or drain regions of field-effect devices of IGFETs
- H10D62/152—Source regions of DMOS transistors
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 逆方向安全動作領域の向上を図ることができ
る縦型ＭＯＳ電界効果トランジスタを提供する。 【構成】 ウェル領域４内にソース領域５が形成される
部位でのソース領域５の形成を、ゲート電極３に隣接し
た側で広く、ウェル領域４とソース領域５とをソース電
極７に接続するコンタクト窓部１０側で狭くなるように
して形成し、ソース領域５が形成されないウェル領域４
の部位を、ウェル領域４からソース電極７へ向かうブレ
ーク電流用バイパス領域９とする。
る縦型ＭＯＳ電界効果トランジスタを提供する。 【構成】 ウェル領域４内にソース領域５が形成される
部位でのソース領域５の形成を、ゲート電極３に隣接し
た側で広く、ウェル領域４とソース領域５とをソース電
極７に接続するコンタクト窓部１０側で狭くなるように
して形成し、ソース領域５が形成されないウェル領域４
の部位を、ウェル領域４からソース電極７へ向かうブレ
ーク電流用バイパス領域９とする。
Description
【０００１】
【産業上の利用分野】この発明は、縦型ＭＯＳ構造をし
た電界効果トランジスタに関するものである。
た電界効果トランジスタに関するものである。
【０００２】
【従来の技術】以下、従来の大出力用縦型ＭＯＳ電界効
果トランジスタ（以下パワーＭＯＳＦＥＴという）につ
いて説明する。図２は従来のパワーＭＯＳＦＥＴのセル
構造を示す図で、同図（ａ）はそのパターンが正方形の
もの、（ｂ）はそのパターンがストライプのものを示
し、（ｃ）はセルの断面構造を示している。図２におい
て、１はドレイン領域、２はゲート酸化膜、３は多結晶
シリコンからなるゲート電極、４はウェル領域、５はソ
ース領域、６は層間絶縁膜、７はソース電極、８はドレ
イン電極を示している。
果トランジスタ（以下パワーＭＯＳＦＥＴという）につ
いて説明する。図２は従来のパワーＭＯＳＦＥＴのセル
構造を示す図で、同図（ａ）はそのパターンが正方形の
もの、（ｂ）はそのパターンがストライプのものを示
し、（ｃ）はセルの断面構造を示している。図２におい
て、１はドレイン領域、２はゲート酸化膜、３は多結晶
シリコンからなるゲート電極、４はウェル領域、５はソ
ース領域、６は層間絶縁膜、７はソース電極、８はドレ
イン電極を示している。
【０００３】図２に示すように、縦型構造のＭＯＳＦＥ
Ｔは一般的に拡散自己整合、いわゆるＤ−ＭＯＳ( Ｄｉ
ｆｆｕｓｅｄ ｓｅｌｆ ａｌｉｇｎｅｄ) 構造をして
いる。すなわち、ドレイン領域１となるシリコン基板表
面上にゲート酸化膜２および多結晶シリコンからなるゲ
ート電極３を並設してリソグラフィ工程によりゲート電
極３を格子状あるいはストライプ状に形成し、ゲート電
極３をマスクとして自己整合拡散によりドレイン領域１
とは逆導電型のウェル領域４とソース領域５を形成し、
ゲート電極３に対して層間絶縁膜６を形成してリソグラ
フィ工程を経た後にソ−ス電極７およびドレイン電極８
を形成したものである。図中二点鎖線はソース領域５の
中心を示す。
Ｔは一般的に拡散自己整合、いわゆるＤ−ＭＯＳ( Ｄｉ
ｆｆｕｓｅｄ ｓｅｌｆ ａｌｉｇｎｅｄ) 構造をして
いる。すなわち、ドレイン領域１となるシリコン基板表
面上にゲート酸化膜２および多結晶シリコンからなるゲ
ート電極３を並設してリソグラフィ工程によりゲート電
極３を格子状あるいはストライプ状に形成し、ゲート電
極３をマスクとして自己整合拡散によりドレイン領域１
とは逆導電型のウェル領域４とソース領域５を形成し、
ゲート電極３に対して層間絶縁膜６を形成してリソグラ
フィ工程を経た後にソ−ス電極７およびドレイン電極８
を形成したものである。図中二点鎖線はソース領域５の
中心を示す。
【０００４】なお、ウェル領域４はゲート電極３を除い
た領域全面に形成され、一方ソース領域５はゲート電極
３を除いた領域の中心部を除いて形成されるので、チャ
ネルの形成される領域はゲート電極３に沿った領域に形
成されることになる。
た領域全面に形成され、一方ソース領域５はゲート電極
３を除いた領域の中心部を除いて形成されるので、チャ
ネルの形成される領域はゲート電極３に沿った領域に形
成されることになる。
【０００５】
【発明が解決しようとする課題】従来のパワーＭＯＳＦ
ＥＴにおいては、図２に示すように、ソース領域５はゲ
ート電極と隣接して存在し、チャネル領域であるウェル
領域４とソース電極７との接続部はソース領域５とソー
ス電極７の接続部よりもゲート電極３から離れた位置に
あるので、図３に示すように、ＭＯＳＦＥＴがブレーク
ダウンするとブレークダウン電流１１はソース領域５下
のウェル領域４を通ることになる。このため、この部分
の抵抗成分１２による電圧降下が大きくなると、ソース
領域５、ウェル領域４、ドレイン領域１で形成される寄
生のバイポーラトランジスタ１３が動作し、パワーＭＯ
ＳＦＥＴは発熱により破壊される。このように従来のパ
ワーＭＯＳＦＥＴの構造では、逆方向の安全動作領域
（以下Ｒ−ＡＳＯという）が狭いという問題点があっ
た。
ＥＴにおいては、図２に示すように、ソース領域５はゲ
ート電極と隣接して存在し、チャネル領域であるウェル
領域４とソース電極７との接続部はソース領域５とソー
ス電極７の接続部よりもゲート電極３から離れた位置に
あるので、図３に示すように、ＭＯＳＦＥＴがブレーク
ダウンするとブレークダウン電流１１はソース領域５下
のウェル領域４を通ることになる。このため、この部分
の抵抗成分１２による電圧降下が大きくなると、ソース
領域５、ウェル領域４、ドレイン領域１で形成される寄
生のバイポーラトランジスタ１３が動作し、パワーＭＯ
ＳＦＥＴは発熱により破壊される。このように従来のパ
ワーＭＯＳＦＥＴの構造では、逆方向の安全動作領域
（以下Ｒ−ＡＳＯという）が狭いという問題点があっ
た。
【０００６】したがって、この発明の目的は、逆方向安
全動作領域の向上を図ることができる縦型ＭＯＳ電界効
果トランジスタを提供することである。
全動作領域の向上を図ることができる縦型ＭＯＳ電界効
果トランジスタを提供することである。
【０００７】
【課題を解決するための手段】この発明の縦型ＭＯＳ電
界効果トランジスタは、ドレイン領域となる一導電型の
半導体基板内に形成された他導電型のウェル領域内に一
導電型のソース領域を形成し、チャネル領域となる前記
ウェル領域上にゲート酸化膜を介してゲート電極を形成
するとともに、コンタクト窓部でウェル領域およびソー
ス領域をソース電極に電気的に接続した縦型ＭＯＳ電界
効果トランジスタであって、ウェル領域内のソース領域
をゲート電極に隣接した側で広くコンタクト窓部側で狭
く形成し、ソース領域が形成されないウェル領域の部位
をウェル領域からソース電極へ向かうブレーク電流用バ
イパス領域としている。
界効果トランジスタは、ドレイン領域となる一導電型の
半導体基板内に形成された他導電型のウェル領域内に一
導電型のソース領域を形成し、チャネル領域となる前記
ウェル領域上にゲート酸化膜を介してゲート電極を形成
するとともに、コンタクト窓部でウェル領域およびソー
ス領域をソース電極に電気的に接続した縦型ＭＯＳ電界
効果トランジスタであって、ウェル領域内のソース領域
をゲート電極に隣接した側で広くコンタクト窓部側で狭
く形成し、ソース領域が形成されないウェル領域の部位
をウェル領域からソース電極へ向かうブレーク電流用バ
イパス領域としている。
【０００８】
【作用】この発明の構成によれば、ウェル領域内のソー
ス領域をゲート電極に隣接した側で広く、コンタクト窓
部側で狭く形成し、ソース領域が形成されないウェル領
域の部位をウェル領域からソース電極へ向かうブレーク
電流用バイパス領域としているので、ＭＯＳＦＥＴのブ
レークダウン時に流れるブレークダウン電流は、このバ
イパス領域を流れる。このため、ソース領域、ウェル領
域、ドレイン領域で形成される寄生のバイポーラトラン
ジスタは動作しにくくなり、パワーＭＯＳＦＥＴの破壊
が抑制される。また、ゲート電極に接したソース領域を
広くすることで、ゲート幅が広くなり、飽和電流を減少
させずに降伏時の耐性が向上する。
ス領域をゲート電極に隣接した側で広く、コンタクト窓
部側で狭く形成し、ソース領域が形成されないウェル領
域の部位をウェル領域からソース電極へ向かうブレーク
電流用バイパス領域としているので、ＭＯＳＦＥＴのブ
レークダウン時に流れるブレークダウン電流は、このバ
イパス領域を流れる。このため、ソース領域、ウェル領
域、ドレイン領域で形成される寄生のバイポーラトラン
ジスタは動作しにくくなり、パワーＭＯＳＦＥＴの破壊
が抑制される。また、ゲート電極に接したソース領域を
広くすることで、ゲート幅が広くなり、飽和電流を減少
させずに降伏時の耐性が向上する。
【０００９】
【実施例】以下、この発明の実施例について図面を参照
しながら説明する。図１は、この発明の実施例であるパ
ワーＭＯＳＦＥＴのセル構造を示す図で、同図（ａ）は
正方形パターンのもの、（ｂ）はストライプパターンの
もの、（ｃ）（ｄ）はそれぞれ（ａ）および（ｂ）にお
けるＡ−Ａ’、Ｂ−Ｂ’間で切断したセルの断面構造を
示している。図１において従来例を示す図２と同一符号
を付したものは同じものを示す。
しながら説明する。図１は、この発明の実施例であるパ
ワーＭＯＳＦＥＴのセル構造を示す図で、同図（ａ）は
正方形パターンのもの、（ｂ）はストライプパターンの
もの、（ｃ）（ｄ）はそれぞれ（ａ）および（ｂ）にお
けるＡ−Ａ’、Ｂ−Ｂ’間で切断したセルの断面構造を
示している。図１において従来例を示す図２と同一符号
を付したものは同じものを示す。
【００１０】実施例にかかるパワーＭＯＳＦＥＴは、従
来と同様の製造工程により製造されるが、図１（ａ）
（ｂ）に示すように、ウェル領域４内にソース領域５が
形成される部位でのソース領域５の形成を、ゲート電極
３に隣接した側のゲート電極３の形成方向に平行な幅を
広くし、コンタクト窓部１０側に向かう程狭くなるよう
にして形成している。また、ソース領域５が形成されな
いウェル領域４の部位は、ウェル領域４からソース電極
７へ向かうブレーク電流用バイパス領域９とし、その形
成されない領域を上記とは逆にコンタクト窓部１０側で
広く、ゲート電極側で狭く形成している。図中二点鎖線
はソース領域５の中心を示す。
来と同様の製造工程により製造されるが、図１（ａ）
（ｂ）に示すように、ウェル領域４内にソース領域５が
形成される部位でのソース領域５の形成を、ゲート電極
３に隣接した側のゲート電極３の形成方向に平行な幅を
広くし、コンタクト窓部１０側に向かう程狭くなるよう
にして形成している。また、ソース領域５が形成されな
いウェル領域４の部位は、ウェル領域４からソース電極
７へ向かうブレーク電流用バイパス領域９とし、その形
成されない領域を上記とは逆にコンタクト窓部１０側で
広く、ゲート電極側で狭く形成している。図中二点鎖線
はソース領域５の中心を示す。
【００１１】このように、ソース領域５は、セル構造が
正方形パターンでもストライプパターンであっても、上
記したようにゲート電極３側において広く、ソース電極
７のコンタクト窓部１０側で狭くなるように形成され、
ソース領域５が形成されないウェル領域４の部位には、
ウェル領域４からソース電極７へ向かうブレーク電流用
バイパス領域９として作用するので、ＭＯＳＦＥＴのブ
レークダウン時に流れるブレークダウン電流は、このブ
レーク電流用バイパス領域９（ソース領域のない部分）
を流れる。このため、ソース領域５、ウェル領域４、ド
レイン領域１で形成される寄生のバイポーラトランジス
タは動作しにくくなり、パワーＭＯＳＦＥＴの破壊が抑
制される。
正方形パターンでもストライプパターンであっても、上
記したようにゲート電極３側において広く、ソース電極
７のコンタクト窓部１０側で狭くなるように形成され、
ソース領域５が形成されないウェル領域４の部位には、
ウェル領域４からソース電極７へ向かうブレーク電流用
バイパス領域９として作用するので、ＭＯＳＦＥＴのブ
レークダウン時に流れるブレークダウン電流は、このブ
レーク電流用バイパス領域９（ソース領域のない部分）
を流れる。このため、ソース領域５、ウェル領域４、ド
レイン領域１で形成される寄生のバイポーラトランジス
タは動作しにくくなり、パワーＭＯＳＦＥＴの破壊が抑
制される。
【００１２】また、ゲート電極３に接したソース領域５
を広くすることで、ゲート幅が広くなり、ＭＯＳＦＥＴ
の飽和電流をあまり減らさずに上記の効果を引き出すこ
とができ、基板バイアス降下を低減することもできる。
を広くすることで、ゲート幅が広くなり、ＭＯＳＦＥＴ
の飽和電流をあまり減らさずに上記の効果を引き出すこ
とができ、基板バイアス降下を低減することもできる。
【００１３】
【発明の効果】この発明の縦型ＭＯＳ電界効果トランジ
スタは、ブレークダウンが生じても、ウェル領域内のソ
ース領域をゲート電極に隣接した側で広く、ウェル領域
とソース領域とをソース電極に接続するコンタクト窓部
側で狭く形成し、ソース領域が形成されないウェル領域
の部位をウェル領域からソース電極へ向かうブレーク電
流用バイパス領域としているので、ＭＯＳＦＥＴのブレ
ークダウン時に流れるブレークダウン電流がブレーク電
流用バイパス領域を流れ、ソース領域、ウェル領域、ド
レイン領域で形成される寄生のバイポーラトランジスタ
が動作しにくくなる。このため、パワーＭＯＳＦＥＴの
破壊が抑制され、逆方向安全動作領域の向上を図ること
ができる。また、ゲート電極に接したソース領域を広く
することで、ゲート幅が広くなり、飽和電流を減少させ
ずに逆方向安全動作領域の向上を図ることができる。
スタは、ブレークダウンが生じても、ウェル領域内のソ
ース領域をゲート電極に隣接した側で広く、ウェル領域
とソース領域とをソース電極に接続するコンタクト窓部
側で狭く形成し、ソース領域が形成されないウェル領域
の部位をウェル領域からソース電極へ向かうブレーク電
流用バイパス領域としているので、ＭＯＳＦＥＴのブレ
ークダウン時に流れるブレークダウン電流がブレーク電
流用バイパス領域を流れ、ソース領域、ウェル領域、ド
レイン領域で形成される寄生のバイポーラトランジスタ
が動作しにくくなる。このため、パワーＭＯＳＦＥＴの
破壊が抑制され、逆方向安全動作領域の向上を図ること
ができる。また、ゲート電極に接したソース領域を広く
することで、ゲート幅が広くなり、飽和電流を減少させ
ずに逆方向安全動作領域の向上を図ることができる。
【図１】（ａ）（ｂ）はこの発明の実施例であるパワー
ＭＯＳＦＥＴのセルのパターンを示す図であり、（ｃ）
（ｄ）はそれぞれ（ａ）および（ｂ）におけるＡ−
Ａ’、Ｂ−Ｂ’間で切断したセルの断面構造を示す図で
ある。
ＭＯＳＦＥＴのセルのパターンを示す図であり、（ｃ）
（ｄ）はそれぞれ（ａ）および（ｂ）におけるＡ−
Ａ’、Ｂ−Ｂ’間で切断したセルの断面構造を示す図で
ある。
【図２】（ａ）（ｂ）は従来例のパワーＭＯＳＦＥＴの
セルのパターンを示す図であり、（ｃ）は（ａ）（ｂ）
に示すセルの断面構造を示す図である。
セルのパターンを示す図であり、（ｃ）は（ａ）（ｂ）
に示すセルの断面構造を示す図である。
【図３】パワーＭＯＳＦＥＴのブレークダウン電流の流
れ方と寄生バイポーラトランジスタを示す図である。
れ方と寄生バイポーラトランジスタを示す図である。
１ ドレイン領域 ２ ゲート酸化膜 ３ ゲート電極 ４ ウェル領域 ５ ソース領域 ６ 層間絶縁膜 ７ ソース電極 ８ ドレイン電極 ９ ブレーク電流用バイパス領域 10 コンタクト窓部
Claims (1)
- 【請求項１】 ドレイン領域となる一導電型の半導体基
板内に形成された他導電型のウェル領域内に一導電型の
ソース領域を形成し、チャネル領域となる前記ウェル領
域上にゲート酸化膜を介してゲート電極を形成するとと
もに、コンタクト窓部で前記ウェル領域およびソース領
域をソース電極に電気的に接続した縦型ＭＯＳ電界効果
トランジスタであって、 前記ウェル領域内のソース領域を、前記ゲート電極に隣
接した側で広くコンタクト窓部側で狭く形成し、前記ソ
ース領域が形成されないウェル領域の部位を前記ウェル
領域から前記ソース電極へ向かうブレーク電流用バイパ
ス領域としたことを特徴とする縦型ＭＯＳ電界効果トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4140507A JPH05335584A (ja) | 1992-06-01 | 1992-06-01 | 縦型ｍｏｓ電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4140507A JPH05335584A (ja) | 1992-06-01 | 1992-06-01 | 縦型ｍｏｓ電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335584A true JPH05335584A (ja) | 1993-12-17 |
Family
ID=15270260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4140507A Pending JPH05335584A (ja) | 1992-06-01 | 1992-06-01 | 縦型ｍｏｓ電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335584A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004022693A (ja) * | 2002-06-14 | 2004-01-22 | Toshiba Corp | 半導体装置 |
| US8129758B2 (en) | 2008-07-09 | 2012-03-06 | Panasonic Corporation | Semiconductor element and manufacturing method therefor |
-
1992
- 1992-06-01 JP JP4140507A patent/JPH05335584A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004022693A (ja) * | 2002-06-14 | 2004-01-22 | Toshiba Corp | 半導体装置 |
| US8129758B2 (en) | 2008-07-09 | 2012-03-06 | Panasonic Corporation | Semiconductor element and manufacturing method therefor |
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