JPH0533558B2 - - Google Patents
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- JPH0533558B2 JPH0533558B2 JP61120130A JP12013086A JPH0533558B2 JP H0533558 B2 JPH0533558 B2 JP H0533558B2 JP 61120130 A JP61120130 A JP 61120130A JP 12013086 A JP12013086 A JP 12013086A JP H0533558 B2 JPH0533558 B2 JP H0533558B2
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- JP
- Japan
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- board
- expansion
- interface
- section
- boards
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- 238000000034 method Methods 0.000 claims description 17
- 238000003780 insertion Methods 0.000 claims description 8
- 230000037431 insertion Effects 0.000 claims description 8
- 230000005540 biological transmission Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 238000009434 installation Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Mounting Of Printed Circuit Boards And The Like (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、マザーボード上に実装される基板を
増設する基板増設方式に関するものである。
増設する基板増設方式に関するものである。
（従来の技術）
一般に、複数のプリント基板同志を相互接続す
るための結線を行なつたボードは、通称マザーボ
ードと呼ばれている。このようなマザーボード上
に実装される基板を増設する従来の方式は、基本
的に、マザーボードの基板挿入ラツク内に増設基
板用スロツトを設け、このスロツトに増設基板を
挿入するというものである。この場合、増設基板
複数の回路ブロツク（インタフエース回路のブロ
ツク）の統合によりある１つの決められた回路構
成をもち、プリント配線により固定化されてい
る。従つて、異なる回路構成をもつ増設基板の挿
入を適宜変えることにより、各基板から成る全体
の回路構成に拡張性をもたせることができる。
るための結線を行なつたボードは、通称マザーボ
ードと呼ばれている。このようなマザーボード上
に実装される基板を増設する従来の方式は、基本
的に、マザーボードの基板挿入ラツク内に増設基
板用スロツトを設け、このスロツトに増設基板を
挿入するというものである。この場合、増設基板
複数の回路ブロツク（インタフエース回路のブロ
ツク）の統合によりある１つの決められた回路構
成をもち、プリント配線により固定化されてい
る。従つて、異なる回路構成をもつ増設基板の挿
入を適宜変えることにより、各基板から成る全体
の回路構成に拡張性をもたせることができる。
このような基板増設方式において、増設基板用
スロツトの設置方式に着目すると、 (i) 最大増設基板数と同数の増設基板用スロツト
を設ける方式：換言すれば、１種類の増設基板
について１つの増設基板用スロツトを設ける方
式と、 (ii) 必要最小限の増設基板用スロツトを設ける方
式：換言すれば、１つの増設基板用スロツトに
複数種類の増設基板が接続可能な方式、 の以上２つに分けられる。
スロツトの設置方式に着目すると、 (i) 最大増設基板数と同数の増設基板用スロツト
を設ける方式：換言すれば、１種類の増設基板
について１つの増設基板用スロツトを設ける方
式と、 (ii) 必要最小限の増設基板用スロツトを設ける方
式：換言すれば、１つの増設基板用スロツトに
複数種類の増設基板が接続可能な方式、 の以上２つに分けられる。
（発明が解決しようとする問題点）
しかしながら、上記従来の基板増設方式にあつ
ては、以下の問題点がある。
ては、以下の問題点がある。
(イ) 前記(i)の増設基板用スロツトの設置方式によ
る基板増設方式では、増設基板の数が多い場合
はその数に応じて増設基板用スロツトをマザー
ボードの基板挿入ラツク内に設ける必要がある
ため、基板挿入ラツクの容積が大きくなり、結
果的に装置全体の外形寸法が大きくなるという
問題点がある。
る基板増設方式では、増設基板の数が多い場合
はその数に応じて増設基板用スロツトをマザー
ボードの基板挿入ラツク内に設ける必要がある
ため、基板挿入ラツクの容積が大きくなり、結
果的に装置全体の外形寸法が大きくなるという
問題点がある。
(ロ) 前記(i)及び(ii)の設置方式による基板増設方式
では、いずれも、１枚の増設基板が複数のイン
タフエース回路ブロツクより構成されている場
合は、仕様によつて変更するインタフエース回
路ブロツクの組合せにより、その都度、増設基
板を新規開発しなければならないという問題点
がある。
では、いずれも、１枚の増設基板が複数のイン
タフエース回路ブロツクより構成されている場
合は、仕様によつて変更するインタフエース回
路ブロツクの組合せにより、その都度、増設基
板を新規開発しなければならないという問題点
がある。
従つて、本発明はこのような問題点を解決し、
基板挿入ラツクの容積を必要最小限に抑え、各種
回路構成（特に、インタフエース回路）の増設を
柔軟かつ効率的に実現することを目的とする。
基板挿入ラツクの容積を必要最小限に抑え、各種
回路構成（特に、インタフエース回路）の増設を
柔軟かつ効率的に実現することを目的とする。
（問題点を解決するための手段）
本発明は、マザーボード上に実装される基板を
増設する際、マザーボードの基板挿入ラツク内に
設けられた増設基板用スロツトに増設基板を挿入
する基板増設方式に係る。
増設する際、マザーボードの基板挿入ラツク内に
設けられた増設基板用スロツトに増設基板を挿入
する基板増設方式に係る。
本発明はこのような基板増設方式において、増
設基板は、複数の同一仕様のコネクタを具備する
標準インタフエース接合部と、前記コネクタに挿
入される複数のインタフエース基板からなるイン
タフエース基板部と、増設基板用スロツトと前記
コネクタに挿入されたインタフエース基板部との
間の信号の授受を制御するベース基板部とを具備
して構成される。
設基板は、複数の同一仕様のコネクタを具備する
標準インタフエース接合部と、前記コネクタに挿
入される複数のインタフエース基板からなるイン
タフエース基板部と、増設基板用スロツトと前記
コネクタに挿入されたインタフエース基板部との
間の信号の授受を制御するベース基板部とを具備
して構成される。
（作用）
本発明は１つの増設基板に、複数の同一仕様の
コネクタを具備しているので、このコネクタに挿
入されるインタフエース基板を設計に応じて適宜
交換すれば、１つの増設基板でいく通りものイン
タフエース回路の組合せが実現できる。そして、
このようなインタフエース基板と制御側の中央処
理装置との間の信号の授受を、ベース基板部の制
御のもとに行なう。
コネクタを具備しているので、このコネクタに挿
入されるインタフエース基板を設計に応じて適宜
交換すれば、１つの増設基板でいく通りものイン
タフエース回路の組合せが実現できる。そして、
このようなインタフエース基板と制御側の中央処
理装置との間の信号の授受を、ベース基板部の制
御のもとに行なう。
（実施例）
以下、本発明の実施例を図面を参照して詳細に
説明する。
説明する。
第１図は本発明の一実施例を示すブロツク図、
及び第２図は第１図中の標準インタフエース接合
部周辺の詳細な回路図である。同図において、マ
ザーボードの基板挿入ラツクには２つの増設基板
用スロツト７ａ，７ｂが設けられている。これら
の増設基板用スロツト７ａ，７ｂは同一仕様に従
つて構成されている。すなわち、図示しない中央
処理装置（以下、CPUと略す）等から送出され
てくる各種信号は、増設基板用スロツト７ａ，７
ｂ共に所定の信号端子に同じように供給される。
従つて、後述する増設基板６は増設基板用スロツ
ト７ａ，７ｂのいずれにも接続可能である。ま
た、増設基板６が複数ある場合でも、後述するよ
うに増設基板の接続部１４のピン配置は同一であ
るため、どの基板増設用スロツトにも同じように
挿入可能である。
及び第２図は第１図中の標準インタフエース接合
部周辺の詳細な回路図である。同図において、マ
ザーボードの基板挿入ラツクには２つの増設基板
用スロツト７ａ，７ｂが設けられている。これら
の増設基板用スロツト７ａ，７ｂは同一仕様に従
つて構成されている。すなわち、図示しない中央
処理装置（以下、CPUと略す）等から送出され
てくる各種信号は、増設基板用スロツト７ａ，７
ｂ共に所定の信号端子に同じように供給される。
従つて、後述する増設基板６は増設基板用スロツ
ト７ａ，７ｂのいずれにも接続可能である。ま
た、増設基板６が複数ある場合でも、後述するよ
うに増設基板の接続部１４のピン配置は同一であ
るため、どの基板増設用スロツトにも同じように
挿入可能である。
増設基板６は大別して、ベース基板部１、標準
インタフエース接合部２及びインタフエース基板
部３の３つの部分から成る。これらの概要を説明
すると、インタフエース基板部３は４つのインタ
フエース基板３ａ〜３ｄを具備し、各インタフエ
ース基板３ａ〜３ｄはそれぞれ各基板固有のイン
タフエース回路を具備する。標準インタフエース
接合部２は４つのコネクタ２ａ〜２ｄを具備し、
これらのコネクタ２ａ〜２ｄにインタフエース基
板３ａ〜３ｄがそれぞれ挿入されている。ベース
基板部１はCPUから増設基板用スロツト７ａ又
は７ｂを介して送られてくるすべての信号をコネ
クタ１４を介して受けとり、また増設基板６から
接続部１４及び増設基板用スロツトを介して
CPUに送出する。更に、ベース基板部１はイン
タフエース基板３ａ〜３ｄを選択するための選択
信号や、インタフエース基板３ａ〜３ｄに共通し
て必要なタイミング信号及び固有のタイミング信
号等を作成する。
インタフエース接合部２及びインタフエース基板
部３の３つの部分から成る。これらの概要を説明
すると、インタフエース基板部３は４つのインタ
フエース基板３ａ〜３ｄを具備し、各インタフエ
ース基板３ａ〜３ｄはそれぞれ各基板固有のイン
タフエース回路を具備する。標準インタフエース
接合部２は４つのコネクタ２ａ〜２ｄを具備し、
これらのコネクタ２ａ〜２ｄにインタフエース基
板３ａ〜３ｄがそれぞれ挿入されている。ベース
基板部１はCPUから増設基板用スロツト７ａ又
は７ｂを介して送られてくるすべての信号をコネ
クタ１４を介して受けとり、また増設基板６から
接続部１４及び増設基板用スロツトを介して
CPUに送出する。更に、ベース基板部１はイン
タフエース基板３ａ〜３ｄを選択するための選択
信号や、インタフエース基板３ａ〜３ｄに共通し
て必要なタイミング信号及び固有のタイミング信
号等を作成する。
このために、ベース基板部１はアドレスデコー
ダ４や応答回路５を具備する。アドレスデコーダ
４は増設基板用スロツト７ａ又は７ｂから接続部
１４を介して受取つたアドレス信号に従い、イン
タフエース基板３ａ〜３ｄを選択する選択信号１
２を作成し、標準インタフエース接合部２に出力
する。応答回路５はインタフエース基板３ａ〜３
ｄが選択されたときに、その応答として図示しな
い選択側のCPUに出力する各基板に特有のタイ
ミング信号を作成する。その他、ベース基板部１
は各インタフエース基板３ａ〜３ｄに対応した読
出し信号であるＡ信号１０や各インタフエース基
板３ａ〜3dが標準インタフエース接合部２に接
続状態か否かを判別するためのＢ信号等のインタ
フエース信号を搬送し、更にはCPUと各インタ
フエース基板３ａ〜３ｄとの間のデータをバス１
５を介して搬送する。尚、接続部１４のピン配置
は各増設基板６に共通であり、所定のピンには所
定の信号が供給される。
ダ４や応答回路５を具備する。アドレスデコーダ
４は増設基板用スロツト７ａ又は７ｂから接続部
１４を介して受取つたアドレス信号に従い、イン
タフエース基板３ａ〜３ｄを選択する選択信号１
２を作成し、標準インタフエース接合部２に出力
する。応答回路５はインタフエース基板３ａ〜３
ｄが選択されたときに、その応答として図示しな
い選択側のCPUに出力する各基板に特有のタイ
ミング信号を作成する。その他、ベース基板部１
は各インタフエース基板３ａ〜３ｄに対応した読
出し信号であるＡ信号１０や各インタフエース基
板３ａ〜3dが標準インタフエース接合部２に接
続状態か否かを判別するためのＢ信号等のインタ
フエース信号を搬送し、更にはCPUと各インタ
フエース基板３ａ〜３ｄとの間のデータをバス１
５を介して搬送する。尚、接続部１４のピン配置
は各増設基板６に共通であり、所定のピンには所
定の信号が供給される。
標準インタフエース接合部２ａ〜２ｄはすべて
同一のコネクタを使用しており、ベース基板部１
とインタフエース基板３ａ〜3dを接続するため
に必要最小限のピン数を有している。標準インタ
フエース接合部２ａ〜２ｄはインタフエース基板
３ａ〜３ｄのどの組合せによつても接続可能とな
つている。すなわち、所定のピンには所定の信号
が供給される。
同一のコネクタを使用しており、ベース基板部１
とインタフエース基板３ａ〜3dを接続するため
に必要最小限のピン数を有している。標準インタ
フエース接合部２ａ〜２ｄはインタフエース基板
３ａ〜３ｄのどの組合せによつても接続可能とな
つている。すなわち、所定のピンには所定の信号
が供給される。
インタフエース基板部３はインタフエース基板
３ａ〜３ｄ共に標準インタフエース接合部２と接
続するためのコネクタ部及びいくつかのインタフ
エース信号だけが共通であり、内部の回路はイン
タフエース基板独自のものである。各インタフエ
ース基板３ａ〜３ｄは、第２図に示すように、そ
のインタフエースを行なうユニツトを判別するた
めのユニツト判別回路９を有する。ユニツト判別
回路９はバツフア８とスイツチ１６を有し、スイ
ツチ１６のオン／オフを選択することによりユニ
ツト番号（インタフエース基板固有の番号）を設
定することができる。そして、ベース基板部１か
らのＡ信号１０が標準インタフエース接合部２を
介してバツフア８に供給され、スイツチ１６で設
定されたユニツト番号がこのバツフア８から内部
バス１７及び標準インタフエース接合部２を介し
てベース基板部１側に送出される。また、各イン
タフエース基板３ａ〜３ｄはベース基板部１側に
Ｂ信号１１を送出するための接続判別回路１３を
有する。接続判別回路１３は、対応するインタフ
エース基板部３ａ〜３ｄが接続状態のときは設置
電圧をＢ信号１１として供給する。更に、ベース
基板部１からの選択信号１２は、CS信号として
内部回路に供給される。
３ａ〜３ｄ共に標準インタフエース接合部２と接
続するためのコネクタ部及びいくつかのインタフ
エース信号だけが共通であり、内部の回路はイン
タフエース基板独自のものである。各インタフエ
ース基板３ａ〜３ｄは、第２図に示すように、そ
のインタフエースを行なうユニツトを判別するた
めのユニツト判別回路９を有する。ユニツト判別
回路９はバツフア８とスイツチ１６を有し、スイ
ツチ１６のオン／オフを選択することによりユニ
ツト番号（インタフエース基板固有の番号）を設
定することができる。そして、ベース基板部１か
らのＡ信号１０が標準インタフエース接合部２を
介してバツフア８に供給され、スイツチ１６で設
定されたユニツト番号がこのバツフア８から内部
バス１７及び標準インタフエース接合部２を介し
てベース基板部１側に送出される。また、各イン
タフエース基板３ａ〜３ｄはベース基板部１側に
Ｂ信号１１を送出するための接続判別回路１３を
有する。接続判別回路１３は、対応するインタフ
エース基板部３ａ〜３ｄが接続状態のときは設置
電圧をＢ信号１１として供給する。更に、ベース
基板部１からの選択信号１２は、CS信号として
内部回路に供給される。
（発明の効果）
以上説明したように、本発明によれば全インタ
フエース基板部が、どの標準インタフエース接合
部とも接続可能であるため、従来の複数のインタ
フエース回路がパターンにより固定化されている
増設基板に比べ、同じ１枚の増設基板で大幅なイ
ンタフエースの組合せが可能となる。また、１枚
の増設基板にｎ個のインタフエースを含んだ回路
構成の大きな増設基板全てを作り直さなければな
らないのに対し、本発明による増設基板において
は、用意されたインタフエースが単一な回路構成
が小さなインタフエース基板部を接続変更するだ
けですむという大きな利点がある。
フエース基板部が、どの標準インタフエース接合
部とも接続可能であるため、従来の複数のインタ
フエース回路がパターンにより固定化されている
増設基板に比べ、同じ１枚の増設基板で大幅なイ
ンタフエースの組合せが可能となる。また、１枚
の増設基板にｎ個のインタフエースを含んだ回路
構成の大きな増設基板全てを作り直さなければな
らないのに対し、本発明による増設基板において
は、用意されたインタフエースが単一な回路構成
が小さなインタフエース基板部を接続変更するだ
けですむという大きな利点がある。
第１図は本発明の一実施例のブロツク図、及び
第２図は本実施例の標準インタフエース接合部２
周辺の詳細な回路図である。 １…ベース基板部、２…標準インタフエース接
合部、２ａ〜２ｄ…コネクタ、３…インタフエー
ス基板部、３ａ〜３ｄ…インタフエース基板部、
４…アドレスデコーダ、５…応答回路、６…増設
基板、７ａ，７ｂ…増設基板用スロツト、８…バ
ツフア、９…ユニツト判別回路、１０…Ａ信号、
１１…Ｂ信号、１２…選択信号、１３…接続判別
回路、１４…接続部、１５…バス、１６…スイツ
チ、１７…内部バス。
第２図は本実施例の標準インタフエース接合部２
周辺の詳細な回路図である。 １…ベース基板部、２…標準インタフエース接
合部、２ａ〜２ｄ…コネクタ、３…インタフエー
ス基板部、３ａ〜３ｄ…インタフエース基板部、
４…アドレスデコーダ、５…応答回路、６…増設
基板、７ａ，７ｂ…増設基板用スロツト、８…バ
ツフア、９…ユニツト判別回路、１０…Ａ信号、
１１…Ｂ信号、１２…選択信号、１３…接続判別
回路、１４…接続部、１５…バス、１６…スイツ
チ、１７…内部バス。
Claims (1)
- 【特許請求の範囲】 １ マザーボード上に実装される基板を増設する
際、マザーボードの基板挿入ラツク内に設けられ
た増設基板用スロツトに増設基板を挿入する基板
増設方式において、 増設基板は、複数の同一仕様のコネクタを具備
する標準インタフエース接合部と、 前記コネクタに挿入される複数のインタフエー
ス基板を有するインタフエース基板部と、 増設基板用スロツトと前記コネクタに挿入され
たインタフエース基板部との間の信号の授受を制
御するベース基板部と、 を具備して構成されることを特徴とする基板増設
方式。 ２ 前記インタフエース基板部は、該インタフエ
ース基板部に固有のユニツト番号を設定して出力
するためのユニツト判別回路と、当該インタフエ
ース基板部がコネクタに接続状態かどうかを判別
するための信号を出力する接続判別回路とを具備
することを特徴とする特許請求の範囲第１項に記
載の基板増設方式。 ３ 前記増設基板用スロツトを複数設ける場合、
すべての増設基板用スロツトを同一仕様とするこ
とを特徴とする特許請求の範囲第１項に記載の基
板増設方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61120130A JPS62277799A (ja) | 1986-05-27 | 1986-05-27 | 基板増設方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61120130A JPS62277799A (ja) | 1986-05-27 | 1986-05-27 | 基板増設方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62277799A JPS62277799A (ja) | 1987-12-02 |
| JPH0533558B2 true JPH0533558B2 (ja) | 1993-05-19 |
Family
ID=14778714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61120130A Granted JPS62277799A (ja) | 1986-05-27 | 1986-05-27 | 基板増設方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62277799A (ja) |
-
1986
- 1986-05-27 JP JP61120130A patent/JPS62277799A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62277799A (ja) | 1987-12-02 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |