JPH05335889A - デジタルフィルタ - Google Patents

Abstract

(57)【要約】 【目的】 ゲート数の増加を押え乗算回数を減少したデ
ジタルフィルタを提供すること。 【構成】 複数の１方向シフトレジスタと複数のデータ
セレクタを使用して、データの入力、データの並べ替え
を行って、連続する古いデータと連続する新しいデータ
とを分離し、分離した古いデータを古い順に連続して並
べると共に、新しいデータを新しい順に連続して並べ
て、それらを個々に加算し、その複数加算値を累算す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタルオーディオや
線路イコライザ等に利用される２Ｍタップ、１／Ｎデシ
メーションのトランスバーサル直線位相デジタルフィル
タに関するものである。

【０００２】

【従来の技術】この種のデジタルフィルタとして、Ｍ番
目のタップを境にして対称性をもつ２Ｍタップ直線位相
フィルタの構成を図１０に示す。図１０において、Ｘ
₁ 、Ｘ₂、・・・・・、Ｘ_m-2 、Ｘ_m-1 、Ｘ_m 、
Ｘ_m+1 、・・・、Ｘ_2m-2、Ｘ_2m-1、Ｘ_2m は入力デジタル
信号である。１は１サンプリングクロック分だけ入力デ
ジタル信号を遅延させる遅延器で合計２Ｍ−１個設けら
れる。また、２は乗算器であって合計２Ｍ個設けられ、
直列の入力デジタル信号Ｘ₁ 、Ｘ₂ 、・・・・、Ｘ
_m-2 、Ｘ_m-1 、Ｘ_m を入力するものは各々その乗算係数
がＫ₁ 、Ｋ₂ 、・・・、Ｋ_m-2、Ｋ_m-1 、Ｋ_m であり、
また入力デジタル信号Ｘ_m+1 、・・・・・・、Ｘ_2m-2、
Ｘ_2m-1、Ｘ_2mを入力するものは各々その乗算係数がＫ
_m 、Ｋ_m-1 、・・・、Ｋ₂、Ｋ₁ である。３は加算器で
ある。

【０００３】このデジタルフィルタの出力Ｙは、 Ｙ＝（Ｋ₁ ・Ｘ₁ ）＋（Ｋ₂ ・Ｘ₂ ）＋・・・・・＋（Ｋ_m ・Ｘ_m ）＋ （Ｋ_m ・Ｘ_m+1 ）＋・・・・＋（Ｋ₂ ・Ｘ_2m-1）＋（Ｋ₁ ・Ｘ_2m） （１） で表され、サンプリングクロックが１つ進むと、データ
のシフトを示す示す次の操作が実行される。 Ｘ_n ＝Ｘ_n-1 （２） Ｘ₁ ＝Ｘ₀ （３）

【０００４】上記式（１）で示されるデジタルフィルタ
を実現するには、乗算器２が２Ｍ個必要であるが、時間
的に余裕のある用途の場合には、１つの乗算器で各項を
逐次的に実行して累算する方法でも同様な結果が得られ
る。この式（１）を実現する方法としていくつか提案さ
れている。

【０００５】

【発明が解決しようとする課題】しかし、いずれの方法
でもＦＩＦＯ（FIRST-IN FIRSR-OUT）や双方向シフトレ
ジスタが利用されているものの、タップ数の多い場合、
例えば２５６タップの場合は、ＦＩＦＯを用いる方法で
は少なくとも１２８ビットのＦＩＦＯと２５６ビットの
シフトレジスタが必要となり、また双方向シフトレジス
タを用いる方法では少なくとも２５６ビットのシフトレ
ジスタと４ビットの双方向シフトレジスタが必要とな
る。更に、シフトレジスタとデータレジスタを組み合せ
た方法も実用化されているが、２５６ビットのシフトレ
ジスタと２５６ビットのデータセレクタが必要であり、
ゲート数も増大する。

【０００６】ところで、上記式（１）は、乗算係数Ｋn
が対称性を持つので次の式（４）に変換できる。 Ｙ＝（Ｘ₁ ＋Ｘ_2m）・Ｋ₁ ＋（Ｘ₂ ＋Ｘ_2m-1）・Ｋ₂ ＋ ・・・・・・・ ＋（Ｘ_m ＋Ｘ_m+1 ）・Ｋ_m （４）

【０００７】本発明の目的は、ゲート数の増加を押え、
式（４）を実行するようにしたデジタルフィルタを提供
することである。

【０００８】

【課題を解決するための手段】このために本発明は、２
Ｍタップ、１／Ｎデシメーション（但し、Ｍ＞Ｎ）のト
ランスバーサル直線位相デジタルフィルタにおいて、第
１シフトレジスタの出力と第２シフトレジスタの出力と
を加算する加算器と、該加算器の出力に所定の係数を乗
算する乗算器と、該乗算器の出力のＭ個分を累算する累
算器とを具備し、上記第１シフトレジスタから入力順に
Ｍビットだけデータを順次出力し、上記第２シフトレジ
スタから入力順と反対順にＭビットだけ、上記第１シフ
トレジスタの出力データよりも２Ｍ−ｎ（ｎは最初１
で、第１、第２シフトレジスタのシフト毎に順次２づつ
増加し、最後は２Ｍ−１になる整数）ビットだけ遅い入
力のデータを順次出力し、以後をこれを入力データのＮ
ビット毎にデータ更新を行って繰り返すようにした。

【０００９】

【実施例】以下、本発明の実施例について説明する。図
１はその一実施例の回路図であって、２Ｍタップ、１／
Ｎデシメーション（間引き）の場合の例を示すもの（但
し、Ｍ＞Ｎ）で、ここではＭ＝８、Ｎ＝４とする。４は
入力端子であり、ここに入力する直列デジタル信号がＮ
ビットのシフトレジスタ５に順次入力・シフトされる。
６はＮ＋Ｍビットのシフトレジスタであって、最初のＮ
ビットはシフトレジスタ５のデータの入力順を反転した
データが一括転送される。このシフトレジスタ６は入力
と出力が接続されて常時シフト回転動作を行う。７はＮ
ビットのシフトレジスタであって、セレクタ８のＧ端子
からシフトレジスタ６のＱ８のデータを得たり、或いは
セレクタ８のＲ端子を介してシフト回転動作を行う。９
はＭビットのシフトレジスタであって、セレクタ１０の
Ｇ端子からシフトレジスタ７のＱ４の出力を得たり、或
いはセレクタ１０のＲ端子を介してシフト回転動作を行
う。１１は加算器、１２は加算器１１の出力に係数メモ
リ１３から得られる乗算係数（前述のＫ₁ 、Ｋ₂ 、・
・）を掛算する乗算器、１４は乗算した内容を累算して
式（４）を得る累算器である。

【００１０】なお、レジスタ７はデータ並び替えを高速
で行い、レジスタ９はデータ読み込み時は高速シフト動
作する。またセレクタ８はレジスタ７のデータをシフト
回転させるときはＲ端子側に切り替わっているが、レジ
スタ６からデータを取り込む時はＧ端子側に切り替わ
る。またセレクタ１０もレジスタ９のデータをシフト回
転させるときはＲ端子側に切り替わっているが、レジス
タ７からデータを取り込むときはＧ端子側に切り替わ
る。

【００１１】図２〜図４は上記図１の回路のシフトレジ
スタ５、６、７、９の動作説明図である。Ｇはデータ読
み込み（ＧＥＴ）、Ｎは無動作（ＮＯ ＯＰＥＲＡＴＩ
ＯＮ）、Ｒは回転（ＲＯＴＡＴＥ）、Ｌはデータロード
（ＬＯＡＤ）の状態であることを示す。なお、入力デジ
タルデータはデータの内容ではなく０１、０２のように
入力順で示した。データ００はデータ無しを示す。また
「状態」の同じ番号は同一「状態」の前半と後半を示
す。

【００１２】さて、状態００以前においては、各レジス
タ５、６、７、９の各出力のデータは００であり、次の
状態０１〜０６において、レジスタ５にデータ０１〜０
４が蓄積される。そして、状態０７の前半において、レ
ジスタ５のＱ１〜Ｑ４のデータ０４〜０１がレジスタ６
のＱ１〜Ｑ４にデータ０１〜０４としてシフト方向を反
転して一括転送される。

【００１３】状態０８〜１５においても、同様にタ５に
レジスタ５にデータ０５〜０８が蓄積される。そして、
状態１５の前半において、レジスタ５のＱ１〜Ｑ４のデ
ータ０８〜０５がレジスタ６のＱ１〜Ｑ４にデータ０５
〜０８としてシフト方向を反転して一括転送される。こ
の間、レジスタ６はシフト動作を継続しており、状態１
５の後半でそのＱ９〜Ｑ１２はデータ０１〜０４にな
る。このように、レジスタ５は１状態おきに１シフトす
るが、レジスタ６はこのとき１状態ごとに１シフトす
る。

【００１４】更に、状態１６〜２３においては、レジス
タ５にデータ０９〜１２が蓄積されると共に、レジスタ
６に転送されたデータ０１〜０８が８シフト回転して、
データ０１〜０４がＱ５〜Ｑ８に、データ０５〜０８が
Ｑ９〜Ｑ１２に移る。そして、状態２３の後半において
レジスタ５のデータ０９〜１２がレジスタ６の現在デー
タの無いＱ１〜Ｑ４に一括転送される。

【００１５】状態２４〜３１において、上記と同様に、
レジスタ５にデータ１３〜１６が蓄積されると共に、レ
ジスタ６に転送されたデータ０９〜１２、０１〜０８が
８シフト回転して、データ０１〜０４がＱ１〜Ｑ４に、
データ０５〜１２がＱ５〜Ｑ１２に移る。そして、状態
３１の後半においてレジスタ５のデータ１３〜１６がレ
ジスタ６のＱ１〜Ｑ４に一括転送される。このようにレ
ジスタ６のＱ１〜Ｑ４がデータ０１〜０４からデータ１
３〜１６に変更される。

【００１６】なお、状態２３の後半の最後において、レ
ジスタ６のＱ８のデータ０４がセレクタ８を介してレジ
スタ７に取り込まれて、状態２４に移る。そして、状態
２４〜２８でも同様な動作が行われるが、これらのとき
は図５に示すように、データを取り込むとその直後にシ
フト回転が高速で２度で行われ、状態２８ではシフトレ
ジスタ７のＱ１〜Ｑ４のデータが０４〜０１になる。そ
して、状態３１の後半において、レジスタ７とレジスタ
９が高速シフトを４度行い、レジスタ７のＱ４からデー
タがセレクタ１０を介してレジスタ９のＱ１〜Ｑ４にロ
ードされる。この結果、レジスタ７のＱ１〜Ｑ４のデー
タは無くなる。

【００１７】状態３２〜３９においては、上記と同様
に、レジスタ５にデータ１７〜２０が蓄積されると共
に、レジスタ６ではＱ１〜Ｑ１２にデータ０５〜１６に
並び、状態３９の後半においてレジスタ５のデータ１７
〜２０がレジスタ６のＱ１〜Ｑ４に一括転送されて、デ
ータ０５〜０８からデータ１７〜２０に変更される。

【００１８】なお、状態３１の後半の最後において、レ
ジスタ６のＱ８のデータ０８がセレクタ８を介してレジ
スタ７に取り込まれて、状態３２に移る。そして、状態
３２〜３９でも同様な動作が行われるが、これらのとき
は、データを取り込むとその直後にシフト回転が高速で
２度で行われ、状態３６ではシフトレジスタ７のＱ１〜
Ｑ４のデータが０８〜０５になる。そして、状態３９の
後半において、レジスタ７とレジスタ９が高速シフトを
４度行い、レジスタ７のＱ４からデータがセレクタ１０
を介してレジスタ９のＱ１〜Ｑ４にロードされる。この
結果、レジスタ７のＱ１〜Ｑ４のデータは無くなる。シ
フトレジスタ９はこの間の状態３２〜３９では１状態毎
に１シフトしており、状態３９の後半でレジスタ９のＱ
１〜Ｑ８のデータが０８〜０１のように入力順に並ぶよ
うになる。

【００１９】以後、状態４０〜４７でも新たなデータを
入力、シフト、回転しながら同様な動作が繰り返され
て、レジスタ６のＱ１２は１５、１４、・・・・、０９
のように入力順と反対の順に変化し、レジスタ９のＱ８
は０１、０２、・・・、０９のように入力順に変化す
る。

【００２０】このレジスタ９のＱ８のデータとレジスタ
７のＱ１２のデータは加算器１１で加算されるが、その
内容は状態３９においてデータ１６と０１、状態４０に
おいてデータ１５と０２、状態４１においてデータ１４
と０３、状態４２においてデータ１３と０４、状態４３
においてデータ１２と０５、状態４４においてデータ１
１と０６、状態４５においてデータ１０と０７、状態４
６においてデータ０９と０８のようになる。なお、図２
〜図５の「ＳＵＭ」は入力データの番号そのものを加算
した加算値を示したものであり、データの内容とは異な
る。以上から、その各々の加算値に乗算器１２によって
乗算係数（フィルタ特性に応じた値となる）をかけて、
これらを累算器１４に蓄積することよって、上記した式
（４）を実行できるのである。この累算器１４は状態４
７で一旦クリアされる。

【００２１】このように、レジスタ９からは入力順（古
い順）にデータが出力し、レジスタ６からはそのレジス
タ９から出力するデータよりも２Ｍ−ｎ番目だけ新しい
データが新しい順（入力順と反対順）に出力する。な
お、ｎは最初が１で、シフトレジスタ９、６のシフト毎
に順次２づつ増加し、最後は２Ｍ−１になる整数であ
る。この実施例のＭ＝８、Ｎ＝４では、両レジスタ６と
９の出力データの入力順の差は、１５、１３、１１、
９、７、５、３、１のごとくシフト回転の度に変化す
る。

【００２２】そして、Ｍビットのシフト回転動作が完了
した時点で、レジスタ６は古い４個のデータに代えて新
たな４個のデータをレジスタ５から取り込み、またレジ
スタ９は新たな４個のデータをレジスタ７から取り込み
シフトにより４個の古いデータを捨てて、再度同様な動
作を行う。また、累算器１４はＭ個のデータ毎にクリア
される。つまりレジスタ６、９共に４個づつデータを更
新する。

【００２３】かくして、Ｎ（＝４）ビットのデータの更
新が行われるので、累算器１４で得られるＹ値は、Ｎ個
のデータ入力につき１個となり、１／Ｎデシメーション
される。これは、単にデータを４個に１個ごとに取り込
む方法よりも誤差が少なくなるので重要である。

【００２４】また、加算器１１で加算されるデータの入
力順が入力順又はその反対順に連続しているので、係数
メモリ１３に格納すべき係数データのアドレス配置を連
続させることができる。このため、フィルタのタップ数
を変更したときの対応が容易となり、マスタースライス
化フィルタが可能となる。

【００２５】更に、この実施例では、ＭビットとＮビッ
トのシフトレジスタと２個のセレクタで回路を構成で
き、双方向シフトレジスタが不要である。乗算回数も従
来の１／２で済む。

【００２６】図６は別の実施例のデジタルフィルタであ
る。図６において、２１はＮ（＝４）ビットのシフトレ
ジスタであって、入力端子４に入力するデータをセレク
タ２２のＧ端子から取り込み、取り込むと高速シフトを
２度行う。またセレクタ２２をＲ端子側に切り換えるこ
とによりこのレジスタ２２はシフト回転を行う。２３も
Ｎビットのシフトレジスタであり、セレクタ２４のＧ端
子側からレジスタ２１のＱ３のデータを一挙に受け取る
が、このとき高速シフトを３度行う。２５はＭ（＝８）
ビットのシフトレジスタであり、レジスタ２３からデー
タを受けるとと共に、セレクタ２４のＲ端子を介してレ
ジスタ２３と直列接続されシフト回転する。２６はＮビ
ットのシフトレジスタであり、セレクタ２７のＧ端子を
介してレジスタ２３からデータを受け取ると共に、セク
レタ２７をＲ端子に切り替えることによりシフト回転す
る。２８はＭビットのシフトレジスタであり、セレクタ
２９のＧ端子を介してレジスタ２６からデータを受け取
ると共に、セレクタ２９をＲ端子に切り替えることによ
りシフト回転する。加算器１１の後段の回路は図１と同
様であるので省略した。

【００２７】図７はこの図６のデジタルフィルタの動作
説明図である。レジスタ２１においては、状態０２〜０
８において、Ｑ１〜Ｑ４に前記したレジスタ５と同様の
動作によって、データ２０、１７、１８、１９が取り込
まれ、状態０８１で回転することにより、１８、１９、
２０、１７に並ぶ。そして、そのレジスタ２１のＱ３か
らレジスタ２３のＱ１に対して、データが高速シフトで
４度移送される（図８参照）。この結果、レジスタ２３
のＱ１〜Ｑ４にはデータ１７〜２０が並ぶ。

【００２８】このレジスタ２３は、状態００〜０８にお
いてシフト動作を行って、Ｑ１〜Ｑ４にあったデータ１
３〜１６を完全に吐き出す。この吐出先は、レジスタ２
５のＱ１（状態００〜０８の間）とレジスタ２６のＱ１
（状態０５〜０８の間）である。

【００２９】レジスタ２５は、シフト動作によってＱ１
のデータをＱ２〜Ｑ８に順次移送する。そして、状態０
８２において、Ｑ１〜Ｑ４のデータを００にして、Ｑ５
〜Ｑ８のデータのみを残す。

【００３０】レジスタ２６は状態０５〜０８において、
レジスタ２３のＱ４のデータを順次Ｑ１に取り込んで、
そのたびに図９に示すように、高速シフトを２度づづ行
う。そして、状態０８１において高速シフト回転を４度
行って、Ｑ３からデータをレジスタ２８のＱ１に順次移
送する。

【００３１】レジスタ２８は、状態００〜０８では、順
次シフト動作を行っており、状態０８２においてレジス
タ２６のＱ３からデータを受け取るときのみ高速シフト
を４度行って、そのＱ１〜Ｑ４にデータ１２〜０９を格
納する。

【００３２】以上から、レジスタ２３のＱ４とレジスタ
２８のＱ８のデータを状態００〜０７にかけておのおの
加算して、それに所定の係数を乗算し、それを累算する
ことにより式（４）が実行される。

【００３３】

【発明の効果】以上のように本発明によれば、双方向の
シフトレジスタは不要で、一方向のシフトレジスタのみ
で構成することができる。また、２Ｍタップ、１／Ｎデ
シメーションの場合、Ｍビットのシフトレジスタ、Ｎビ
ットのシフトレジスタ、セレクタの組み合せで簡単に構
成することができる。更に、乗算回数も従来の１／２に
減少する。

【図面の簡単な説明】

【図１】 本発明の一実施例のデジタルフィルタのブ
ロック図である。

【図２】 図１のデジタルフィルタの動作説明図であ
る。

【図３】 図１のデジタルフィルタの動作説明図であ
る。

【図４】 図１のデジタルフィルタの動作説明図であ
る。

【図５】 図１のデジタルフィルタの動作説明用の波
形図である。

【図６】 本発明の別の実施例のデジタルフィルタの
ブロック図である

【図７】 図２のデジタルフィルタの動作説明図であ
る。

【図８】 図２のデジタルフィルタの動作説明用の波
形図である。

【図９】 図２のデジタルフィルタの動作説明用の波
形図である。

【図１０】 デジタルフィルタの基本構成図である。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ２Ｍタップ、１／Ｎデシメーション（但
   し、Ｍ＞Ｎ）のトランスバーサル直線位相デジタルフィ
   ルタにおいて、 第１シフトレジスタの出力と第２シフトレジスタの出力
   とを加算する加算器と、該加算器の出力に所定の係数を
   乗算する乗算器と、該乗算器の出力のＭ個分を累算する
   累算器とを具備し、 上記第１シフトレジスタから入力順にＭビットだけデー
   タを順次出力し、 上記第２シフトレジスタから入力順と反対順にＭビット
   だけ、上記第１シフトレジスタの出力データよりも２Ｍ
   −ｎ（ｎは最初１で、第１、第２シフトレジスタのシフ
   ト毎に順次２づつ増加し、最後は２Ｍ−１になる整数）
   ビットだけ遅い入力のデータを順次出力し、 以後をこれを入力データのＮビット毎にデータ更新を行
   って繰り返すようにしたことを特徴とするデジタルフィ
   ルタ。
2. 【請求項２】 Ｎビットのデータを入力しその入力順を
   反転したデータを上記第２シフトレジスタの前段Ｎビッ
   トに一括転送させる第３シフトレジスタと、上記第２シ
   フトレジスタのＭビット目から出力するデータを取り込
   みこれを並び替えて上記第１シフトレジスタに入力順に
   一括転送させる第４シフトレジスタとを設け、上記第１
   シフトレジスタをＭビットとしてこれをシフト回転さ
   せ、上記第２シフトレジスタをＭ＋Ｎビットとしてシフ
   ト回転させることを特徴とする請求項１に記載のデジタ
   ルフィルタ。
3. 【請求項３】 Ｎビットのデータを入力して並び替え上
   記第２シフトレジスタに入力順と反対順に一括転送させ
   るＮビットの第３シフトレジスタと、上記第２シフトレ
   ジスタの出力データを入力して並び替え上記第１シフト
   レジスタに入力順に一括転送させるＮビットの第４シフ
   トレジタスタと、上記第３シフトレジスタからのデータ
   の取り込み時以外に上記第２シフトレジスタとリング接
   続され、上記第２シフトレジスタと共にシフト回転する
   Ｍビットの第５シフトレジスタとを設け、上記第１シフ
   トレジスタをＭビットとしてシフト回転させ、上記第２
   シフトレジスタをＮビットとしたことを特徴とする請求
   項１に記載のデジタルフィルタ。