JPH05341994A

JPH05341994A - 命令処理方式及びデータ処理装置

Info

Publication number: JPH05341994A
Application number: JP4149660A
Authority: JP
Inventors: Fumi Ishii; 文石井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-06-09
Filing date: 1992-06-09
Publication date: 1993-12-24

Abstract

(57)【要約】【目的】本発明は命令コード内の情報のデコードを分
散化し、規模が小さく、高速な命令デコーダを構成する
ことにより、装置全体の動作速度を向上させ得る命令処
理方式及びデータ処理装置を提供することを目的とす
る。【構成】命令フェッチユニット１１、命令デコードユ
ニット１２、マイクロ命令読み出しユニット１３、オペ
ランドアドレス計算ユニット１４、オペランドフェッチ
ユニット１５、及び実行ユニット１６等の複数の処理ユ
ニットと、命令の処理内容及び命令の形式により前記命
令デコードユニット１２の結果の中から必要な情報を選
択していく選択手段１とを有して構成し、選択手段１
は、命令デコードユニット１２以降の任意の処理ユニッ
トが情報を必要とする場合、或いは該処理ユニットの処
理時間に余裕のある場合に、該処理ユニットと並列に処
理を行なう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は高位のマイクロプロセッ
サ（以下ＭＰＵと略記）等のデータ処理装置における命
令処理方式に関し、特に、命令コード内の情報のデコー
ドを分散化し、規模が小さく、高速な命令デコーダを構
成することにより、装置全体の動作速度を向上させ得る
命令処理方式及びデータ処理装置に関する。

【０００２】

【従来の技術】ＭＰＵの命令処理の高速化を図る手法と
して、パイプライン手法がよく用いられている。パイプ
ライン手法は、命令処理を幾つかの処理ステージに分
け、各処理ステージを同一処理時間の論理処理手段に対
応させてプロセッサを構成し、複数の命令処理を同時に
行なうことによりスループットを向上させるものであ
る。

【０００３】例えば、７段の処理ステージを有するパイ
プラインでは、命令コードのフェッチ（ＩＦステー
ジ）、命令コードのデコード（ＩＤステージ）、マイク
ロＲＯＭからのマイクロ命令の読み出し（ＲＲステー
ジ）、オペランド・アドレス計算（ＡＧステージ）、オ
ペランド・フェッチ（ＯＦステージ）、実行（ＥＸステ
ージ）、及び実行結果のストア（ＳＴステージ）の７つ
の処理ステージに分けられ、それぞれのステージに対応
して処理ユニットが用意される。この７段の処理ステー
ジを有するパイプラインのタイミングチャートを図１１
及び図１２に示す。尚、図１２はＲＲステージとＡＧス
テージを並列に動作させた場合を示している。

【０００４】ここで、命令コードのデコードとは、機械
語命令として指定されるフォーマットに従って、命令コ
ードから処理動作、オペランドの種類、オペランドのア
ドレス、及びオペランドの属性等を判断するものであ
り、パイプラインの１ステージを占有する。また、この
デコードには、デコード論理の特異性より２段論理にな
り易く、ＰＬＡやＲＯＭ等のハードウェアが使用される
ことが多い。そのためＩＤステージは、デコードを行な
うＰＬＡに命令コード（と、命令コードを複数に分けて
フェッチ、デコードするときには、更に前の命令コー
ド）からの情報を入力し、必要な情報を出力させるステ
ージとなる。

【０００５】ところで、ＭＰＵは年々高性能化の道を辿
っている。その実現方法には幾つかあるが、一般的に、
１機械語命令にたくさんの情報を入れ、１命令で複数の
処理を行なうことで高性能化を達成する。こうすること
で、機械語命令数を減らしてＩＦ及びＩＤステージの負
担を減少させると共に、ＥＸステージでも無駄な動作を
省くことが可能となる。

【０００６】例えば、２オペランド型の加算命令では、
「Ａ＋Ｂ→Ｃ」という処理は、Ａ＋Ｂの結果を一旦Ａに
入れ、ＡからＣに転送するという２つの命令が必要とな
る。これを３オペランド型の加算命令にすると、加算結
果をＡに入れたり、その結果をＡから出したりする処理
が不要となり、その分処理時間を減少させることができ
る。

【０００７】ところがこの方法では、３つのオペランド
の情報をデコードすることとなり、ＩＤステージの負担
が増加する。また情報が多くなった結果、１命令当たり
の命令コード長が増加するのでは、パイプラインの効果
が薄れてしまう。例えば、２回に分けてフェッチ、デコ
ードを行なうことになれば、ＩＦ及びＩＤステージに２
サイクルを要してしまい、他の処理ステージが１サイク
ルで行なわれるとすれば、パイプラインに空きが生じて
パイプラインは実質的に２サイクルで１命令しか実行し
ていないことになる。従って、１命令当たりの命令コー
ド長を増やすことは出来ない。このため必然的に情報は
マルチプレクスされて、機械語命令のフォーマットは複
雑になっていく（図１３参照）。

【０００８】従来よりデコード処理はＰＬＡで行なわれ
るのが一般的であるが、マルチプレクスされたコードの
デコード処理はＰＬＡには不向きである。これはＰＬＡ
がＡＮＤゲートとＯＲゲートの２段論理回路で構成され
ることによる。即ち、この回路構成は、（ＯＰフィールドがＡならば）（情報はＢである）（フィールドＣがＤならば）（情報はＥである）という論理構造のデコード処理には適しているが、（ＯＰフィールドがＡならば）（情報はＢである）（フ
ィールドＣがＤならば）（情報はＥである）という論理構造のデコード処理には適していない。

【０００９】前者の論理構造をＰＬＡで実現する時、そ
の積項数は、（ＯＰフィールドの採り得るビットパターン数）＋（フ
ィールドＣの採り得るビットパターン数）であるが、後者の論理構造をＰＬＡで実現する時には、
その積項数は最大で、（ＯＰフィールドの採り得るビットパターン数）×（フ
ィールドＣの採り得るビットパターン数）となる。

【００１０】ＰＬＡの規模はその積項線数によるので、
後者の論理構造を実現したＰＬＡの方がはるかに大きく
なってしまう。ＰＬＡの規模が大きいと、面積に与える
影響の他に、動作速度が低下してパイプラインの１ステ
ージ当たりの処理時間を律速してしまう可能性が生ず
る。

【００１１】また、ＭＰＵでの性能の目安は、動作周波
数と１サイクル当たりの処理量の積（即ち、ＭＩＰＳ
値）で求められる。つまり、性能を向上させるために
は、１サイクルで処理できる量を増やすばかりでなく、
動作周波数も向上させなければならない。ところが実際
には、動作周波数を上げると１サイクルの所要時間が短
くなり、１サイクル中に動作が可能なＰＬＡの規模に制
限を与えることになり、動作周波数の向上と１サイクル
に処理できる量の増大は相反するものである。

【００１２】

【発明が解決しようとする課題】以上のように、従来の
命令処理方式及びデータ処理装置では、（１）１機械語
命令にたくさんの情報を入れ、１命令で複数の処理を行
なうことで高性能化を達成する方法では、オペランド情
報が増え、ＩＤステージの負担が増加し、またパイプラ
インの効果が薄れる、（２）情報をマルチプレクスする
と、機械語命令のフォーマットは複雑になり、命令デコ
ーダをＰＬＡで実現する場合、規模が大きくなり、また
動作速度が低下してパイプラインの１ステージ当たりの
処理時間を律速してしまう可能性が生ずる、という欠点
があった。

【００１３】本発明は、上記問題点を解決するもので、
その目的は、命令コード内の情報のデコードを分散化す
ることにより、命令デコーダの規模を小さく、また命令
デコーダの動作速度を向上させることができ、結果とし
て全体の動作速度を向上させることが可能な命令処理方
式及びデータ処理装置を提供することである。

【００１４】

【課題を解決するための手段】前記課題を解決するため
に、本発明の第１の特徴は、図１に示す如く、命令のフ
ェッチを行なう命令フェッチユニット１１、命令のデコ
ード処理を行なう命令デコードユニット１２、マイクロ
ＲＯＭ１７からマイクロ命令を読み出すマイクロ命令読
み出しユニット１３、オペランドのアドレス計算を行な
うオペランドアドレス計算ユニット１４、オペランドの
フェッチを行なうオペランドフェッチユニット１５、及
び命令を実行する実行ユニット１６等の複数の処理ユニ
ットと、命令の処理内容及び命令の形式により前記命令
デコードユニット１２の結果の中から必要な情報を選択
していく選択手段１とを具備し、前記複数の処理ユニッ
トは、パイプライン制御により動作し、前記命令デコー
ドユニット１２は、前記命令フェッチユニット１１にフ
ェッチされた命令コードにおいて、予め設定された各フ
ィールドを別々にデコード処理するデコード手段ＤＥＣ
１及びＤＥＣ２を有し、前記選択手段１は、前記パイプ
ライン制御による各処理ユニットの順序において、前記
命令デコードユニット１２以降の任意の処理ユニットが
情報を必要とする場合、或いは該処理ユニットの処理時
間に余裕のある場合に、該処理ユニットと並列に処理を
行なうことである。

【００１５】また、本発明の第２の特徴は、図２に示す
如く、命令のフェッチを行なう命令フェッチユニット２
１、命令のデコード処理を行なう命令デコードユニット
２２、マイクロＲＯＭ１７からマイクロ命令を読み出す
マイクロ命令読み出しユニット２３、オペランドのアド
レス計算を行なうオペランドアドレス計算ユニット２
４、オペランドのフェッチを行なうオペランドフェッチ
ユニット２５、及び命令を実行する実行ユニット２６等
の複数の処理ユニットと、前記命令フェッチユニット２
１にフェッチされた命令コードの内、必要なフィールド
をデコードする第２のデコード手段２とを具備し、前記
複数の処理ユニットは、パイプライン制御により動作
し、前記デコード手段２は、前記パイプライン制御によ
る各処理ユニットの順序において、前記命令デコードユ
ニット２２以降の任意の処理ユニットが情報を必要とす
る場合、或いは該処理ユニットの処理時間に余裕のある
場合に、該処理ユニットと並列に処理を行なうことであ
る。

【００１６】また、本発明の第３の特徴は、図３に示す
如く、命令のフェッチを行なう命令フェッチユニット３
１、命令のデコード処理を行なう命令デコードユニット
３２、マイクロＲＯＭ１７からマイクロ命令を読み出す
マイクロ命令読み出しユニット３３、オペランドのアド
レス計算を行なうオペランドアドレス計算ユニット３
４、オペランドのフェッチを行なうオペランドフェッチ
ユニット３５、及び命令を実行する実行ユニット３６等
の複数の処理ユニットと、情報生成手段３とを具備し、
前記複数の処理ユニットは、パイプライン制御により動
作し、前記命令デコードユニット３２は、前記命令フェ
ッチユニット２１にフェッチされた命令コードのデコー
ド処理において、デコード処理の途中段階の情報を出力
する第３のデコード手段ＤＥＣ２及びＤＥＣ４を具備
し、前記情報生成手段３は、前記パイプライン制御によ
る各処理ユニットの順序において、前記命令デコードユ
ニット３２以降の任意の処理ユニットが情報を必要とす
る場合、或いは該処理ユニットの処理時間に余裕のある
場合に、該処理ユニットと並列に、前記途中段階の情報
に対して比較、選択等の処理を行なって該処理ステージ
に必要な情報を生成することである。

【００１７】更に、本発明の第４の特徴は、図４に示す
如く、命令のフェッチを行なう命令フェッチユニット４
１、命令の処理動作を同定する処理同定手段ＤＥＣ５を
備えて命令のデコード処理を行なう命令デコードユニッ
ト４２、マイクロＲＯＭ１７からマイクロ命令を読み出
すマイクロ命令読み出しユニット４３、オペランドのア
ドレス計算を行なうオペランドアドレス計算ユニット４
４、オペランドのフェッチを行なうオペランドフェッチ
ユニット４５、及び命令を実行する実行ユニット４６等
の複数の処理ユニットと、命令の同定の為の情報以外の
情報のデコード処理を幾つかの処理に分割して、分割し
た各処理を複数の構成手段５及び６に割り当てて行なう
第２の命令デコードユニット４とを具備し、前記複数の
処理ユニットは、パイプライン制御により動作し、前記
複数の構成手段５及び６は、前記複数の処理ユニット４
３及び４４のパイプライン動作に同期して並列に処理を
行なうことである。

【００１８】

【作用】本発明の第１の特徴のデータ処理装置では、命
令デコードユニット１２内のデコード手段ＤＥＣ１及び
ＤＥＣ２は、命令フェッチユニット１１にフェッチされ
た命令コードにおいて、予め設定された各フィールドを
別々にデコード処理し、選択手段１は、パイプライン制
御による各処理ユニットの順序において、命令デコード
ユニット１２以降の任意の処理ユニット（図１では命令
実行ユニット１６）が情報を必要とする場合、或いは該
処理ユニットの処理時間に余裕のある場合に、該処理ユ
ニットと並列に処理を行なう。

【００１９】これにより、命令コード内の情報のデコー
ドを命令デコードユニット１２内のデコード手段ＤＥＣ
１及びＤＥＣ２と選択手段１とに分散化することとな
り、デコード手段ＤＥＣ１及びＤＥＣ２の規模を小さく
することができ、また、デコード手段ＤＥＣ１及びＤＥ
Ｃ２の動作速度を向上させることができる。従って、デ
コード手段ＤＥＣ１及びＤＥＣ２の動作時間で装置全体
を律速することが少なくなる。また選択手段１は、動作
速度の影響の少ない任意の処理ユニットと並行に処理を
行なうようにすれば、パイプラインの各ステージの動作
時間を均等化させ、全体の処理時間を短くさせることが
でき、１サイクル中に行なう処理を増加させることが可
能となる。結果として、データ処理装置全体の動作速度
を向上させることが可能となる。

【００２０】本発明の第２の特徴のデータ処理装置で
は、第２のデコード手段２は、パイプライン制御による
各処理ユニットの順序において、命令デコードユニット
２２以降の任意の処理ユニットが情報を必要とする場
合、或いは該処理ユニットの処理時間に余裕のある場合
に、該処理ユニットと並列に処理を行なう。

【００２１】これにより、命令コード内の情報のデコー
ドを命令デコードユニット２２内のデコーダＤＥＣ１と
第２のデコード手段２とに分散化することとなり、第１
の特徴のデータ処理装置と同様の効果を得ることができ
る。

【００２２】本発明の第３の特徴のデータ処理装置で
は、命令デコードユニット３２内の第３のデコード手段
ＤＥＣ２及びＤＥＣ４は、前記命令フェッチユニット３
１にフェッチされた命令コードのデコード処理におい
て、デコード処理の途中段階の情報を出力するし、情報
生成手段３は、パイプライン制御による各処理ユニット
の順序において、命令デコードユニット３２以降の任意
の処理ユニットが情報を必要とする場合、或いは該処理
ユニットの処理時間に余裕のある場合に、該処理ユニッ
トと並列に、途中段階の情報に対して比較、選択等の処
理を行なって該処理ステージに必要な情報を生成する。

【００２３】これにより、命令コード内の情報のデコー
ドを命令デコードユニット３２内の第３のデコード手段
ＤＥＣ２及びＤＥＣ４と情報生成手段３とに分散化する
こととなり、第１の特徴のデータ処理装置と同様の効果
を得ることができる。

【００２４】本発明の第４の特徴のデータ処理装置で
は、命令デコードユニット４２内の処理同定手段ＤＥＣ
５で命令の処理動作を同定し、一方、第２の命令デコー
ドユニット４では、命令の同定の為の情報以外の情報の
デコード処理を幾つかの処理に分割して、分割した各処
理を複数の構成手段５及び６に割り当てて行なう。ま
た、複数の構成手段５及び６は、複数の処理ユニット４
３及び４４のパイプライン動作に同期して並列に処理を
行なう。

【００２５】これにより、命令コード内の情報のデコー
ドを命令デコードユニット４２内の処理同定手段ＤＥＣ
５と第２の命令デコードユニット４内の複数の構成手段
５及び６とに分散化することとなり、第１の特徴のデー
タ処理装置と同様の効果を得ることができる。

【００２６】

【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。

【００２７】図１に本発明の第１の実施例に係るデータ
処理装置の構成図を示す。第１の実施例のデータ処理装
置では、ＩＤステージでありうるフィールドを全て別々
にデコードし、パイプラインの各ステージのバランスを
見て、ＩＤステージ以降の任意のステージで命令の処理
内容及び命令のフォーマットによって、デコード結果の
中から必要な情報を選択して行く方法を採用している。

【００２８】図１において、本実施例のデータ処理装置
は、７段のステージを有するパイプライン制御を採用し
ており、ＩＦユニット１１、ＩＤユニット１２、ＲＲユ
ニット１３、ＡＧユニット１４、ＯＦユニット１５、Ｅ
Ｘユニット１６、マイクロＲＯＭ１７、制御部１８、及
び選択手段１から構成されている。尚、同図に示す構成
は本実施例の特徴的な部分のみを詳細に示すものであ
り、それ以外の部分についてはその詳細を省略してい
る。

【００２９】各ユニットの基本的動作をパイプラインの
流れに添って説明する。先ず、ＩＦユニット１１で命令
コード６１を命令レジスタＩＦにフェッチし、ＩＤユニ
ット１２でフェッチされた命令コードをデコードして内
部命令７４を出力する。ＲＲユニット１３では、内部命
令７４に基づきマイクロＲＯＭ１７にアクセスしてマイ
クロ命令の読み出して内部命令８１を出力する。ＡＧユ
ニット１４では、オペランドのアドレス計算を行ない、
制御部１８に対してオペランドアドレス６４を出力する
と共にオペランドフェッチ要求信号６３をアクティブに
する。ＯＦユニット１５では、制御部１８から送られて
来るオペランドデータ６５をフェッチする。ＥＸユニッ
ト１６では、オペランドデータ６５に対して内部命令８
３の指示に基づいた演算処理を施す。以上のユニット
は、それぞれパイプラインのＩＦステージ、ＩＤステー
ジ、ＲＲステージ、ＡＧステージ、ＯＦステージ、及び
ＥＸステージに対応している。更に、ＳＴステージとし
て、ＥＸユニット１６は、実行結果であるストアデータ
６７を制御部１８に対して出力すると共にストア要求信
号６６をアクティブにする。

【００３０】本実施例のデータ処理装置が処理する命令
セットは、図５に示す様な命令セットを想定している。
即ち、命令コード自体は１６ビットであり、命令はＡ，
Ｂ，Ｃ，Ｄの４種類がある。同図において、Ｓ１はソー
スデータのサイズ、Ｓ２はデスティネーションデータの
サイズ、Ｒ１はソースデータが格納されているレジスタ
番号、Ｒ２はデスティネーションデータを格納すべきレ
ジスタ番号、ＭＥＭはメモリ・オペランドのアドレッシ
ング・モードをそれぞれ示すフィールドであり、Ｌｉｔ
はリテラルデータのフィールドである。尚、命令Ａ，Ｃ
ではオペランドサイズがフィールド１０１（２ビット）
で指定され、命令Ｂ，Ｄではフィールド１０２（２ビッ
ト）で指定されている。

【００３１】比較のために、先ず、従来のデコード方式
によるＩＤユニット１２のデコーダの構成を説明する。
従来のデコード方式では、命令コードの全ビットから必
要とする情報全てを一度にデコードするので、この場合
のデコーダ（ＰＬＡ）の積項数は以下に示すように１２
積項となる。

【００３２】（命令Ａでオペランドサイズは８ビット）（命令Ａでオペランドサイズは１６ビット）（命令Ａでオペランドサイズは３２ビット）（命令Ｂでオペランドサイズは８ビット）（命令Ｂでオペランドサイズは１６ビット）（命令Ｂでオペランドサイズは３２ビット）（命令Ｃでオペランドサイズは８ビット）（命令Ｃでオペランドサイズは１６ビット）（命令Ｃでオペランドサイズは３２ビット）（命令Ｄでオペランドサイズは８ビット）（命令Ｄでオペランドサイズは１６ビット）（命令Ｄでオペランドサイズは３２ビット）即ち、この場合のデコーダ（ＰＬＡ）の積項数は、（命
令の種類）×（サイズの種類）＝４×３＝１２となって
いる。

【００３３】本実施例のデータ処理装置では、ＩＤユニ
ット１２で命令の種類及びサイズの種類のフィールドを
別々にデコードし、ＩＤステージ以降のＥＸステージ
で、選択手段１によりサイズの種類のデコード結果から
必要な情報を選択して、所定の処理を行なう構成となっ
ている。

【００３４】つまり、ＩＤユニット１２では、フィール
ド１０１にサイズ情報があった場合のサイズをＳＡ（２
ビット）、フィールド１０２にサイズ情報があった場合
のサイズをＳＢ（２ビット）とすると、ＳＡはフィール
ド１０１のみを見てデコードし、ＳＢはフィールド１０
２のみを見てデコードすれば良いわけである。そのた
め、デコーダＤＥＣ１及びＤＥＣ２の積項数は以下に示
すように１０積項で済む。

【００３５】（命令Ａである）（命令Ｂである）（命令Ｃである）（命令Ｄである）（オペランドサイズＳＡは８ビット）（オペランドサイズＳＡは１６ビット）（オペランドサイズＳＡは３２ビット）（オペランドサイズＳＢは８ビット）（オペランドサイズＳＢは１６ビット）（オペランドサイズＳＢは３２ビット）即ち、この場合のデコーダＤＥＣ１及びＤＥＣ２の積項
数は、（命令の種類）＋（サイズの種類）×（フィール
ドの種類）＝４＋３×２＝１０となっている。

【００３６】また、本実施例では、命令の種類を同定す
るフィールドと、サイズの種類を同定するフィールドと
は独立であるので、命令の種類をデコーダＤＥＣ１でデ
コードして内部命令７４を生成し、サイズの種類をデコ
ーダＤＥＣ２でデコードして信号ＳＡ及びＳＢを生成す
る。尚、デコーダＤＥＣ１の積項数は４積項で、デコー
ダＤＥＣ２は６積項で済む。これは、ＰＬＡを用いない
でランダムロジックで組んでも構わない大きさである。

【００３７】デコーダＤＥＣ２の出力信号ＳＡ及びＳＢ
の何れが必要とするデータとして有効であるかはＥＸス
テージの選択手段１で判断される。その方法としては、
例えば、内部命令７４で指定されるマイクロＲＯＭ１７
のマイクロ命令（内部命令８３）の制御の下に何れかを
マルチプレクサＭＰＸ１で指定しても良いし、デコーダ
ＤＥＣ１で選択フラグを生成して、この選択フラグでマ
ルチプレクサＭＰＸ１を選択制御させても良い。

【００３８】また本実施例では、ＥＸステージの選択手
段１において、信号ＳＡ及びＳＢをレジスタＲＥＧ１及
びＲＥＧ２にそれぞれラッチして、マルチプレクサＭＰ
Ｘ１で選択して信号７６を生成するようにしているが、
この信号７６がＥＸユニット８３でクリティカルパスと
なるようであれば、ＩＤステージ以降の任意のステージ
に、この選択手段１の回路を構成して信号７６を生成す
ればよい。選択手段１をＥＸステージに置く場合のパイ
プライン上の動作を説明するタイミングチャートを図６
に示す。

【００３９】一般的にＰＬＡの面積は、（入力数×２＋
出力数）×（積項数）に比例することから、本実施例の
デコーダＤＥＣ１及びＤＥＣ２の面積評価を行なうと以
下のようになる。

【００４０】従来の方法によりデコーダを構成すると、
入力が命令コード１６ビット全てであり、出力が命令の
種類（２ビット）とサイズ（２ビット）で、積項数が１
２積項である。従って、｛１６×２＋（２＋２）｝×１２＝４３２となり、一方、本実施例では、デコーダＤＥＣ１… （１６×２＋２）×４＝１３６デコーダＤＥＣ２… （２×２×２＋２×２）×３＝３６マルチプレクサＭＰＸ１、並びにレジスタＲＥＧ１及びＲＥＧ２となる。ＰＬＡのサイト数だけで比較すれば、（１３６
＋３６）：４３２と、従来の４０％で実現できることに
なる。

【００４１】このように本実施例によれば、従来の４０
％の面積で命令デコーダを構成できる。またＰＬＡが小
さくなると、面積だけでなく動作速度も速くなる。この
ため、ＰＬＡの動作時間でＭＰＵ全体を律速することが
少なくなる。また前述のように、信号ＳＡ及びＳＢの選
択は、ＩＤステージで判断するとデコーダの動作に使え
る時間を、ＥＸステージで判断すると実行に使える時間
を短くすることになるが、これが全体の動作速度に影響
を与えるのであれば、例えばＲＲステージで行なう等、
影響の少ない任意のステージで行なうようにすればよ
い。このように本実施例では、パイプラインの各ステー
ジの動作時間を均等化させ、全体の処理時間を短くさせ
ることができ、１サイクル中に行なう処理を増加させる
ことが可能となる。

【００４２】次に、図２に本発明の第２の実施例に係る
データ処理装置の構成図を示す。第２の実施例のデータ
処理装置では、命令コード６１をＩＤステージ以降のス
テージに送って、必要なステージ、或いは必要となる以
前の時間的に余裕のあるステージで、必要なフィールド
のみをデコードする方法を採用している。

【００４３】図２において、本実施例のデータ処理装置
は、７段のステージを有するパイプライン制御を採用し
ており、ＩＦユニット２１、ＩＤユニット２２、ＲＲユ
ニット２３、ＡＧユニット２４、ＯＦユニット２５、Ｅ
Ｘユニット２６、マイクロＲＯＭ１７、制御部１８、及
び第２のデコード手段２から構成され、各ユニットの基
本的動作は第１の実施例と同様である。

【００４４】本実施例のデータ処理装置が処理する命令
セットも、第１の実施例同様、図５に示す様な命令セッ
トを想定している。

【００４５】本実施例のデータ処理装置では、ＩＤユニ
ット２２で命令の種類のフィールドをデコーダＤＥＣ１
でデコードし、ＩＤステージ以降のＥＸステージに置か
れる第２のデコード手段２において、サイズの種類のフ
ィールドをデコーダＤＥＣ３によりデコードを行なう構
成となっている。このため、デコーダＤＥＣ１及びＤＥ
Ｃ３の積項数は以下に示すように７積項となる。

【００４６】（命令Ａである）（命令Ｂである）（命令Ｃである）（命令Ｄである）（サイズは８ビット）（サイズは１６ビット）（サイズは３２ビット）即ち、この場合のデコーダＤＥＣ１及びＤＥＣ３の積項
数は、（命令の種類）＋（サイズの種類）＝４＋３＝７
となっている。

【００４７】しかし、本実施例では、サイズ情報がある
フィールドがどこにあるか、命令の種類が分かるまで分
からないため、命令の種類をデコードするデコーダＤＥ
Ｃ１とサイズの種類をデコードするデコーダＤＥＣ３と
は、同時に動作できない。従って、図２に示すように、
サイズの種類をデコードするデコーダＤＥＣ３を命令を
同定するデコーダＤＥＣ１とは分けて構成し、デコーダ
ＤＥＣ３の入力側でフィールドを選択するようにしてい
る。デコーダＤＥＣ３はパイプラインの各ステージにお
ける作業内容のバランスに従って、パイプライン上のＩ
Ｄステージ以降の任意のステージに置かれる。このよう
に、デコーダＤＥＣ３の入力側にフィールドを選択する
ためのマルチプレクサＭＰＸ２を設け、命令コードの全
て若しくはその一部分をそのステージまで供給するのが
特徴となっている。

【００４８】本実施例では、サイズの種類をデコードす
るデコーダＤＥＣ３、即ち第２のデコード手段２をＥＸ
ステージに置いた構成となっているが、この場合、命令
レジスタのフィールド１０１及び１０２をそれぞれレジ
スタＲＥＧ３及びＲＥＧ４に供給し、ＥＸステージ処理
中に、命令の処理動作の１つとしてフィールドをマルチ
プレクサＭＰＸ２で選択し、デコーダＤＥＣ３でサイズ
の種類をデコードする。

【００４９】マルチプレクサＭＰＸ２におけるフィール
ドの選択方法としては、例えば、内部命令７４で指定さ
れるマイクロＲＯＭ１７のマイクロ命令（内部命令８
３）の制御の下に選択するようにしても良いし、命令の
種類を同定するデコーダＤＥＣ１で選択フラグを生成し
て、この選択フラグでマルチプレクサＭＰＸ３を選択制
御させても良い。

【００５０】また、本実施例ではＥＸステージでフィー
ルド１０１及びフィールド１０２をレジスタＲＥＧ３及
びＲＥＧ４にそれぞれラッチして、マルチプレクサＭＰ
Ｘ２で選択して信号７６を生成するようにしているが、
この信号７６がＥＸユニット８３でクリティカルパスと
なるようであれば、ＩＤステージ以降の任意のステージ
に第２のデコード手段２の回路を構成して信号７６を生
成すればよい。第２のデコード手段２をＥＸステージに
置く場合のパイプライン上の動作を説明するタイミング
チャートを図７に示す。

【００５１】第１の実施例と同様に、本実施例のデコー
ダＤＥＣ１及びＤＥＣ３の面積評価を行なうと以下のよ
うになる。

【００５２】デコーダＤＥＣ１… （１６×２＋２）×４＝１３６デコーダＤＥＣ３… （２×２＋２）×３＝１８マルチプレクサＭＰＸ２、並びにレジスタＲＥＧ３及び
ＲＥＧ４となる。ＰＬＡのサイト数だけで比較すれば、（１３６
＋１８）：４３２と、従来の３６％で実現できることに
なる。

【００５３】このように本実施例によれば、従来の３６
％の面積で命令デコーダを構成できる。またＰＬＡが小
さくなると、面積だけでなく動作速度も速くなる。この
ため、ＰＬＡの動作時間でＭＰＵ全体を律速することが
少なくなる。また前述のように、フィールド１０１及び
１０２の選択は、ＩＤステージで判断するとデコーダの
動作に使える時間を、ＥＸステージで判断すると実行に
使える時間を短くすることになるが、これが全体の動作
速度に影響を与えるのであれば、例えばＲＲステージで
行なう等、影響の少ない任意のステージで行なうように
すればよい。このように本実施例では、パイプラインの
各ステージの動作時間を均等化させ、全体の処理時間を
短くさせることができ、１サイクル中に行なう処理を増
加させることが可能となる。

【００５４】次に、図３に本発明の第３の実施例に係る
データ処理装置の構成図を示す。第３の実施例のデータ
処理装置では、ＩＤユニット３２でデコードの途中段階
の情報を出力し、ＩＤステージ以降のステージでそれら
の情報を使って比較、選択等の処理を行なって該ステー
ジに必要な情報を生成する方法を採用している。

【００５５】図３において、本実施例のデータ処理装置
は、７段のステージを有するパイプライン制御を採用し
ており、ＩＦユニット３１、ＩＤユニット３２、ＲＲユ
ニット３３、ＡＧユニット３４、ＯＦユニット３５、Ｅ
Ｘユニット３６、マイクロＲＯＭ１７、制御部１８、及
び情報生成手段３から構成され、各ユニットの基本的動
作は第１の実施例と同様である。

【００５６】本実施例のデータ処理装置が処理する命令
セットは、第１の実施例（図５）の命令セットに対し
て、以下に示す様な制限を付加した命令セットを想定し
ている。

【００５７】(1) 命令によってオペランドサイズが規定
されている。

【００５８】(2) 命令Ａは１６ビットの指定のみ可能で
ある。

【００５９】(3) 命令Ｂ，Ｃは８，１６，３２ビット全
ての指定が可能である。

【００６０】(4) 命令Ｄは３２ビットの指定のみ可能で
ある。

【００６１】尚、命令Ａで８，３２ビットを指定した
り、命令Ｄで８，１６ビットの指定をしたりすると禁止
サイズ例外として、ＥＸステージの処理が始まる前にパ
イプラインを停止するものとする。

【００６２】比較のために、先ず、従来のデコード方式
によるＩＤユニット３２のデコーダの構成を説明する。
従来のデコード方式では、命令コードの全ビットから必
要とする情報全てを一度にデコードするので、この場合
のデコーダ（ＰＬＡ）の積項数は以下に示すように１２
積項となる。

【００６３】（命令Ａでオペランドサイズは８ビット） → 禁止サ
イズ例外の検出（命令Ａでオペランドサイズは１６ビット）（命令Ａでオペランドサイズは３２ビット） → 禁止
サイズ例外の検出（命令Ｂでオペランドサイズは８ビット）（命令Ｂでオペランドサイズは１６ビット）（命令Ｂでオペランドサイズは３２ビット）（命令Ｃでオペランドサイズは８ビット）（命令Ｃでオペランドサイズは１６ビット）（命令Ｃでオペランドサイズは３２ビット）（命令Ｄでオペランドサイズは８ビット） → 禁止サ
イズ例外の検出（命令Ｄでオペランドサイズは１６ビット） → 禁止
サイズ例外の検出（命令Ｄでオペランドサイズは３２ビット）本実施例のデータ処理装置では、ＩＤユニット１２の処
理動作を同定するデコーダＤＥＣ４により禁止サイズ例
外の検出情報を出力し、その禁止サイズ例外の検出情報
とサイズ情報を比較する情報生成手段３の回路を、デコ
ーダＤＥＣ４から独立させた構成となっている。このた
め、命令の種類を同定するデコーダＤＥＣ４の積項数は
以下に示すように４積項となる。

【００６４】（命令Ａである）（禁止サイズは８，３２
ビット）（命令Ｂである）（禁止サイズは無し）（命令Ｃである）（禁止サイズは無し）（命令Ｄである）（禁止サイズは８，１６ビット）また、禁止サイズ情報（デコーダＤＥＣ４の出力信号Ｓ
ＩＺＥ）は、例えば３ビットで以下のようにビットパタ
ーンを割り振る。

【００６５】０００：禁止サイズは無し１００：禁止サイズは８ビット０１０：禁止サイズは１６ビット００１：禁止サイズは３２ビット１１０：禁止サイズは８，１６ビット１０１：禁止サイズは８，３２ビット０１１：禁止サイズは１６，３２ビット一方、サイズの種類をデコードするデコーダＤＥＣ２
は、第１の実施例のデコーダＤＥＣ２と同一のものを使
用する。また、デコーダＤＥＣ２の出力信号ＳＡ及びＳ
Ｂの選択回路も、第１の実施例の構成（レジスタＲＥＧ
１及びＲＥＧ２、並びにマルチプレクサＭＰＸ１）を使
用して、ＲＲステージに置く。

【００６６】つまり、情報生成手段３はレジスタＲＥＧ
１及びＲＥＧ２、マルチプレクサＭＰＸ１、並びにコン
パレータＣＯＭＰ１から構成される。コンパレータＣＯ
ＭＰ１では、デコーダＤＥＣ４の出力ＳＩＺＥと、マル
チプレクサＭＰＸ１の出力７６を比較して、異なる場合
には禁止サイズ例外信号ＳＥＲＲをアクティブにする。

【００６７】制御部１８はこの禁止サイズ例外信号ＳＥ
ＲＲがアクティブとなったことを認識するとパイプライ
ンの動作を停止する。本実施例のパイプライン上の動作
を説明するタイミングチャートを図８に示す。

【００６８】本実施例では、サイズの種類をデコードす
るデコーダ及び選択回路を第１の実施例と同じものを使
用したが、第２の実施例の構成としてもよい。また、情
報生成手段３の回路はＩＤステージ以降でＥＸステージ
より前の任意のステージに置くことも可能である。

【００６９】第１の実施例と同様に、本実施例のデコー
ダＤＥＣ４及びＤＥＣ２の面積評価を行なうと以下のよ
うになる。

【００７０】従来の方法によりデコーダを構成すると、
入力が命令コード１６ビット全てであり、出力が命令の
種類（２ビット）、サイズ（２ビット）、及び禁止サイ
ズ例外信号ＳＥＲＲで、積項数が１２積項である。従っ
て、｛１６×２＋（２＋２＋１）｝×１２＝４４４となり、一方、本実施例では、デコーダＤＥＣ４… （１６×２＋２＋３）×４＝１４８デコーダＤＥＣ２… （２×２×２＋２×２）×３＝３６マルチプレクサＭＰＸ１、並びにレジスタＲＥＧ１及び
ＲＥＧ２となる。ＰＬＡのサイト数だけで比較すれば、
（１４８＋３６）：４４４と、従来の４１％で実現でき
ることになる。

【００７１】このように本実施例によれば、第１及び第
２の実施例と同様に、ＰＬＡの減少によりデコーダの動
作速度を向上させることができ、ＩＤステージに限らず
選択及び比較動作を行なえることから、処理分散により
ＭＰＵ全体の動作速度を向上させることが可能となる。

【００７２】次に、図４に本発明の第４の実施例に係る
データ処理装置の構成図を示す。第４の実施例のデータ
処理装置では、ＩＤユニット４２で命令の処理動作を同
定し、命令の同定の為の情報以外の情報のデコード処理
を幾つかの処理に分割して、ＩＤステージ以降のステー
ジで該分割処理を並列に、或いはパイプライン上に分散
して処理する方法を採用している。

【００７３】図４において、本実施例のデータ処理装置
は、７段のステージを有するパイプライン制御を採用し
ており、ＩＦユニット４１、ＩＤユニット４２、ＲＲユ
ニット４３、ＡＧユニット４４、ＯＦユニット４５、Ｅ
Ｘユニット４６、マイクロＲＯＭ１７、制御部１８、並
びに構成手段５及び６から成る第２の命令デコードユニ
ット４から構成されている。また、４１から４６の各ユ
ニットの基本的動作は第１の実施例と同様である。

【００７４】本実施例のデータ処理装置が処理する命令
セットは、ＴＲＯＮ仕様の命令セットである。ＴＲＯＮ
仕様の命令フォーマットには、大きく、命令の対象性が
良く機能の高い一般形（gen モード）と、機能は制限さ
れるが命令長の短い短縮形（short モード）の２種類が
あり、更に、図９に示すように７種類の命令フォーマッ
トが用意され、各命令毎に種々の制約条件を持ってい
る。尚、ＴＲＯＮ仕様の詳細については、K.Sakamura,
"Architecture of the TRON VLSI CPU", IEEE MICRO,
April 1987, pp17-31. を参照されたい。

【００７５】図９は、ＭＯＶ命令における各命令フォー
マットのビットパターン、各オペランドのアドレッシン
グモード、及びサイズを示している。即ち、ＴＲＯＮ仕
様には、レジスタ−メモリ間のＬ（Load）形式（図中
）及びＳ（Store ）形式（）、イミディエト−メモ
リ間のＩ（Immediate ）形式（）、Ｚ形式（）、リ
テラル−メモリ間のＱ（Quick ）形式（）、２オペラ
ンド一般型のＧ（General ）形式（）、並びに８ビッ
トイミディエト型のＥ形式（）がある。

【００７６】図中、<de>及び<sr>はそれぞれ４ビットで
ソース及びデスティネーションのレジスタ番号を指定す
る。<src.>及び<dest>はそれぞれ６ビットでソース及び
デスティネーションのアドレッシングモードを、<.sr
c..>及び<.dest.>はそれぞれ８ビットでソース及びデス
ティネーションのアドレッシングモードを、それぞれ指
定する。また、Sx及びSyはそれぞれ２ビットでソース・
オペランド及びデスティネーション・オペランドのサイ
ズを指定する。exp.はイミディエト値である。尚、命令
コードのビット一は、左端から０ビット，１ビット，…
と数えるものとする。

【００７７】上記の内、gen モードとshort モードは、
更にそのビットパターンで幾つかのアドレッシングモー
ドが適用される。サポートしているアドレッシングモー
ドを図１０に示す。gen モードでは６ビット、short モ
ードでは８ビットで指定する。gen モードで１６種類、
short モードで１２種類のアドレッシングモードをサポ
ートしている。

【００７８】このように、ＴＲＯＮ仕様の命令体形で
は、同じRn−RnのＭＯＶ命令でも、 L-format(short=Rn) 00<Rn>Sx0101<Rn> S-format(short=Rn) 00<Rn>Sy1001<Rn> G-format(gen=Rn) 110100Sx0001<Rn> 100010Sy0001<Rn> の３種類があることになる。

【００７９】また、ソース・オペランドで禁止されてい
るアドレッシングモードは＠-SP であり、デスティネー
ション・オペランドで禁止されているアドレッシングモ
ードは＠SP+ 及び#expである。尚、禁止アドレッシング
モードとは、１６種類個別に指定されるのではなく、次
の６分類に従って禁止される。

【００８０】

【表１】スタップポップ＠SP+ スタックプッシュ＠-SP レジスタ直接 Rn 即値 #exp メモリ＠exp:16，＠exp:32，＠(exp:16,PC) ，＠(exp:32,PC) ，＠(exp:16,Rn) ，＠Rn，＠(exp:32,Rn) ，＠(exp:4,FP)，＠(exp:4,SP) 多段間接モード＠..＠(-) ，＠..＠(PC,-)，＠..＠(Rn,-)

【００８１】比較のために、先ず、従来のデコード方式
によるＩＤユニット４２のデコーダの構成を説明する。
従来のデコード方式では、ＭＯＶ命令をデコードするだ
けでその積項数は次のようになる。

【００８２】

【表２】（L-formatである）×（src.が１２種類）×（destはRnに固定）＋（S-formatである）×（src.はRnに固定）×（destが１２種類）＋（I-formatである）×（src.は#expに固定）×（destが１２種類）＋（Z-formatである）×（src.は#0に固定）×（destが１６種類）＋（Q-formatである）×（src.は#expに固定）×（destが１６種類）＋（G-formatである）×（src.が１６種類）×（destが１６種類）＋（E-formatである）×（src.は#expに固定）×（destが１６種類）＝３３６積項また、この時の出力数は、次のようになる。

【００８３】（ＭＯＶである）信号ＩＭＡ＋（src.のアドレッシングモード）信号ＳＡＤ＜０：３＞＋（destのアドレッシングモード）信号ＤＡＤ＜０：３＞＋（src.のレジスタ番号）信号ＲＳ＜０：３＞＋（destのレジスタ番号）信号ＲＤ＜０：３＞＋（禁止アドレッシングモードである）信号ＩＡＥ＝１８出力入力数を１６ビットとすると、このデコーダはＰＬＡで
実現する時、（１６×２＋１８）×＝１６８００のサイト数を持つことになる。

【００８４】本実施例のデータ処理装置では、ＩＤユニ
ット４２でデコードの途中段階として種々の信号を出力
し、ＩＤステージ以降のＲＲステージで、第２の命令デ
コードユニット４の構成手段５によりそれらの信号群を
使って選択等の処理を行ない、ＡＧステージで、第２の
命令デコードユニット４の構成手段６により比較等の処
理を行なって禁止アドレッシングモード例外の信号を生
成する構成となっている。

【００８５】先ず、ＩＤステージにはデコーダＤＥＣ５
が構成されている。ＩＦユニット４１内の命令レジスタ
ＩＲの命令コードをデコーダＤＥＣ５でデコードして次
の信号群を生成する。即ち、命令の種類を示す信号ＩＭ
Ａ、ソースのアドレッシングモードが#expに固定，Rnに
固定，short モード，及びgen モードの何れであるかを
示す信号ＳＡ＜０：１＞、デスティネーションのアドレ
ッシングモードがRnに固定，short モード，及びgen モ
ードの何れであるかを示す信号ＤＡ＜０：１＞、ソース
で禁止しているアドレッシングモードリストを示す信号
ＳＩＡ＜０：５＞、デスティネーションで禁止している
アドレッシングモードリストを示す信号ＤＩＡ＜０：５
＞、short モードである時に何れのアドレッシングモー
ドであるかを示す信号ＳＨ＜０：３＞、gen モードであ
る時に何れのアドレッシングモードであるかを示す信号
ＧＮ＜０：３＞である。

【００８６】また、命令コードの２ビット目から５ビッ
ト目までを信号ＦＡとして、命令コードの１２ビット目
から１５ビット目までを信号ＦＢとして、次のＲＲステ
ージに送る。

【００８７】次に、ＲＲステージには、第１モード判定
回路５１、第２モード判定回路５２、第１変換回路５
３、第２変換回路５４、並びにマルチプレクサＭＰＸ３
及びＭＰＸ４から構成される第２の命令デコードユニッ
ト４の構成手段５が置かれている。

【００８８】第１モード判定回路５１では、信号ＳＡ＜
０：１＞の値に従って、信号ＳＡ＜０：１＞、ＳＨ＜
０：３＞、及びＧＮ＜０：３＞から、ソースのアドレッ
シングモードを示す信号ＳＡＤ＜０：３＞を生成し、更
に第１変換回路５３により、アドレッシングモード信号
ＳＡＤ＜０：３＞を６分類した信号ＳＩＡＤ＜０：５＞
を生成する。また、第２モード判定回路５２では、信号
ＤＡ＜０：１＞の値に従って、信号ＤＡ＜０：１＞、Ｓ
Ｈ＜０：３＞、及びＧＮ＜０：３＞から、デスティネー
ションのアドレッシングモードを示す信号ＤＡＤ＜０：
３＞を生成し、更に第２変換回路５４により、アドレッ
シングモード信号ＤＡＤ＜０：３＞を６分類した信号Ｄ
ＩＡＤ＜０：５＞を生成する。

【００８９】また、第１モード判定回路５１では、マル
チプレクサＭＰＸ３において、信号ＳＡ＜０：１＞の値
がshort モード若しくはgen モードであったら信号ＦＢ
を、信号ＳＡ＜０：１＞の値が#exp若しくはRnの固定モ
ードであったら信号ＦＡを、信号ＲＳ＜０：３＞として
選択するよう制御する選択信号ＳＡＥを生成して、マル
チプレクサＭＰＸ３に供給している。同様に、第２モー
ド判定回路５２でも、マルチプレクサＭＰＸ４におい
て、信号ＤＡ＜０：１＞の値がshort モード若しくはge
n モードであったら信号ＦＢを、信号ＤＡ＜０：１＞の
値が#exp若しくはRnの固定モードであったら信号ＦＡ
を、信号ＲＤ＜０：３＞として選択するよう制御する選
択信号ＤＡＥを生成して、マルチプレクサＭＰＸ４に供
給している。

【００９０】更に、ＡＧステージには、コンパレータＣ
ＯＭＰ２及びＣＯＭＰ３、並びに例外検出回路５５から
構成される第２の命令デコードユニット４の構成手段６
が置かれている。

【００９１】コンパレータＣＯＭＰ２では、禁止アドレ
ッシングモード信号ＳＩＡ＜０：５＞と、第１変換回路
５３の出力信号ＳＩＡＤ＜０：５＞とを比較して、一致
していたら信号ＩＡＥＳをアクティブにする。また、コ
ンパレータＣＯＭＰ３では、禁止アドレッシングモード
信号ＤＩＡ＜０：５＞と、第２変換回路５４の出力信号
ＤＩＡＤ＜０：５＞とを比較して、一致していたら信号
ＩＡＥＤをアクティブにする。更に例外検出回路５５で
は、信号ＩＡＥＳと信号ＩＡＥＤを入力して、何れかの
信号がアクティブの時、禁止アドレッシングモード例外
信号ＩＡＥをアクティブにして制御部１８に供給する。
制御部１８はこの禁止アドレッシングモード例外信号Ｉ
ＡＥがアクティブとなったことを認識するとパイプライ
ンの動作を停止する。

【００９２】次に、本実施例のデコーダＤＥＣ５の面積
評価を行なうと以下のようになる。

【００９３】デコーダＤＥＣ５をＰＬＡで実現した場合
の積項数は、次に示す３５積項となる。

【００９４】（src.のアドレッシングモードが#expに固定）（src.のアドレッシングモードがRnに固定）（src.のアドレッシングモードがshort モード）（src.のアドレッシングモードがgen モード）（destのアドレッシングモードがRnに固定）（destのアドレッシングモードがshort モード）（destのアドレッシングモードがgen モード）（short モードである時、何れのアドレッシングモード
であるか）×１２（gen モードである時、何れのアドレッシングモードで
あるか）×１６また、short モード、gen モードはそれぞれ６ビット、
８ビットの入力で済むので、デコーダＤＥＣ５のＰＬＡ
の総サイト数は、

【数１】デコーダＤＥＣ５… （１６×２＋１７）×７＋（６×２＋４）×１２＋（８×２＋４）×１６＝８５５となる。ＰＬＡのサイト数だけで比較すれば、８５５：
１６８００と、従来の９５％減となる。

【００９５】このように本実施例によれば、デコード動
作をＩＤステージのみに負担させることなく、パイプラ
イン上の複数のステージにその処理を振り分けることと
したので、ＰＬＡの減少によりデコーダの動作速度を向
上させることができ、また１ステージ当たりの動作時間
を均等化でき、全体の動作時間を短縮させることが可能
となる。

【００９６】

【発明の効果】以上のように本発明によれば、（１）命令デコードの処理ステージで、命令コードにお
いて予め設定された各フィールドを別々にデコードし、
パイプライン上の命令デコードの処理ステージ以降の任
意の処理ステージで、必要になった時、或いは該処理ス
テージの処理時間に余裕のある時に、命令の処理内容及
び命令の形式により前記デコード結果の中から必要な情
報を選択していく命令処理方式（２）パイプライン上の命令デコードの処理ステージ以
降の任意の処理ステージで、必要になった時、或いは該
処理ステージの処理時間に余裕のある時に、命令コード
の必要なフィールドをデコードする命令処理方式（３）命令デコードの処理ステージで、デコードの途中
段階の情報を出力し、パイプライン上の命令デコードの
処理ステージ以降の任意の処理ステージで、必要になっ
た時、或いは該処理ステージの処理時間に余裕のある時
に、途中段階の情報に対して比較、選択等の処理を行な
って該処理ステージに必要な情報を生成する命令処理方
式（４）命令デコードの処理ステージで命令の処理動作を
同定し、命令の同定の為の情報以外の情報のデコード処
理を幾つかの処理に分割して、該分割処理を並列に、或
いはパイプライン上に分散して処理する命令処理方式の
何れかの命令処理方式を採用してデータ処理装置を構成
することにより、命令コード内の情報のデコードを分散
化することができ、命令デコーダの規模を小さくするこ
とができ、また、命令デコーダの動作速度を向上させる
ことができる。従って、命令デコーダの動作時間で装置
全体を律速することが少なくなる。また命令デコードを
行なう手段の内、命令デコードの処理ステージ以外の処
理ステージに構成されるデコード手段は、動作速度の影
響の少ない任意の処理ステージで行なうようにすれば、
パイプラインの各ステージの動作時間を均等化させ、全
体の処理時間を短くさせることができ、１サイクル中に
行なう処理を増加させることが可能となり、結果とし
て、データ処理装置全体の動作速度を向上させ得る命令
処理方式及びデータ処理装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るデータ処理装置の
構成図である。

【図２】本発明の第２の実施例に係るデータ処理装置の
構成図である。

【図３】本発明の第３の実施例に係るデータ処理装置の
構成図である。

【図４】本発明の第４の実施例に係るデータ処理装置の
構成図である。

【図５】第１、第２、及び第３の実施例のデータ処理装
置で使用する命令セットの説明図である。

【図６】第１の実施例のデータ処理装置におけるパイプ
ライン動作を説明するタイミングチャートである。

【図７】第２の実施例のデータ処理装置におけるパイプ
ライン動作を説明するタイミングチャートである。

【図８】第３の実施例のデータ処理装置におけるパイプ
ライン動作を説明するタイミングチャートである。

【図９】第４の実施例のデータ処理装置で使用する命令
フォーマットを説明する図である。

【図１０】第４の実施例のデータ処理装置で使用する命
令のアドレッシングモードを説明する図である。

【図１１】従来のデータ処理装置におけるパイプライン
動作を説明するタイミングチャートである。

【図１２】従来のデータ処理装置におけるパイプライン
動作を説明するタイミングチャートである。

【図１３】従来のデータ処理装置で使用する命令セット
の説明図である。

【符号の説明】

１選択手段２第２のデコード手段３情報生成手段４第２の命令デコードユニット５，６構成手段１１，２１，３１，４１命令フェッチユニット（ＩＦ
ユニット）１２，２２，３２，４２命令デコードユニット（ＩＤ
ユニット）１３，２３，３３，４３マイクロ命令読み出しユニッ
ト（ＲＲユニット）．．４，２４，３４，４４オペランドアドレス計算ユ
ニット（ＡＧユニット）１５，２５，３５，４５オペランドフェッチユニット
（ＯＦユニット）１６，２６，３６，４６実行ユニット（ＥＸユニッ
ト）１７マイクロＲＯＭ１８制御部ＤＥＣ１，ＤＥＣ２デコード手段（デコーダ）ＩＲ命令レジスタＲＥＧ１〜ＲＥＧ５レジスタＭＰＸ１〜ＭＰＸ４マルチプレクサＣＯＭＰ１〜ＣＯＭＰ３コンパレータ５１第１モード判定回路５２第２モード判定回路５３第１変換回路５４第２変換回路５５例外検出回路（ＯＲゲート回路）６１命令コード６２命令フェッチ要求信号７４，８１〜８３，９１〜９３内部命令６３オペランドフェッチ要求信号６４オペランドアドレス６５オペランドデータ６６ストア要求信号６７ストアデータ１０１，１０２命令レジスタのフィールドＳＡ，ＳＢオペランドサイズを示す信号ＳＩＺＥ禁止サイズ情報ＳＥＲＲ禁止サイズ例外信号ＩＭＡ命令の種類を示す信号ＳＡ＜０：１＞ソースのアドレッシングモード信号ＤＡ＜０：１＞デスティネーションのアドレッシング
モード信号ＳＩＡ＜０：５＞ソースの禁止アドレッシングモード
リスト信号ＤＩＡ＜０：５＞デスティネーションの禁止アドレッ
シングモードリスト信号ＳＨ＜０：３＞ shortモード時のアドレッシングモー
ド信号ＧＮ＜０：３＞ genモード時のアドレッシングモード
信号ＦＡ命令レジスタＩＲ＜２：５＞の出力信号ＦＢ命令レジスタＩＲ＜１２：１５＞の出力信号ＳＡＤ＜０：３＞ソースのアドレッシングモード信号ＳＩＡＤ＜０：５＞ＳＡＤ＜０：３＞を６分類した信
号ＤＡＤ＜０：３＞デスティネーションのアドレッシン
グモード信号ＤＩＡＤ＜０：５＞ＤＡＤ＜０：３＞を６分類した信
号ＳＡＥ，ＤＡＥ選択信号ＩＡＥＳソースの禁止アドレッシングモード例外信号ＩＡＥＤデスティネーションの禁止アドレッシングモ
ード例外信号ＩＡＥ禁止アドレッシングモード例外信号

Claims

【特許請求の範囲】

【請求項１】命令フェッチ、命令デコード、命令実行
等の複数の処理ステージを有するパイプラインの制御に
より処理を行なうデータ処理装置の命令処理方式におい
て、前記命令デコードの処理ステージで、命令コードにおい
て予め設定された各フィールドを別々にデコードし、前
記パイプライン上の前記命令デコードの処理ステージ以
降の任意の処理ステージで、必要になった時、或いは該
処理ステージの処理時間に余裕のある時に、命令の処理
内容及び命令の形式により前記デコード結果の中から必
要な情報を選択していくことを特徴とする命令処理方
式。
【請求項２】命令フェッチ、命令デコード、命令実行
等の複数の処理ステージを有するパイプラインの制御に
より処理を行なうデータ処理装置の命令処理方式におい
て、前記パイプライン上の前記命令デコードの処理ステージ
以降の任意の処理ステージで、必要になった時、或いは
該処理ステージの処理時間に余裕のある時に、命令コー
ドの必要なフィールドをデコードすることを特徴とする
命令処理方式。
【請求項３】命令フェッチ、命令デコード、命令実行
等の複数の処理ステージを有するパイプライン制御によ
り処理を行なうデータ処理装置の命令処理方式におい
て、前記命令デコードの処理ステージで、デコードの途中段
階の情報を出力し、前記パイプライン上の前記命令デコ
ードの処理ステージ以降の任意の処理ステージで、必要
になった時、或いは該処理ステージの処理時間に余裕の
ある時に、前記途中段階の情報に対して比較、選択等の
処理を行なって該処理ステージに必要な情報を生成する
ことを特徴とする命令処理方式。
【請求項４】命令フェッチ、命令デコード、命令実行
等の複数の処理ステージを有するパイプライン制御によ
り処理を行なうデータ処理装置の命令処理方式におい
て、前記命令デコードの処理ステージで命令の処理動作を同
定し、命令の同定の為の情報以外の情報のデコード処理
を幾つかの処理に分割して、該分割処理を並列に、或い
は前記パイプライン上に分散して処理することを特徴と
する命令処理方式。
【請求項５】命令のフェッチを行なう命令フェッチユ
ニット、命令のデコード処理を行なう命令デコードユニ
ット、マイクロＲＯＭからマイクロ命令を読み出すマイ
クロ命令読み出しユニット、オペランドのアドレス計算
を行なうオペランドアドレス計算ユニット、オペランド
のフェッチを行なうオペランドフェッチユニット、及び
命令を実行する実行ユニット等の複数の処理ユニット
と、命令の処理内容及び命令の形式により前記命令デコ
ードユニットの結果の中から必要な情報を選択していく
選択手段とを有し、前記複数の処理ユニットは、パイプライン制御により動
作し、前記命令デコードユニットは、前記命令フェッチユニッ
トにフェッチされた命令コードにおいて、予め設定され
た各フィールドを別々にデコード処理するデコード手段
を有し、前記選択手段は、前記パイプライン制御による各処理ユ
ニットの順序において、前記命令デコードユニット以降
の任意の処理ユニットが情報を必要とする場合、或いは
該処理ユニットの処理時間に余裕のある場合に、該処理
ユニットと並列に処理を行なうことを特徴とするデータ
処理装置。
【請求項６】命令のフェッチを行なう命令フェッチユ
ニット、命令のデコード処理を行なう命令デコードユニ
ット、マイクロＲＯＭからマイクロ命令を読み出すマイ
クロ命令読み出しユニット、オペランドのアドレス計算
を行なうオペランドアドレス計算ユニット、オペランド
のフェッチを行なうオペランドフェッチユニット、及び
命令を実行する実行ユニット等の複数の処理ユニット
と、前記命令フェッチユニットにフェッチされた命令コ
ードの内、必要なフィールドをデコードする第２のデコ
ード手段とを有し、前記複数の処理ユニットは、パイプライン制御により動
作し、前記デコード手段は、前記パイプライン制御による各処
理ユニットの順序において、前記命令デコードユニット
以降の任意の処理ユニットが情報を必要とする場合、或
いは該処理ユニットの処理時間に余裕のある場合に、該
処理ユニットと並列に処理を行なうことを特徴とするデ
ータ処理装置。
【請求項７】命令のフェッチを行なう命令フェッチユ
ニット、命令のデコード処理を行なう命令デコードユニ
ット、マイクロＲＯＭからマイクロ命令を読み出すマイ
クロ命令読み出しユニット、オペランドのアドレス計算
を行なうオペランドアドレス計算ユニット、オペランド
のフェッチを行なうオペランドフェッチユニット、及び
命令を実行する実行ユニット等の複数の処理ユニット
と、情報生成手段とを有し、前記複数の処理ユニットは、パイプライン制御により動
作し、前記命令デコードユニットは、前記命令フェッチユニッ
トにフェッチされた命令コードのデコード処理におい
て、デコード処理の途中段階の情報を出力する第３のデ
コード手段を有し、前記情報生成手段は、前記パイプライン制御による各処
理ユニットの順序において、前記命令デコードユニット
以降の任意の処理ユニットが情報を必要とする場合、或
いは該処理ユニットの処理時間に余裕のある場合に、該
処理ユニットと並列に、前記途中段階の情報に対して比
較、選択等の処理を行なって該処理ステージに必要な情
報を生成することを特徴とするデータ処理装置。
【請求項８】命令のフェッチを行なう命令フェッチユ
ニット、命令の処理動作を同定する処理同定手段を備え
て命令のデコード処理を行なう命令デコードユニット、
マイクロＲＯＭからマイクロ命令を読み出すマイクロ命
令読み出しユニット、オペランドのアドレス計算を行な
うオペランドアドレス計算ユニット、オペランドのフェ
ッチを行なうオペランドフェッチユニット、及び命令を
実行する実行ユニット等の複数の処理ユニットと、命令
の同定の為の情報以外の情報のデコード処理を幾つかの
処理に分割して、分割した各処理を複数の構成手段に割
り当てて行なう第２の命令デコードユニットとを有し、前記複数の処理ユニットは、パイプライン制御により動
作し、前記複数の構成手段は、前記複数の処理ユニットのパイ
プライン動作に同期して並列に処理を行なうことを特徴
とするデータ処理装置。