JPH053420A - ウエーブデイジタルフイルタ - Google Patents
ウエーブデイジタルフイルタInfo
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- JPH053420A JPH053420A JP3024547A JP2454791A JPH053420A JP H053420 A JPH053420 A JP H053420A JP 3024547 A JP3024547 A JP 3024547A JP 2454791 A JP2454791 A JP 2454791A JP H053420 A JPH053420 A JP H053420A
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- 238000010168 coupling process Methods 0.000 description 20
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0201—Wave digital filters
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
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- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Apparatus For Radiation Diagnosis (AREA)
- Image Processing (AREA)
- Radar Systems Or Details Thereof (AREA)
Abstract
(57)【要約】
【目的】 伝達関数（Ｙ／Ｘ）が任意に設定可能である
ウェーブディジタルフィルタ構造を得る。 【構成】 伝達関数（Ｘ／Ｙ）の分母−ゼロ点位置（固
有値）の次数（ｇ次）および値において一致するウェー
ブディジタルフィルタ構造（ＷＤＦ構造）の場合、フィ
ルタ入力信号（Ｘ）が、乗算器（Ｅ１...Ｅｘ）を介し
て個別に重み付けされ、信号Ｘ１...Ｘｘとしてすべて
のアダプタ入出力側に加算により入力結合され、フィル
タ出力信号（Ｙ）が、別の乗算器（Ａａ...Ａｙ）を介
して重み付けされ、すべてのアダプタおよびメモリ入出
力側から出力結合される信号Ｙａ...Ｙｙの加算により
形成されるように構成する。
ウェーブディジタルフィルタ構造を得る。 【構成】 伝達関数（Ｘ／Ｙ）の分母−ゼロ点位置（固
有値）の次数（ｇ次）および値において一致するウェー
ブディジタルフィルタ構造（ＷＤＦ構造）の場合、フィ
ルタ入力信号（Ｘ）が、乗算器（Ｅ１...Ｅｘ）を介し
て個別に重み付けされ、信号Ｘ１...Ｘｘとしてすべて
のアダプタ入出力側に加算により入力結合され、フィル
タ出力信号（Ｙ）が、別の乗算器（Ａａ...Ａｙ）を介
して重み付けされ、すべてのアダプタおよびメモリ入出
力側から出力結合される信号Ｙａ...Ｙｙの加算により
形成されるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、乗算器および加算器を
備えたポートアダプタとメモリとを有するウェーブディ
ジタルフィルタ（ＷＤＦ）に関する。
備えたポートアダプタとメモリとを有するウェーブディ
ジタルフィルタ（ＷＤＦ）に関する。
【０００２】
【従来の技術】ディジタルフィルタおよびイコライザは
時間的に離散する走査値をディジタルで処理する。その
基本的動作は、その構造（信号グラフ）およびその伝達
関数Ｈ（ｚ）（出力信号対入力信号のｚ変換の比Ｙ／
Ｘ）により表される。再帰型ディジタルフィルタ／ディ
ジタルイコライザの最も重要で公知の構造は、高次直接
型、低次部分構造のカスケード回路、低次部分構造の並
列回路、分岐構造のウェーブディジタルフィルタ、ブリ
ッジ構造のウェーブディジタルフィルタ、オールパス構
造のウェーブディジタルフィルタである。
時間的に離散する走査値をディジタルで処理する。その
基本的動作は、その構造（信号グラフ）およびその伝達
関数Ｈ（ｚ）（出力信号対入力信号のｚ変換の比Ｙ／
Ｘ）により表される。再帰型ディジタルフィルタ／ディ
ジタルイコライザの最も重要で公知の構造は、高次直接
型、低次部分構造のカスケード回路、低次部分構造の並
列回路、分岐構造のウェーブディジタルフィルタ、ブリ
ッジ構造のウェーブディジタルフィルタ、オールパス構
造のウェーブディジタルフィルタである。
【０００３】本明細書の終わりに文献が列挙されてお
り、そこにはウェーブディジタルフィルタ、その理論と
実際およびその疑似受動性、そのようなウェーブディジ
タルフィルタにおいて場合により発生する寄生発振が報
告されている。
り、そこにはウェーブディジタルフィルタ、その理論と
実際およびその疑似受動性、そのようなウェーブディジ
タルフィルタにおいて場合により発生する寄生発振が報
告されている。
【０００４】再帰型ディジタルフィルタ／ディジタルイ
コライザの装置化の際に公知の問題点は： イ；ハードウェアに起因する有限計算精度のため、粒状
限界サイクルおよび／または粗いオーバシュート発振
が、入力側の信号がゼロである際にも持続的に発生す
る。この問題は、高次直接型として、または低次分数構
造のカスケード回路または並列回路として構成された構
造の際に発生する。
コライザの装置化の際に公知の問題点は： イ；ハードウェアに起因する有限計算精度のため、粒状
限界サイクルおよび／または粗いオーバシュート発振
が、入力側の信号がゼロである際にも持続的に発生す
る。この問題は、高次直接型として、または低次分数構
造のカスケード回路または並列回路として構成された構
造の際に発生する。
【０００５】ロ；次数および値に関して、許容される分
数有理伝達関数がすべて１つの統一的手段で実現できる
わけではない。この問題は、所定のウェーブディジタル
フィルタ構造において先鋭度の上昇と共に発生する。
数有理伝達関数がすべて１つの統一的手段で実現できる
わけではない。この問題は、所定のウェーブディジタル
フィルタ構造において先鋭度の上昇と共に発生する。
【０００６】ハ；ハードウェアの性能を制限する計算要
求が、高次の直接型またはオールパス構造ウェーブディ
ジタルフィルタによる構造の際に、伝達関数の次数の上
昇と共に増大する。文献５参照これらの問題を１つも伴
わない構造は公知でない。
求が、高次の直接型またはオールパス構造ウェーブディ
ジタルフィルタによる構造の際に、伝達関数の次数の上
昇と共に増大する。文献５参照これらの問題を１つも伴
わない構造は公知でない。
【０００７】前記の問題を解決するために従来は以下の
ことが試みられた。
ことが試みられた。
【０００８】問題イ：前記の具体的伝達関数に適合し
て、有限計算精度を個別に検査する；（可能で有る限
り）個別例に適合する対抗手段により影響ないし作用を
緩和するか、または受容する。
て、有限計算精度を個別に検査する；（可能で有る限
り）個別例に適合する対抗手段により影響ないし作用を
緩和するか、または受容する。
【０００９】または、伝達関数のそれぞれ小さなクラス
に対して公知の対抗手段に頼る。
に対して公知の対抗手段に頼る。
【００１０】または、適用するアダプタ構成素子の疑似
受動性のため、問題の生じないウェーブディジタルフィ
ルタ構造を使用する。（文献２、４参照） 問題ロ：予定の伝達関数の適切な近似を求める。また
は、前記の直接型ないしカスケード回路構造または並列
回路構造を避ける。
受動性のため、問題の生じないウェーブディジタルフィ
ルタ構造を使用する。（文献２、４参照） 問題ロ：予定の伝達関数の適切な近似を求める。また
は、前記の直接型ないしカスケード回路構造または並列
回路構造を避ける。
【００１１】問題ハ：これに対しては解決策が公知でな
い。
い。
【００１２】
【発明が解決しようとする課題】本発明の課題は、伝達
関数（Ｙ／Ｘ）が任意に設定可能であるウェーブディジ
タルフィルタ構造を提供することである。
関数（Ｙ／Ｘ）が任意に設定可能であるウェーブディジ
タルフィルタ構造を提供することである。
【００１３】
【課題を解決するための手段】上記課題は本発明によ
り、伝達関数（Ｘ／Ｙ）の分母−ゼロ点位置（固有値）
の次数（ｇ次）および値において一致するウェーブディ
ジタルフィルタ構造（ＷＤＦ構造）の場合、フィルタ入
力信号（Ｘ）が、乗算器（Ｅ１...Ｅｘ）を介して個別
に重み付けされ、信号Ｘ１...Ｘｘとしてすべてのアダ
プタ入出力側に加算により入力結合され、フィルタ出力
信号（Ｙ）が、別の乗算器（Ａａ...Ａｙ）を介して重
み付けされ、すべてのアダプタおよびメモリ入出力側か
ら出力結合される信号Ｙａ...Ｙｙの加算により形成さ
れるように構成して解決される。
り、伝達関数（Ｘ／Ｙ）の分母−ゼロ点位置（固有値）
の次数（ｇ次）および値において一致するウェーブディ
ジタルフィルタ構造（ＷＤＦ構造）の場合、フィルタ入
力信号（Ｘ）が、乗算器（Ｅ１...Ｅｘ）を介して個別
に重み付けされ、信号Ｘ１...Ｘｘとしてすべてのアダ
プタ入出力側に加算により入力結合され、フィルタ出力
信号（Ｙ）が、別の乗算器（Ａａ...Ａｙ）を介して重
み付けされ、すべてのアダプタおよびメモリ入出力側か
ら出力結合される信号Ｙａ...Ｙｙの加算により形成さ
れるように構成して解決される。
【００１４】有利な実施例が従属請求項に記載されてい
る。
る。
【００１５】
【実施例】本発明の基本となる技術思想によれば、任意
に設定可能な伝達関数Ｙ／Ｘを備えたウェーブディジタ
ルフィルタ／イコライザが次のようにして得られる。す
なわち、伝達関数のｇ次および分母−ゼロ点位置に適合
したウェーブディジタルフィルタ構造、有利には後置の
ように２ポートアダプタおよびメモリからなる正規構造
（図１、図２参照）を有するウェーブディジタルフィル
タオールパス構造から出発するのである。フィルタ入力
信号／イコライザ入力信号Ｘは乗算器Ｅ１...Ｅｘを介
して個別に重み付けされ、すべてのアダプタ入出力側で
加算により入力結合される。フィルタ出力信号／イコラ
イザ出力信号Ｙは、別の乗算器Ａａ...Ａｙを介して重
み付けされ、すべてのアダプタおよびメモリ入出力側で
出力結合される信号の加算により形成される。例えば図
１ｂと関連して図３参照。
に設定可能な伝達関数Ｙ／Ｘを備えたウェーブディジタ
ルフィルタ／イコライザが次のようにして得られる。す
なわち、伝達関数のｇ次および分母−ゼロ点位置に適合
したウェーブディジタルフィルタ構造、有利には後置の
ように２ポートアダプタおよびメモリからなる正規構造
（図１、図２参照）を有するウェーブディジタルフィル
タオールパス構造から出発するのである。フィルタ入力
信号／イコライザ入力信号Ｘは乗算器Ｅ１...Ｅｘを介
して個別に重み付けされ、すべてのアダプタ入出力側で
加算により入力結合される。フィルタ出力信号／イコラ
イザ出力信号Ｙは、別の乗算器Ａａ...Ａｙを介して重
み付けされ、すべてのアダプタおよびメモリ入出力側で
出力結合される信号の加算により形成される。例えば図
１ｂと関連して図３参照。
【００１６】図１ａには１次のウェーブディジタルフィ
ルタオールパスが太い線で示されている。これは４入力
結合−７出力結合回路点を有する１次共振体コアに補充
される。入力結合回路点はＸ１〜Ｘ４により、出力結合
回路点はＹａ〜Ｙｇにより示されている。図１ｂには、
２次のウェーブディジタルフィルタオールパスが太い線
で示されている。これは７入力結合−１３出力結合回路
点を有する２次の共振体コアに補充される。ここでは入
力結合回路点がＸ１〜Ｘ７で、出力結合回路点がＹａ〜
Ｙｍで示されている。図１ｃは、例として乗算器Ｋｉと
加算器＋を備えた内部構造を有するアダプタを示す。こ
の内部構造はここではウェーブディジタルフィルタ（Ｗ
ＤＦ）オールパスの構成素子として作動する。
ルタオールパスが太い線で示されている。これは４入力
結合−７出力結合回路点を有する１次共振体コアに補充
される。入力結合回路点はＸ１〜Ｘ４により、出力結合
回路点はＹａ〜Ｙｇにより示されている。図１ｂには、
２次のウェーブディジタルフィルタオールパスが太い線
で示されている。これは７入力結合−１３出力結合回路
点を有する２次の共振体コアに補充される。ここでは入
力結合回路点がＸ１〜Ｘ７で、出力結合回路点がＹａ〜
Ｙｍで示されている。図１ｃは、例として乗算器Ｋｉと
加算器＋を備えた内部構造を有するアダプタを示す。こ
の内部構造はここではウェーブディジタルフィルタ（Ｗ
ＤＦ）オールパスの構成素子として作動する。
【００１７】図２はｇ次のウェーブディジタルフィルタ
オールパスを示す。これは１つの乗算器（Ｉ＝１...
ｇ）を有するｇ個のアダプタからなる。これにはｇ個の
メモリも属し、
オールパスを示す。これは１つの乗算器（Ｉ＝１...
ｇ）を有するｇ個のアダプタからなる。これにはｇ個の
メモリも属し、
【００１８】
【数１】
【００１９】により示されている。その他、入力信号Ｘ
１と出力信号Ｙｃが示されている。
１と出力信号Ｙｃが示されている。
【００２０】図３はｇ次共振体コアでの完全な入力結合
部および出力結合部を示す。入力結合は入力結合乗算器
Ｅ１〜Ｅｘを介し、また出力結合は出力結合乗算器Ａａ
〜Ａｙを介して行われる。いままでの実施例に相応し
て、入力信号はＸにより、出力信号はＹにより示してあ
る。図３の回路ではさらに、入力信号Ｘが乗算器Ｅ１，
Ｅ２...Ｅｘを介して、入力信号Ｘ１，Ｘ２...Ｘｘに分
割されることがわかる。この入力信号はｇ次の共振体コ
ア内の回路点１、２、...ｘに到達する。回路点ａ，
ｂ，ｃ，...ｙには出力信号Ｙａ，Ｙｂ，Ｙｃ，...Ｙｙ
が現れる。この出力信号は乗算器Ａａ，Ａｂ，Ａ
ｃ，...Ａｙを介してそれぞれ供給される。乗算器Ａａ
〜Ａｙの出力信号は加算器＋により結合され、ｇ次共振
体コアの出力信号Ｙとして現れる。
部および出力結合部を示す。入力結合は入力結合乗算器
Ｅ１〜Ｅｘを介し、また出力結合は出力結合乗算器Ａａ
〜Ａｙを介して行われる。いままでの実施例に相応し
て、入力信号はＸにより、出力信号はＹにより示してあ
る。図３の回路ではさらに、入力信号Ｘが乗算器Ｅ１，
Ｅ２...Ｅｘを介して、入力信号Ｘ１，Ｘ２...Ｘｘに分
割されることがわかる。この入力信号はｇ次の共振体コ
ア内の回路点１、２、...ｘに到達する。回路点ａ，
ｂ，ｃ，...ｙには出力信号Ｙａ，Ｙｂ，Ｙｃ，...Ｙｙ
が現れる。この出力信号は乗算器Ａａ，Ａｂ，Ａ
ｃ，...Ａｙを介してそれぞれ供給される。乗算器Ａａ
〜Ａｙの出力信号は加算器＋により結合され、ｇ次共振
体コアの出力信号Ｙとして現れる。
【００２１】図４は出力結合型、すなわち重み付け１に
よる入力信号Ｘの入力結合が回路点１でのみ行われるも
のの実施例を示す。出力信号Ｙは、２つの回路点ｅとｈ
から出力される信号と、別の２つの回路点ａとｃから出
力結合される信号の差であって、乗算器Ａにより重み付
けされるものとの加算により形成される。構成素子Ｋ１
により帯域幅が、構成素子Ｋ２により共振周波数が、構
成素子Ａにより振幅が制御される。従い例として、３つ
のパラメータＫ１，Ｋ２，Ａを有するカノニカル減衰イ
コライザが示されている。
よる入力信号Ｘの入力結合が回路点１でのみ行われるも
のの実施例を示す。出力信号Ｙは、２つの回路点ｅとｈ
から出力される信号と、別の２つの回路点ａとｃから出
力結合される信号の差であって、乗算器Ａにより重み付
けされるものとの加算により形成される。構成素子Ｋ１
により帯域幅が、構成素子Ｋ２により共振周波数が、構
成素子Ａにより振幅が制御される。従い例として、３つ
のパラメータＫ１，Ｋ２，Ａを有するカノニカル減衰イ
コライザが示されている。
【００２２】図５は図４による調整可能な減衰イコライ
ザの例を示す。正規化周波数ｆ／ｆａに依存して減衰度
（ａ−ａｏ）がプロットされている。記入されてた矢印
方向に３つの調整パラメータＫ１，Ｋ２，Ａが作用す
る。
ザの例を示す。正規化周波数ｆ／ｆａに依存して減衰度
（ａ−ａｏ）がプロットされている。記入されてた矢印
方向に３つの調整パラメータＫ１，Ｋ２，Ａが作用す
る。
【００２３】図６はいわゆる出力結合型、すなわち重み
付け１による入力信号Ｘの入力結合が１つの回路点（回
路点５）でのみ行われるものの実施例を示す。出力信号
はここでもＹにより示されている。回路は接続された複
素遮断個所対を有するカノニカル（サブ）フィルタ回路
である。遮断個所対は構造的にｚユニット回路に限定さ
れる。第１アダプタの一部は省略できる。従い出力信号
Ｙは２つの回路点ｅとｉから出力結合される信号と、別
の回路点ｋから出力結合され、別の乗算器Ａｋ／Ａｅに
より重み付けされた信号との和を第１の乗算器Ａｅによ
り重み付けすることにより形成される。図７は図６によ
る回路に対する調整可能な減衰度を例として示す。正規
化周波数ｆ／ｆａに依存して減衰度ａがプロットされて
いる。記入された矢印方向により乗算器Ａｋ／Ａｅの作
用がわかる。
付け１による入力信号Ｘの入力結合が１つの回路点（回
路点５）でのみ行われるものの実施例を示す。出力信号
はここでもＹにより示されている。回路は接続された複
素遮断個所対を有するカノニカル（サブ）フィルタ回路
である。遮断個所対は構造的にｚユニット回路に限定さ
れる。第１アダプタの一部は省略できる。従い出力信号
Ｙは２つの回路点ｅとｉから出力結合される信号と、別
の回路点ｋから出力結合され、別の乗算器Ａｋ／Ａｅに
より重み付けされた信号との和を第１の乗算器Ａｅによ
り重み付けすることにより形成される。図７は図６によ
る回路に対する調整可能な減衰度を例として示す。正規
化周波数ｆ／ｆａに依存して減衰度ａがプロットされて
いる。記入された矢印方向により乗算器Ａｋ／Ａｅの作
用がわかる。
【００２４】図８は入力結合型、すなわち重み付け１に
よる出力信号の出力結合が１つの回路点（回路点ｄ）で
のみ行われるものの実施例を示す。ここでも入力信号は
Ｘにより示される。回路は接続された複素遮断個所対を
有するカノニカル（サブ）フィルタ回路を示す。遮断個
所対は構造的にｚユニット回路に制限される。第１のア
ダプタの一部は省略することができる。従い入力信号Ｘ
は第１の乗算器Ｅ３による重み付けの後、回路点３と５
および、第２の乗算器Ｅ６／Ｅ３による別の重み付けを
介して回路点６に入力結合される。
よる出力信号の出力結合が１つの回路点（回路点ｄ）で
のみ行われるものの実施例を示す。ここでも入力信号は
Ｘにより示される。回路は接続された複素遮断個所対を
有するカノニカル（サブ）フィルタ回路を示す。遮断個
所対は構造的にｚユニット回路に制限される。第１のア
ダプタの一部は省略することができる。従い入力信号Ｘ
は第１の乗算器Ｅ３による重み付けの後、回路点３と５
および、第２の乗算器Ｅ６／Ｅ３による別の重み付けを
介して回路点６に入力結合される。
【００２５】図示の回路はさらに次の利点を有する。
【００２６】ここに用いられる反応作用のない入出力結
合では、通常のように、使用するアダプタ構成素子の疑
似受動性に対して配慮されれば、元のウェーブディジタ
ルフィルタ構造の有利な安定特性が保持される。
合では、通常のように、使用するアダプタ構成素子の疑
似受動性に対して配慮されれば、元のウェーブディジタ
ルフィルタ構造の有利な安定特性が保持される。
【００２７】所望の伝達特性が本発明の方法により、通
常多様に実現できるという事実を、回路の次元構成の際
に利用することができる。できるだけ多数の乗算値ゼロ
と１（従い“コストのかからない”値）および僅かな
“屈曲”値（すなわち、真の乗算）を使用することによ
り、構造における実際のコストが最小となる。このよう
にして実現すべき伝達関数に適合するのに、常に最小の
次元が可能である。この次元は“真の”乗算のカノニカ
ル最小数を必要とするだけである。
常多様に実現できるという事実を、回路の次元構成の際
に利用することができる。できるだけ多数の乗算値ゼロ
と１（従い“コストのかからない”値）および僅かな
“屈曲”値（すなわち、真の乗算）を使用することによ
り、構造における実際のコストが最小となる。このよう
にして実現すべき伝達関数に適合するのに、常に最小の
次元が可能である。この次元は“真の”乗算のカノニカ
ル最小数を必要とするだけである。
【００２８】（冒頭に述べた）問題イは発生しない。な
ぜなら、疑似受動性アダプタをシステマチックに使用す
ることにより、発振（少なくとも入力信号ゼロの際）が
不可能となるからである。
ぜなら、疑似受動性アダプタをシステマチックに使用す
ることにより、発振（少なくとも入力信号ゼロの際）が
不可能となるからである。
【００２９】（冒頭に述べた）問題ロも同様に生じな
い。上述のようにして、任意の伝達関数が多数の乗算器
−値結合により形成され得るからである。
い。上述のようにして、任意の伝達関数が多数の乗算器
−値結合により形成され得るからである。
【００３０】（冒頭に述べた）問題ハは発生しない。な
ぜなら、オリジナルのウェーブディジタルフィルタオー
ルパス構造の計算要求が低く、結合により高まることは
ないからである。
ぜなら、オリジナルのウェーブディジタルフィルタオー
ルパス構造の計算要求が低く、結合により高まることは
ないからである。
【００３１】
【発明の効果】本発明により、伝達関数（Ｙ／Ｘ）が任
意に設定可能であるウェーブディジタルフィルタ構造が
得られる。
意に設定可能であるウェーブディジタルフィルタ構造が
得られる。
【００３２】最後に参考文献リストを掲げる。
【００３３】
【数２】
【図１】本発明によるウェーブディジタルフィルタ構造
を示すブロック図である。ａは１次のウェーブディジタ
ルフィルタオールパス、ｂは２次のウェーブディジタル
フィルタオールパス、ｃはコア係数Ｋの内部アダプタ構
造のそれぞれ例である。
を示すブロック図である。ａは１次のウェーブディジタ
ルフィルタオールパス、ｂは２次のウェーブディジタル
フィルタオールパス、ｃはコア係数Ｋの内部アダプタ構
造のそれぞれ例である。
【図２】ｇ次のウェーブディジタルフィルタオールパス
を示すブロック図である。
を示すブロック図である。
【図３】ｇ次共振体コアの完全な出力および入力結合部
を示すブロック図である。
を示すブロック図である。
【図４】２次の伝達関数を有する調整可能な減衰イコラ
イザに対する実施例のブロック図である。
イザに対する実施例のブロック図である。
【図５】図４のイコライザに対する減衰度（ａ−ａｏ）
を正規化周波数（ｆ／ｆａ）に依存して示す線図であ
る。
を正規化周波数（ｆ／ｆａ）に依存して示す線図であ
る。
【図６】伝送関数が２次である、いわゆる出力結合型回
路に対する実施例のブロック図である。
路に対する実施例のブロック図である。
【図７】図７の回路に対する調整可能な減衰過程を例と
して示す線図である。減衰度ａは正規化周波数ｆ／ｆａ
に依存して示されている。
して示す線図である。減衰度ａは正規化周波数ｆ／ｆａ
に依存して示されている。
【図８】伝送関数が２次である（図６と同様）、いわゆ
る入力結合型に対する実施例のブロック図である。
る入力結合型に対する実施例のブロック図である。
ＷＤＦ ウェーブディジタルフィルタ、Ｙ／Ｘ 伝送関
数、Ｘ フィルタ入力信号、Ｅ１−Ｅｘ 乗算器、Ｘ１
−Ｘｘ アダプタ−入出力側、Ｙ フィルタ出力信号、
Ａａ−Ａｙ 乗算器、Ｙａ−Ｙｙ 出力結合された信
号、Ａｋ｜Ａｅ乗算器
数、Ｘ フィルタ入力信号、Ｅ１−Ｅｘ 乗算器、Ｘ１
−Ｘｘ アダプタ−入出力側、Ｙ フィルタ出力信号、
Ａａ−Ａｙ 乗算器、Ｙａ−Ｙｙ 出力結合された信
号、Ａｋ｜Ａｅ乗算器
Claims (8)
- 【請求項１】 乗算器および加算器を備えたｎ−ポート
アダプタとメモリとを有するウェーブディジタルフィル
タ（ＷＤＦ）において、伝達関数（Ｘ／Ｙ）が任意に設
定可能であり、伝達関数（Ｘ／Ｙ）の分母−ゼロ点位置
（固有値）の次数（ｇ次）および値において一致するウ
ェーブディジタルフィルタ構造（ＷＤＦ構造）の場合、
フィルタ入力信号（Ｘ）が、乗算器（Ｅ１...Ｅｘ）を
介して個別に重み付けされ、信号Ｘ１...Ｘｘとしてす
べてのアダプタ入出力側に加算器により入力結合され、
フィルタ出力信号（Ｙ）が、別の乗算器（Ａａ...Ａ
ｙ）を介して重み付けされ、すべてのアダプタおよびメ
モリ入出力側から出力結合される信号Ｙａ...Ｙｙの加
算により形成されることを特徴とするウェーブディジタ
ルフィルタ - 【請求項２】 ウェーブディジタルフィルタ構造（ＷＤ
Ｆ構造）は、メモリおよび２ポートアダプタを有するＷ
ＤＦオールパス構造である請求項１記載のウェーブディ
ジタルフィルタ。 - 【請求項３】 ＷＤＦ構造はメモリ数および乗算器数に
関してカノニカルである、すなわちメモリの数は伝達関
数固有値の数に正確に相応し、乗算器の数は伝達関数の
自由パラメータの数に正確に相応する請求項１または２
記載のウェーブディジタルフィルタ。 - 【請求項４】 重み付け１による入力信号はＷＤＦ構造
の１つの回路点でのみ直接入力結合される（例えば図６
の出力型）請求項１から３までのいずれか１項記載のウ
ェーブディジタルフィルタ。 - 【請求項５】 重み付け１による出力信号（Ｙ）はＷＤ
Ｆ構造の１つの回路点でのみ直接出力結合される（例え
ば図８の入力型）請求項１から３までのいずれか１項記
載のウェーブディジタルフィルタ。 - 【請求項６】 ２つの固有値（２次）を有するウェーブ
ディジタルフィルタオールパスからなる請求項４記載の
ウェーブディジタルフィルタにおいて、重み付け１によ
る入力信号（Ｘ）は１つの回路点（１）のみに信号Ｘ１
として直接入力結合され、出力信号（Ｙ）は、２つの回
路点（ｅ、ｈ）から出力結合される信号（Ｙｅ，Ｙｈ）
と、別の２つの回路点（ａ，ｃ）から出力結合される信
号ＹａとＹｃの差を乗算器Ａにより重み付けした信号と
の加算により形成されるウェーブディジタルフィルタ。 - 【請求項７】 ２つの固有値（２次）を有するウェーブ
ディジタルフィルタオールパスからなる請求項４記載の
ウェーブディジタルフィルタにおいて、重み付け１によ
る入力信号（Ｘ）は１つの回路点（５）のみに信号Ｘ５
として直接入力結合され、出力信号（Ｙ）は、２つの回
路点（ｅ，ｉ）から出力結合される信号（Ｙｅ，Ｙｉ）
と、別の回路点（ｋ）から出力結合され、別の乗算器
（Ａｋ／Ａｅ）により重み付けされた信号との和を第１
の乗算器Ａｅにより重み付けして得られるウェーブディ
ジタルフィルタ。 - 【請求項８】 ２つの固有値（２次）を有するウェーブ
ディジタルフィルタオールパスからなる請求項５記載の
ウェーブディジタルフィルタにおいて、重み付け１によ
る出力信号（Ｙ）は１つの回路点（ｄ）からのみ信号Ｙ
ｄとして直接出力結合され、入力信号（Ｘ）は第１の乗
算器（Ｅ３）による重み付けの後、２つの回路点（３，
５）に信号Ｘ３およびＸ５として、また第２の乗算器
（Ｅ６／Ｅ３）による別の重み付けを介して回路点
（６）に信号Ｘ６として入力結合されるウェーブディジ
タルフィルタ。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4005320.2 | 1990-02-20 | ||
| DE4005320 | 1990-02-20 |
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| JP (1) | JPH07118631B2 (ja) |
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