JPH05342871A - Ｄｒａｍアレイのセンスアンプ回路 - Google Patents
Ｄｒａｍアレイのセンスアンプ回路Info
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- JPH05342871A JPH05342871A JP4344200A JP34420092A JPH05342871A JP H05342871 A JPH05342871 A JP H05342871A JP 4344200 A JP4344200 A JP 4344200A JP 34420092 A JP34420092 A JP 34420092A JP H05342871 A JPH05342871 A JP H05342871A
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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Abstract
(57)【要約】
【目的】ＤＲＡＭのセンスアンプ回路におけるセンシン
グ動作の遅延時間を低減する。 【構成】センシング時間を減らすために、センシングア
ンプ群の負荷トランジスタ対を各センスアンプ毎別にし
て、アンプの出力ノードと主アンプを分離するスイッチ
トランジスタを備えて、センスアンプ出力ノードに発生
する寄生キャパシタンスがセンスアンプに大きい負荷と
して作用する影響をなくし、センスアンプのセンシング
速度を速くして、より改善されたセンシング速度を得る
ことが出来るようにした。
グ動作の遅延時間を低減する。 【構成】センシング時間を減らすために、センシングア
ンプ群の負荷トランジスタ対を各センスアンプ毎別にし
て、アンプの出力ノードと主アンプを分離するスイッチ
トランジスタを備えて、センスアンプ出力ノードに発生
する寄生キャパシタンスがセンスアンプに大きい負荷と
して作用する影響をなくし、センスアンプのセンシング
速度を速くして、より改善されたセンシング速度を得る
ことが出来るようにした。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭ（Dynamic Ra
ndom Access Memory）のセンスアンプ回路におけるセン
シング動作の遅延時間を低減させるための高速センスア
ンプ回路に関する。
ndom Access Memory）のセンスアンプ回路におけるセン
シング動作の遅延時間を低減させるための高速センスア
ンプ回路に関する。
【０００２】
【従来の技術】従来のＤＲＡＭセンスアンプ回路として
は、図１に示されようなものがある。図１に示したセン
スアンプ回路は、１対のＰチャンネル型ＭＯＳトランジ
スタ１０１，１０２のゲート端子に、上記トランジスタ
１０１，１０２のドレイン端子をそれぞれ連結し、上記
トランジスタ１０１，１０２のソース端子は、第１電源
ＶDDに連結して、メモリアレイの全てのビットライン対
ＢＬ1，／ＢＬ1（本明細書では、負論理を表わす符号と
して／を用いる。以下同じ。）…ＢＬn，／ＢＬnの２番
目センスアンプ群の共通負荷トランジスタに用いてい
る。また、点線で表示された部分Ｓ1，Ｓ2…Ｓnは、メ
モリ以外の第２のセンスアンプ群の各センスアンプとし
て設けられ、それぞれのセンスアンプＳ1，Ｓ2…Ｓ
nは、４個のＮチャンネル型ＭＯＳトランジスタなどか
ら構成される。
は、図１に示されようなものがある。図１に示したセン
スアンプ回路は、１対のＰチャンネル型ＭＯＳトランジ
スタ１０１，１０２のゲート端子に、上記トランジスタ
１０１，１０２のドレイン端子をそれぞれ連結し、上記
トランジスタ１０１，１０２のソース端子は、第１電源
ＶDDに連結して、メモリアレイの全てのビットライン対
ＢＬ1，／ＢＬ1（本明細書では、負論理を表わす符号と
して／を用いる。以下同じ。）…ＢＬn，／ＢＬnの２番
目センスアンプ群の共通負荷トランジスタに用いてい
る。また、点線で表示された部分Ｓ1，Ｓ2…Ｓnは、メ
モリ以外の第２のセンスアンプ群の各センスアンプとし
て設けられ、それぞれのセンスアンプＳ1，Ｓ2…Ｓ
nは、４個のＮチャンネル型ＭＯＳトランジスタなどか
ら構成される。
【０００３】ところで、一般に、ＤＲＡＭアレイには、
主アンプの他に、第１、第２のセンスアンプ群がある。
第１のアンプ群は、選択されたビットライン（例えば、
ＢＬ1，／ＢＬ1）信号などの間に生ずる微妙なずれを増
幅するセンスアンプ群（図示せず）である。また、第２
のアンプ群は、図１に示すセンスアンプＳ1，Ｓ2…Ｓn
からなるセンスアンプ群である。
主アンプの他に、第１、第２のセンスアンプ群がある。
第１のアンプ群は、選択されたビットライン（例えば、
ＢＬ1，／ＢＬ1）信号などの間に生ずる微妙なずれを増
幅するセンスアンプ群（図示せず）である。また、第２
のアンプ群は、図１に示すセンスアンプＳ1，Ｓ2…Ｓn
からなるセンスアンプ群である。
【０００４】センスアンプＳ1内のトランジスタ１３と
１４は、ビットライン対ＢＬ1と／ＢＬ1の信号電圧を電
流に変換する役割をしている。そして、トランジスタ１
１と１２は、当該ビットラインＢＬ1，／ＢＬ1が選択さ
れる場合に、ＢＬ1，／ＢＬ1の信号に当該の電流を出力
側に伝達して、当該ビットラインＢＬ1，／ＢＬ1が選択
されない場合には、ビットライン信号が伝達されるのを
遮断する役割をする。一方、ＰチャンネルＭＯＳトラン
ジスタ１００は、制御信号ＣＮＴＬ1及びＣＮＴＬ2によ
り、主アンプ３０が動作する前に両出力端子１１１，１
１２の電圧を同一のレベルに取ってやる役割をする。
１４は、ビットライン対ＢＬ1と／ＢＬ1の信号電圧を電
流に変換する役割をしている。そして、トランジスタ１
１と１２は、当該ビットラインＢＬ1，／ＢＬ1が選択さ
れる場合に、ＢＬ1，／ＢＬ1の信号に当該の電流を出力
側に伝達して、当該ビットラインＢＬ1，／ＢＬ1が選択
されない場合には、ビットライン信号が伝達されるのを
遮断する役割をする。一方、ＰチャンネルＭＯＳトラン
ジスタ１００は、制御信号ＣＮＴＬ1及びＣＮＴＬ2によ
り、主アンプ３０が動作する前に両出力端子１１１，１
１２の電圧を同一のレベルに取ってやる役割をする。
【０００５】
【発明が解決しようとする課題】前述したように、従来
のメモリアレイセンスアンプは、各ビットライン対ＢＬ
1，／ＢＬ1，…ＢＬn，／ＢＬnのための第２のセンスア
ンプ群Ｓ1，Ｓ2…Ｓnの両出力ノード１１１，１１２に
寄生キャパシタンス１０，２０が連結されている。
のメモリアレイセンスアンプは、各ビットライン対ＢＬ
1，／ＢＬ1，…ＢＬn，／ＢＬnのための第２のセンスア
ンプ群Ｓ1，Ｓ2…Ｓnの両出力ノード１１１，１１２に
寄生キャパシタンス１０，２０が連結されている。
【０００６】この寄生キャパシタンス１０，２０は、セ
ンスアンプ群Ｓ1，Ｓ2…Ｓnの両出力ノード１１１，１
１２から主アンプ３０の入力端子Ａ，／Ａに及ぶメタル
ラインによる寄生キャパシタンスである。
ンスアンプ群Ｓ1，Ｓ2…Ｓnの両出力ノード１１１，１
１２から主アンプ３０の入力端子Ａ，／Ａに及ぶメタル
ラインによる寄生キャパシタンスである。
【０００７】この寄生キャパシタンスにより、ビットラ
イン対ＢＬ1，／ＢＬ1が選択された場合に、負荷トラン
ジスタ１０１，１０２とセンスアンプＳ1によるセンシ
ング時間が長くなるので、主アンプ３０が動作する前
に、出力ノード１１１の電圧と出力ノード１１２の電圧
の間に十分な差が発生するまで待つのに所要される時間
が長くなるために、全体センシング速度が遅くなるよう
になる。
イン対ＢＬ1，／ＢＬ1が選択された場合に、負荷トラン
ジスタ１０１，１０２とセンスアンプＳ1によるセンシ
ング時間が長くなるので、主アンプ３０が動作する前
に、出力ノード１１１の電圧と出力ノード１１２の電圧
の間に十分な差が発生するまで待つのに所要される時間
が長くなるために、全体センシング速度が遅くなるよう
になる。
【０００８】図２は、図１の回路動作を説明するための
信号波形図である。同図において、（Ａ）は、カラムデ
コーダー１２０のアドレス入力端子Ａ1〜Ａmに入力され
るアドレス入力波形、（Ｂ）は、アドレス入力によるカ
ラムデコーダー１２０のＹＳ1出力端子に表われる波形
（ビットラインＢＬ1，／ＢＬ1が選択される場合であ
る）、（Ｃ）は、メモリアレイ内の第１のセンスアンプ
群（公知のビットラインセンスアンプ群：図示せず）に
より増幅されたビットラインＢＬ1，／ＢＬ1信号が展開
されるのを示している。そして、（Ｄ）は、ＥＱ端子へ
入力される波形であり、（Ｅ）は、制御信号端子ＣＮＴ
Ｌ1，ＣＮＴＬ2へ入力される波形を示し、（Ｆ）は、セ
ンスアンプの出力波形を表わしたものである。寄生キャ
パシタンス１０，２０により、第２センスアンプ群のセ
ンスアンプのセンシング時間がＴ1（図２の（Ｆ））と
同様に遅くなることを分ることができる。このように、
従来の回路では、センシング時間が遅れるという問題が
あった。
信号波形図である。同図において、（Ａ）は、カラムデ
コーダー１２０のアドレス入力端子Ａ1〜Ａmに入力され
るアドレス入力波形、（Ｂ）は、アドレス入力によるカ
ラムデコーダー１２０のＹＳ1出力端子に表われる波形
（ビットラインＢＬ1，／ＢＬ1が選択される場合であ
る）、（Ｃ）は、メモリアレイ内の第１のセンスアンプ
群（公知のビットラインセンスアンプ群：図示せず）に
より増幅されたビットラインＢＬ1，／ＢＬ1信号が展開
されるのを示している。そして、（Ｄ）は、ＥＱ端子へ
入力される波形であり、（Ｅ）は、制御信号端子ＣＮＴ
Ｌ1，ＣＮＴＬ2へ入力される波形を示し、（Ｆ）は、セ
ンスアンプの出力波形を表わしたものである。寄生キャ
パシタンス１０，２０により、第２センスアンプ群のセ
ンスアンプのセンシング時間がＴ1（図２の（Ｆ））と
同様に遅くなることを分ることができる。このように、
従来の回路では、センシング時間が遅れるという問題が
あった。
【０００９】本発明の目的は、センシング時間がとても
短いＤＲＡＭの高速センスアンプ回路を提供することに
ある。
短いＤＲＡＭの高速センスアンプ回路を提供することに
ある。
【００１０】
【課題を解決するための手段】このような目的を達成す
るために、本発明においては、メモリアレイ内の第２の
センスアンプ群の各センスアンプ毎、負荷トランジスタ
対を別において、第２のアンプ群の各センスアンプの出
力ノードと主アンプを分離するスイッチトランジスタを
備えることにより、図１のセンスアンプ出力ノード１１
１，１１２に発生する寄生キャパシタンス１０，２０が
センスアンプに大きい負荷として作用する影響をなくし
て、第２センスアンプ群のセンシング速度が速くなるよ
うにしている。そして、このスイッチトランジスタを、
第２のセンスアンプ群の出力ノード対１１１，１１２の
信号レベルが充分に隔たりができた上で、オン（ＯＮ）
させ、その出力ノード対の電圧差を主アンプに加えるこ
とにより、ずっと改善されたセンシングが得られるよう
にしている。
るために、本発明においては、メモリアレイ内の第２の
センスアンプ群の各センスアンプ毎、負荷トランジスタ
対を別において、第２のアンプ群の各センスアンプの出
力ノードと主アンプを分離するスイッチトランジスタを
備えることにより、図１のセンスアンプ出力ノード１１
１，１１２に発生する寄生キャパシタンス１０，２０が
センスアンプに大きい負荷として作用する影響をなくし
て、第２センスアンプ群のセンシング速度が速くなるよ
うにしている。そして、このスイッチトランジスタを、
第２のセンスアンプ群の出力ノード対１１１，１１２の
信号レベルが充分に隔たりができた上で、オン（ＯＮ）
させ、その出力ノード対の電圧差を主アンプに加えるこ
とにより、ずっと改善されたセンシングが得られるよう
にしている。
【００１１】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。図３は、本発明のセンスアンプ回路の一実
施例の構成を示す回路図である。
て説明する。図３は、本発明のセンスアンプ回路の一実
施例の構成を示す回路図である。
【００１２】本発明は、図３のように、ビットライン対
ＢＬ1，／ＢＬ1のため、第１センスバックアップ回路１
００内のトランジスタ１０１と１０２について、互いの
ゲートとドレーンをそれぞれ接続し、トランジスンタ１
０１，１０２のソースは、第１電源ＶDD1に接続する。
ビットライン対ＢＬ2，／ＢＬ2のためには、トランジス
タ２０１，２０２を利用して、同じ方法で接続する。ま
た、ビットライン対ＢＬn，／ＢＬnのためには、トラン
ジスタＮ０1，Ｎ０2を利用して、同じ方法で接続する。
このようにして、すべてのビットラインの第２のセンス
アンプ群のセンスアンプごとに、ＰチャンネルＭＯＳ負
荷トランジスタをそれぞれ別に置く。
ＢＬ1，／ＢＬ1のため、第１センスバックアップ回路１
００内のトランジスタ１０１と１０２について、互いの
ゲートとドレーンをそれぞれ接続し、トランジスンタ１
０１，１０２のソースは、第１電源ＶDD1に接続する。
ビットライン対ＢＬ2，／ＢＬ2のためには、トランジス
タ２０１，２０２を利用して、同じ方法で接続する。ま
た、ビットライン対ＢＬn，／ＢＬnのためには、トラン
ジスタＮ０1，Ｎ０2を利用して、同じ方法で接続する。
このようにして、すべてのビットラインの第２のセンス
アンプ群のセンスアンプごとに、ＰチャンネルＭＯＳ負
荷トランジスタをそれぞれ別に置く。
【００１３】第２のセンスアンプ群は、図１に示す既存
センスアンプと同様に、図３においても、ビットライン
ＢＬ1，／ＢＬ1のために、ＮチャンネルＭＯＳトランジ
スタ１１，１２のソースにトランジスタ１３，１４のド
レーンをそれぞれ接続して、トランジスタ１３，１４の
ソースは第２電源Ｖssに接続し、トランジスタ１１，１
２のドレーンはトランジスタ１０１と１０２のドレーン
に接続し、ノード１１１，１１２を構成する。また、ト
ランジスタ１３のゲートはビットラインＢＬ1に、そし
てトランジスタ１４のゲートはビットラインＢＬ1に接
続し、トランジスタ１１と１２のゲートはカラムデコー
ダー１２０の出力ライン端子ＹＳ1に接続する。
センスアンプと同様に、図３においても、ビットライン
ＢＬ1，／ＢＬ1のために、ＮチャンネルＭＯＳトランジ
スタ１１，１２のソースにトランジスタ１３，１４のド
レーンをそれぞれ接続して、トランジスタ１３，１４の
ソースは第２電源Ｖssに接続し、トランジスタ１１，１
２のドレーンはトランジスタ１０１と１０２のドレーン
に接続し、ノード１１１，１１２を構成する。また、ト
ランジスタ１３のゲートはビットラインＢＬ1に、そし
てトランジスタ１４のゲートはビットラインＢＬ1に接
続し、トランジスタ１１と１２のゲートはカラムデコー
ダー１２０の出力ライン端子ＹＳ1に接続する。
【００１４】また、第２のセンスアンプ群のセンスアン
プが動作する前に両出力ノード１１１，１１２を同じ電
圧レベルに取るために、イコライザトランジスタ１０３
のドレーンとソースを両出力ノード１１１，１１２に接
続する。そして、第２のセンスアンプ群の出力ノード対
１１１，１１２の信号を、主アンプ３０の入力ノード／
Ａ，Ａに伝達するスイッチの役割をするＮチャンネルＭ
ＯＳトランジスタ１５，１６と、各スイッチのオン、オ
フを制御するためにカラムデコーダー１２０から信号を
受け、出力ノード１１１と１１２の電圧差が適当になる
まで遅延させ、トランジスタ１５，１６のゲートに伝達
する遅延素子１７とを有する。
プが動作する前に両出力ノード１１１，１１２を同じ電
圧レベルに取るために、イコライザトランジスタ１０３
のドレーンとソースを両出力ノード１１１，１１２に接
続する。そして、第２のセンスアンプ群の出力ノード対
１１１，１１２の信号を、主アンプ３０の入力ノード／
Ａ，Ａに伝達するスイッチの役割をするＮチャンネルＭ
ＯＳトランジスタ１５，１６と、各スイッチのオン、オ
フを制御するためにカラムデコーダー１２０から信号を
受け、出力ノード１１１と１１２の電圧差が適当になる
まで遅延させ、トランジスタ１５，１６のゲートに伝達
する遅延素子１７とを有する。
【００１５】ビットラインＢＬ2，／ＢＬ2のための第２
のセンスアンプを構成するためには、トランジスタ２０
１，２０２，２０３，２１，２２，２３，２４，２５，
２６及び遅延素子２７を利用して、ビットラインＢ
Ｌ2，／ＢＬ2を前述したように第２のセンスアンプのよ
うな方法で接続する。また、トランジスタＮ０1，Ｎ
０2，Ｎ０3，Ｎ０4，Ｎ０5，Ｎ０6及び遅延素子Ｎ７を
利用して、ビットラインＢＬn，／ＢＬnのための第２の
センスアンプ群のセンスアンプを構成する。
のセンスアンプを構成するためには、トランジスタ２０
１，２０２，２０３，２１，２２，２３，２４，２５，
２６及び遅延素子２７を利用して、ビットラインＢ
Ｌ2，／ＢＬ2を前述したように第２のセンスアンプのよ
うな方法で接続する。また、トランジスタＮ０1，Ｎ
０2，Ｎ０3，Ｎ０4，Ｎ０5，Ｎ０6及び遅延素子Ｎ７を
利用して、ビットラインＢＬn，／ＢＬnのための第２の
センスアンプ群のセンスアンプを構成する。
【００１６】上記のように構成された本発明の作用効果
を、図３と図４を参照して、詳細に説明すれば、次のよ
うである。
を、図３と図４を参照して、詳細に説明すれば、次のよ
うである。
【００１７】まづ、カラムデコーダー１２０のアドレス
入力端子Ａ1…Ａnに、図４の（Ａ）と同様のアドレス入
力波形が入ってこない時には、トランジスタ１１，１２
が不導通にされ、トランジスタ１０３が導通されるの
で、出力ノード１１１，１１２は、図４の（Ｇ）の波形
より分るように、ＶDD1−ＶTで一定に保持される。ここ
で、ＶTは、トランジスタ１０１，１０２のスレシホー
ルド（threshold)電圧を表わす。
入力端子Ａ1…Ａnに、図４の（Ａ）と同様のアドレス入
力波形が入ってこない時には、トランジスタ１１，１２
が不導通にされ、トランジスタ１０３が導通されるの
で、出力ノード１１１，１１２は、図４の（Ｇ）の波形
より分るように、ＶDD1−ＶTで一定に保持される。ここ
で、ＶTは、トランジスタ１０１，１０２のスレシホー
ルド（threshold)電圧を表わす。
【００１８】一方、ビットラインＢＬ1，／ＢＬ1を選択
するための図４の（Ａ）のようなアドレス入力波形が、
カラムデコーダー１２０のアドレス入力端子Ａ1…Ａmに
入力されれば、一定のデコーディング時間Ｔdを経た
後、図４（Ｂ）のような波形が、カラムデコーダー１２
０の出力端子ＹＳ1に出力される。
するための図４の（Ａ）のようなアドレス入力波形が、
カラムデコーダー１２０のアドレス入力端子Ａ1…Ａmに
入力されれば、一定のデコーディング時間Ｔdを経た
後、図４（Ｂ）のような波形が、カラムデコーダー１２
０の出力端子ＹＳ1に出力される。
【００１９】また、図４の（Ａ）のようなアドレス入力
波形が入ってくるようになると、メモリアレイ内にある
第１のセンスアンプ（図示しない）の動作により、図４
の（Ｃ）のような信号波形がビットラインＢＬ1，／Ｂ
Ｌ1に提供される。
波形が入ってくるようになると、メモリアレイ内にある
第１のセンスアンプ（図示しない）の動作により、図４
の（Ｃ）のような信号波形がビットラインＢＬ1，／Ｂ
Ｌ1に提供される。
【００２０】このように、図４の（Ｂ）のようなアドレ
ス入力波形が第１センスバックアップ回路１００内の各
トランジスタ１１，１２，１０３のゲートに、そして、
図４の（Ｃ）のようなビットラインＢＬ1，／ＢＬ1の信
号波形がトランジスタ１３，１４のゲートにそれぞれ入
力されると、トランジスタ１１と１２は、導通され、ト
ランジスタ１０３は不導通にされる。ここで、図４の
（Ｃ）信号波形を見ると、ビットラインＢＬ1の電圧が
ビットライン／ＢＬ1の電圧より少し高いために、トラ
ンジスタ１１，１３を通じて流れる電流が、トランジス
タ１２，１４を通じて流れる電流より多くなる。
ス入力波形が第１センスバックアップ回路１００内の各
トランジスタ１１，１２，１０３のゲートに、そして、
図４の（Ｃ）のようなビットラインＢＬ1，／ＢＬ1の信
号波形がトランジスタ１３，１４のゲートにそれぞれ入
力されると、トランジスタ１１と１２は、導通され、ト
ランジスタ１０３は不導通にされる。ここで、図４の
（Ｃ）信号波形を見ると、ビットラインＢＬ1の電圧が
ビットライン／ＢＬ1の電圧より少し高いために、トラ
ンジスタ１１，１３を通じて流れる電流が、トランジス
タ１２，１４を通じて流れる電流より多くなる。
【００２１】また、図１で説明した、ノード１１１と１
１２に大きい負荷を作用されたメタルラインによる寄生
キャパシタンス１０，２０が、図３のノード１１１と１
１２には負荷として作用しないので、ノード１１１と１
１２の電圧差は瞬間的に隔たりができて、ノード１１１
の電圧がノード１１２の電圧より低くなり、トランジス
タ１０１と１０２の各ゲートが相互のドレーンに連結さ
れ正帰還を形成しているので、ノード１１１とノード１
１２の電圧差は、図４の（Ｇ）のようにますます大きく
なる。
１２に大きい負荷を作用されたメタルラインによる寄生
キャパシタンス１０，２０が、図３のノード１１１と１
１２には負荷として作用しないので、ノード１１１と１
１２の電圧差は瞬間的に隔たりができて、ノード１１１
の電圧がノード１１２の電圧より低くなり、トランジス
タ１０１と１０２の各ゲートが相互のドレーンに連結さ
れ正帰還を形成しているので、ノード１１１とノード１
１２の電圧差は、図４の（Ｇ）のようにますます大きく
なる。
【００２２】一方、図４の（Ｅ）のような信号波形がＥ
Ｑ端子に入力しながら、図４の（Ｂ）のようなカラムデ
コーダー１２０の出力信号波形が遅延素子１７により、
出力ノード対１１１，１１２の信号が所定の基準レベル
に到るのに必要な時間だけ遅延された図４の（Ｄ）のよ
うな信号波形が、トランジスタ１５と１６のゲートに加
えられると、トランジスタ１５と１６は導通状態にな
る。これによって、ノード１１１，１１２には、メタル
ライン寄生キャパシタンス１０，２０が連結される結果
を持つようになり、図４の（Ｇ）のように、ノード１１
１の電圧は急激に低くなり、ノード１１２の電圧が相対
的に徐々に低くくなる。
Ｑ端子に入力しながら、図４の（Ｂ）のようなカラムデ
コーダー１２０の出力信号波形が遅延素子１７により、
出力ノード対１１１，１１２の信号が所定の基準レベル
に到るのに必要な時間だけ遅延された図４の（Ｄ）のよ
うな信号波形が、トランジスタ１５と１６のゲートに加
えられると、トランジスタ１５と１６は導通状態にな
る。これによって、ノード１１１，１１２には、メタル
ライン寄生キャパシタンス１０，２０が連結される結果
を持つようになり、図４の（Ｇ）のように、ノード１１
１の電圧は急激に低くなり、ノード１１２の電圧が相対
的に徐々に低くくなる。
【００２３】この時、図４の（Ｆ）のような信号波形
が、制御信号端子ＣＮＴＬ1，ＣＮＴＬ2に入力される
と、主アンプ３０が動作するようになるが、主アンプ３
０の入力になるノード１１１，１１２の適当な電圧差に
より、ノード１１３，１１４の電圧は瞬間的に隔たりが
生じるために、ノード１１４の電圧は一層高くなり、ノ
ード１１３の電圧は一層低くなるようになる（図４の
（Ｈ）参照）。
が、制御信号端子ＣＮＴＬ1，ＣＮＴＬ2に入力される
と、主アンプ３０が動作するようになるが、主アンプ３
０の入力になるノード１１１，１１２の適当な電圧差に
より、ノード１１３，１１４の電圧は瞬間的に隔たりが
生じるために、ノード１１４の電圧は一層高くなり、ノ
ード１１３の電圧は一層低くなるようになる（図４の
（Ｈ）参照）。
【００２４】その後、ノード１１１とノード１１２の電
圧は、ノード１１３，１１４の影響を受け、ノード１１
３，１１４の電圧と、それぞれほぼ同じレベル（図４の
（Ｇ）参照）になる。
圧は、ノード１１３，１１４の影響を受け、ノード１１
３，１１４の電圧と、それぞれほぼ同じレベル（図４の
（Ｇ）参照）になる。
【００２５】なお、第２のセンスバックアップ回路２０
０と、第３のセンスバックアップ回路３００の動作過程
とは、前述した第１のセンスバックアップ回路１００の
動作過程と同一なので、説明を省略する。
０と、第３のセンスバックアップ回路３００の動作過程
とは、前述した第１のセンスバックアップ回路１００の
動作過程と同一なので、説明を省略する。
【００２６】
【発明の効果】こうして、本発明によれば、次の効果が
期待できる。
期待できる。
【００２７】第１に、センスアンプ群の負荷トランジス
タ対を各センスアンプ毎別にして、第２のアンプの出力
ノードと主アンプを分離するスイッチトランジスタを備
えることにより、センスアンプのセンシング速度が速く
なる。
タ対を各センスアンプ毎別にして、第２のアンプの出力
ノードと主アンプを分離するスイッチトランジスタを備
えることにより、センスアンプのセンシング速度が速く
なる。
【００２８】第２に、スイッチトランジスタをセンスア
ンプの出力ノード対の信号レベルが十分に隔たった後に
オンさせ、その出力ノード対の電圧差を主アンプに加え
ることにより、一層改善されたセンシング速度が得られ
る利点がある。
ンプの出力ノード対の信号レベルが十分に隔たった後に
オンさせ、その出力ノード対の電圧差を主アンプに加え
ることにより、一層改善されたセンシング速度が得られ
る利点がある。
【図１】従来のＤＲＡＭセンスアンプ回路を示す回路
図。
図。
【図２】（Ａ）〜（Ｆ）は図１における説明するための
信号波形図。
信号波形図。
【図３】本発明のセンスアンプ回路の一実施例の構成を
示す回路図。
示す回路図。
【図４】（Ａ）〜（Ｈ）は図３における説明のための信
号波形図。
号波形図。
１００…第１センスバックアップ回路 ２００…第２センスバックアップ回路 ３００…第３センスバックアップ回路 ３０…主アンプ １７，２７，Ｎ７…遅延素子 ＣＮＴＬ1，ＣＮＴＬ2…制御信号端子 ＢＬ1，／ＢＬ1，ＢＬ2，／ＢＬ2，ＢＬn，／ＢＬn…ビ
ットライン端子 Ａ1…Ａm…アドレス入力端子 １１〜１６，１０１〜１０３…トランジスタ ２１〜２６，２０１〜２０３…トランジスタ Ｎ1〜Ｎ6，Ｎ０1〜Ｎ０3…トランジスタ
ットライン端子 Ａ1…Ａm…アドレス入力端子 １１〜１６，１０１〜１０３…トランジスタ ２１〜２６，２０１〜２０３…トランジスタ Ｎ1〜Ｎ6，Ｎ０1〜Ｎ０3…トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金 泓柱 大韓民国大田直轄市大徳区法洞三湖アパー ト１−1403 (72)発明者 金 大容 大韓民国大田直轄市中区牧洞現代アパート 103−602
Claims (2)
- 【請求項１】複数のビットライン対ＢＬ1，／ＢＬ1，Ｂ
Ｌ2，／ＢＬ2，…ＢＬn，／ＢＬnとそれぞれ連結される
複数のセンスアンプを具備するもので、上記複数のセン
スアンプ各々は、 ビットライン信号によってオン／オフされる電流変化ト
ランジスタＮ3，Ｎ4と、主アンプ３０の入力端／Ａ，Ａ
とそれぞれ連結される出力ノード対１１１，１１２と上
記直流変換トランジスタＮ3，Ｎ4の間にそれぞれ連結さ
れてカラムデコーダー１２０の出力信号によりオン／オ
フされる伝達トランジスタＮ1，Ｎ2とを含むものであ
る、ＤＲＡＭアレイのセンスアンプ回路において、 上記複数のセンスアンプと異なる出力ノード対１１３，
１１４の間にそれぞれ連結され、 寄生キャパシタンス１０，２０が上記センスアンプの負
荷として適用することを防ぎ、 上記出力ノード対１１１，１１２それぞれの信号が所定
の基準レベルに到るのに所要される所定の時間Ｄのあい
だ上記カラムデコーダー１２０の出力信号などをそれぞ
れ遅延させ、上記複数のセンスバックアップ手段として
それぞれ提供する複数の遅延手段１７，２７，Ｎ７を含
むことを特徴とするＤＲＡＭアレイのセンスアンプ回
路。 - 【請求項２】請求項１において、 上記複数のセンスバックアップ手段それぞれは、 上記伝達トランジスタＮ1，Ｎ2と電源ＶDD1の間に連結
され各センスアンプの負荷として適用する負荷トランジ
スタＮ０１，Ｎ０２と、上記カラムデコーダー１２０の
出力により上記出力ノード対１１１，１１２の電圧レベ
ルを同一にするためのイコライザトランジスタＮ０３及
び、上記遅延手段の出力により上記出力ノード対１１
１，１１２と上記主アンプ３０を電気的に接続するか遮
断するためのスイッチトランジスタＮ５，Ｎ６を含むこ
とを特徴とするＤＲＡＭアレイのセンスアンプ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910024254A KR940008149B1 (ko) | 1991-12-24 | 1991-12-24 | Dram 어레이의 센스앰프회로 |
| KR91-24254 | 1991-12-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05342871A true JPH05342871A (ja) | 1993-12-24 |
| JPH07122991B2 JPH07122991B2 (ja) | 1995-12-25 |
Family
ID=19325912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4344200A Expired - Lifetime JPH07122991B2 (ja) | 1991-12-24 | 1992-12-24 | Ｄｒａｍアレイのセンスアンプ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH07122991B2 (ja) |
| KR (1) | KR940008149B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980082924A (ko) * | 1997-05-09 | 1998-12-05 | 윤종용 | 반도체 메모리 장치의 감지 증폭기 |
| US7471112B2 (en) | 2005-11-16 | 2008-12-30 | Elpida Memory, Inc. | Differential amplifier circuit |
-
1991
- 1991-12-24 KR KR1019910024254A patent/KR940008149B1/ko not_active Expired - Lifetime
-
1992
- 1992-12-24 JP JP4344200A patent/JPH07122991B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980082924A (ko) * | 1997-05-09 | 1998-12-05 | 윤종용 | 반도체 메모리 장치의 감지 증폭기 |
| US7471112B2 (en) | 2005-11-16 | 2008-12-30 | Elpida Memory, Inc. | Differential amplifier circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07122991B2 (ja) | 1995-12-25 |
| KR930014585A (ko) | 1993-07-23 |
| KR940008149B1 (ko) | 1994-09-03 |
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Legal Events
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