JPH05343632A

JPH05343632A - Ｃｍｏｓ素子と工程

Info

Publication number: JPH05343632A
Application number: JP2418207A
Authority: JP
Inventors: James R Pfiester; ジェームス・ルール・フィエスター; Thomas C Mele; トーマス・シー・メレ; Young Limb; ヤング・リム
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1989-12-27
Filing date: 1990-12-26
Publication date: 1993-12-24

Abstract

(57)【要約】【目的】シリコン・ゲー卜電極と相互接続部の抵抗を
引き下げ、しきい電圧の望ましくないシフトを発生させ
ることなく、ソースおよびドレイン領域にケイ化接触部
を設けたＣＭＯＳ素子およびその製造方法を提供する。【構成】ＣＭＯＳ素子１０が、ＮＭＯＳトランジスタ
１２およびＰＭＯＳトランジスタ１４から成り、各トラ
ンジスタは、ケイ化ソースおよびドレイン電極２８、４
４と、窒化チタンバリヤ層を含むシリコン・ゲート電極
２４、４０とを有する。両トランジスタは、窒化チタン
バリヤ材料の層で覆われたシリコン層４８によって、互
いに結合されている。ソースおよびドレイン領域は、シ
リコン・ゲート電極との反応を阻止されたケイ化コバル
トその他のケイ化金属でケイ化され、窒化チタンバリヤ
層の存在により相互接続される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般的にＣＭＯＳ素子
とＣＭＯＳ素子の製造方法に関し、更に詳しくは、ケイ
化ＣＭＯＳ素子とその製造工程に関する。

【０００２】

【従来技術および解決すべき課題】多くのＣＭＯＳ集積
回路を製造する場合、集積回路の機能を実行するため
に、組合わされる種々の素子を相互に接続するためのゲ
ート電極および材料の両方として多結晶またはアモルフ
ァス・シリコンを使用する。多結晶シリコンには、導電
性を決定する不純物が多量に添加されてこの材料の導電
性を増加させ、これによって回路の速度を増加させ、個
々のトランジスタの相互コンダクタンスを増加させ、ま
たは回路の性能を改善する。しかし、不純物を多量に添
加された薄いシリコン層は、なおかなりの抵抗を有し、
最適の回路速度を達成するにはれを抑えなければならな
い。薄いシリコン層の抵抗は、シリコン上にケイ化物層
を形成することによって受入れ可能な水準まで低下させ
ることができる。半導体基板との接触点にケイ化物層が
あると、基板領域と相互接続手段との間の接触抵抗をま
た改善することができる。しかし、シリコンの薄層上に
ケイ化物層を設けると、重要な素子のパラメータに受入
れることのできないシフトが発生する。このことを理解
するには、シリコン・ゲートＭＯＳトランジスタのしき
い電圧は、シリコン・ゲート電極内の不純物添加の水準
によって決まることに留意しなければならないが、この
理由は、この不純物の添加水準によって、ゲート電極と
その下にある基板との間の作業機能（ｗｏｒｋｆｕｎ
ｃｔｉｏｎ）が決定されるからである。ＰチャンネルＭ
ＯＳトランジスタのゲート電極にはＰ型添加物を添加
し、Ｎチャンネル・トランジスタのゲート電極にはＮ型
添加物を添加するのが一般的である。Ｎチャンネルおよ
びＰチャンネル・トランジスタのゲート電極は、これら
のゲー卜電極が作られている同じ薄いシリコン層のパタ
ーン化された部分によってしばしば共に接続される。異
なった素子のゲート電極の間のこの相互接続部は、意図
した回路の機能を実行するための素子の通常の相互接続
部である。添加不純物の拡散は、ケイ化されたシリコン
層内で非常に加速される。その結果、添加不純物はケイ
化シリコン層を通って急速に拡散し、これによって、Ｐ
チャンネル・トランジスタのゲート電極が急速に移動す
るＮ型添加不純物を添加され、Ｎチャンネル・トランジ
スタの場合には逆の現象が発生するという有害な結果が
もたらされる。これによって、例えばＰチヤンネル・ト
ランジスタのしきい電圧が受入れることのできない高い
値に充電される。

【０００３】したがって、シリコン・ゲート電極と相互
接続部の抵抗を引き下げ、しきい電圧の望ましくないシ
フトを発生させることなく、ソースおよびドレイン領域
にケイ化接触部を設ける方法が必要である。

【０００４】

【課題を解決するための手段】素子およびこの素子を製
造する方法が開示され、ここでソースおよびドレイン領
域上に金属シリカ物を形成する前に、導電性の障壁層が
シリコン・ゲート電極上に形成される。本発明の１実施
例によれば、ＣＭＯＳ素子が提供され、この素子は金属
ケイ化物と接触する第１ソースおよびドレイン領域を有
する第１ＰチャンネルＭＯＳトランジスタと窒化チタン
層を有する第１シリコン・ゲート電極を有する。この素
子は、更に第２ＮチャンネルＭＯＳトランジスタを有
し、このトランジスタは、また金属ケイ化物と接触する
ソースおよびドレイン領域と窒化チタン層を有する第２
シリコン・ゲート電極を有する。窒化チタンの上部層を
有するシリコン層を含む相互接続手段が設けられて、第
１および第２ゲート電極を結合する。

【０００５】

【実施例】第１図は、本発明によるＣＭＯＳ集積回路の
一部１０の断面図である。この集積回路の部分１０は、
ＮチャンネルＭＯＳトランジスタ１２とＰチャンネルＭ
ＯＳトランジスタ１４を有する。実際の集積回路は、所
望の回路機能を達成するため、正しく相互に接続された
このような多くの素子を有している。Ｎチャンネル・ト
ランジスタ１２は、単結晶シリコン基板のＰ型表面領域
１６に形成される。Ｐ型表面領域１６にはＮ型ソースお
よびドレイン領域１８が形成され、これらの領域はチャ
ンネル領域２０によって分離されている。上部に位置す
るチャンネル領域２０は、ゲート絶縁物２２とシリコン
・ゲー卜電極２４である。ゲート電極２４は、多結晶シ
リコンまたはアモルファス・シリコンであるが、この説
明目的のため以下では多結晶シリコン・ゲート電極とす
る。本発明によれば、上部に位置するゲート電極２４
は、窒化チタン層のような導電性障壁層２６の層２６で
ある。更に、本発明によれば、ソースおよびドレイン領
域１８には金属ケイ化物２８が接触し、この金属ケイ化
物２８は側壁スペーサ３０によってゲート電極２４から
間隔をあけて設けられている。同様に、ＰチャンネルＭ
ＯＳトランジスタ１４はＮ型表面領域３２に形成され、
チャンネル領域３６によって分離されたＰ型ソースおよ
びドレイン領域３４を有する。上部に位置するチャンネ
ル領域３６はゲート絶縁物３８とシリコン・ゲート電極
４０である。本発明によれば、ゲート電極４０の上部に
は窒化チタン層のような導電性障壁層４２が重なってい
る。更に、本発明によれば、ソースおよびドレイン領域
３４には金属ケイ化物４４が接触し、この金属ケイ化物
４４は側壁スペーサ４６によってゲート電極４０から間
隔をあけて設けられている

【０００６】第２図は、１２および１４のような２つの
素子が回路の機能を実行するための１部としてどの様に
して相互に接続されているかを概略的に示す平面図であ
る。図に示すように、ＮチャンネルＭＯＳトランジスタ
１２は、素子１２のゲート電極２４を素子１４のゲー卜
電極４０に結合する相互接続部４８によってＰチャンネ
ルＭＯＳトランジスタ１４に結合されている。この実施
例の場合、素子１２は点線５０によって境界を設けたＰ
型ウェル（ｗｅｌｌ）領域１６に形成される。本発明は
したがってＰウェル構造を示すが、本発明はＮウェル構
造またはツイン・ウェル構造にも同様に適応することが
できる。素子１２のゲート電極２４には、Ｎ型不純物が
多量に添加され、ゲート電極４２はＰ型不純物が多量に
添加される。本発明によれば、ゲート電極２４と４０お
よび相互接続部４８は窒化チタンのような導電性障壁材
料の層によってカバーされる。ゲート電極２４のいずれ
かの側は、Ｎ型ソースおよびドレイン領域１８であり、
ゲー卜電極４０のいずれかの側は、Ｐ型ソースおよびド
レイン領域３４である。ゲート電極および相互接続部の
抵抗は、窒化チタンまたはその他の導電性障壁材料によ
って、不純物を添加された多結晶シリコン単独によって
達成できるよりも低い値に引き下げられる。

【０００７】第３図ないし第６図は、本発明の１実施例
による製造段階を示す断面図である。図示の工程の段階
において、トランジスタ１２のようなＮチャンネルＭＯ
Ｓトランジスタの一部が形成される。ＰチャンネルＭＯ
Ｓトランジスタを形成するのにまた必要な別の段階も参
照するが、これらの別の段階の詳細な説明と図示は、本
発明による工程を理解する場合に必要ではない。

【０００８】第３図に示すように、ＣＭＯＳ集積回路の
ＮチャンネルＭＯＳトランジスタ部分を形成する工程は
Ｐ型表面領域１６を有するシリコン基板によって開始さ
れる。上部に位置する基板１６はゲート絶縁物５２の層
であり、これは１０ないし３０ナノメートルの厚さを有
する熱成長シリコン二酸化物の層であることが望まし
い。上部に位置するゲート絶縁物３２は、不純物を添加
しない多結晶シリコン５４の層と導電性障壁材料５６の
層である。多結晶シリコン層５４は、化学的蒸着法によ
って２００ないし４００ナノメートルの厚さに堆積され
ることが望ましい。障壁材料５６は窒化チタンであるこ
とが望ましく、この窒化チタンは反応性スパッタリング
または化学的蒸着法によって多結晶シリコン層５４の上
部表面に設けられる。以下で窒化シリコンと称するこの
障壁材料５６は、約３０ないし２００ナノメートルの厚
さを有する。

【０００９】第４図に示すように、この工程は引き続き
多結晶シリコン層５４と窒化チタン層５６のパターン化
を行って多結晶シリコンのゲート電極２４を形成し、こ
のゲート電極２４の上部には窒化チタン障壁層２６が形
成される。層５４と５６のパターン化は、従来のフォト
グラフイーとエッチングによって行われる。同時に、ゲ
ート電極２４とその上に形成される窒化シリコン層２６
のパターン化が行われ、この回路を実行するのに使用さ
れるその他の素子のゲート電極と多結晶シリコンの相互
接続線もまたパターン化される。したがって、この回路
の機能を形成するＰチャンネル・トランジスタおよびＮ
チャンネル・トランジスタのゲート電極はその上部に窒
化チタンの障壁層の形成される不純物を添加していない
多結晶シリコンによって形成される。更に、多結晶シリ
コンと窒化チタンの同じ層は、回路上の素子の多くを相
互接続するために使用される。

【００１０】ソースおよびドレイン領域１８が、次にゲ
ート電極２４と窒化チタン層２６を添加物のマスクとし
て使用してＮ型添加物を基板に選択的に導入することに
よってＰ型表面領域１６に形成される。

【００１１】これらの添加物は、イオン注入の間、回路
のＰチャンネルＭＯＳトランジスタをマスクするために
フォトレジストを使用し、Ｎ型導電性を決定するイオン
をイオン注入することによって導入されることが望まし
い。したがって、Ｎ型添加物は、ＮチャンネルＭＯＳト
ランジスタのソースおよびドレイン領域に対してのみ導
入される。別の段階（図示せず）で、Ｐ型添加不純物が
同様に選択的な方法で基板に導入され、製造中のＰチャ
ンネルＭＯＳトランジスタのソースおよびドレイン領域
を形成する。これらのＰ型不純物をＰチャンネル・ソー
スおよびドレイン領域に導入している間、Ｎチャンネル
・トランジスタは、例えばＮチャンネル・トランジスタ
にフォトレジストのパターン化された層を重ねることに
よってこれの導入から保護される。

【００１２】第３図ないし第６図に示す実施例は、ＬＤ
ＤＭＯＳ構造を示し、ここで少量の不純物を添加され
たドレイン領域がゲート電極と自己整合し、引き続いて
より多くの不純物を添加したドレイン領域がゲート電極
から離れた位置に設けられる。図示していないがこれら
の素子は、オプションとして少量の不純物を添加された
ドレイン構造を設けることなく形成することが可能であ
り、したがって、ソースおよびドレイン領域１８は、Ｎ
型不純物を多量に添加される。多くの場合、ＬＤＤ構造
はＮチャンネル素子上のみに使用され、これに付随する
Ｐチャンネル素子は１つの多量の不純物を添加したドレ
イン領域によって形成される。このようなドレイン構造
の選択は、ソースおよびドレイン領域の正確な構造が本
発明自身によって限定されていないので、本発明内で容
易に考案することができる。

【００１３】第５図に示すように、この工程は、引き続
いてゲート電極の端部に側壁スペーサ３０を形成する。
これらの側壁スペーサは、低温酸化物（ＬＴＯ）のよう
な材料または窒化シリコン等のようなその他の材料から
形成される。スペーサを形成する材料は、ゲー卜電極構
造上に堆積され、引き続き例えば反応性イオン・エッチ
ングによって異方性にエッチングされ、窒化チタンの障
壁層を露出させる。異方性エッチングまたはその後に行
われる等方性エッチングによって側壁スベーサ３０の保
護していない誘電体層５２の部分が除去される。誘電体
層のこの部分を除去することによって、ゲート電極２４
から間隔をあけて設けられたソースおよびドレイン領域
の一部が露出される。２２の符号で示す誘電体層５２の
残りの部分は素子のゲート絶縁分を形成する。

【００１４】側壁スペーサを所定の場所に形成すると、
コバルトまたはその他のケイ化物形成金属の層が構造上
に堆積されてコバルト・ケイ化物２８またはその他の金
属ケイ化物の層を形成し、ここでこのケイ化物形成検金
属はシリコンと接触する。したがって、ケイ化物はソー
スおよびドレイン領域１８の露出部分および関連するＰ
チャンネル・トランジスタのソースおよびドレイン領域
上に形成される。このケイ化物は窒化チタン上には形成
されず、またＬＴＯスペーサまたは構造内に存在するフ
ィールド絶縁部のようなその他の誘電材料上にも形成さ
れない。未反応コバルトは、金属エッチング剤内でのエ
ッチングによって窒化チタンの表面および反応の発生し
なかったその他の領域から除去され、この金属エッチン
グ剤はまたこの窒化チタンまたはケイ化物を腐蝕しな
い。例えば、未反応コバルトは、７５重量パーセントの
リン酸、２パーセントの硝酸、１０パーセントの酢酸お
よびこれらの残りの部分に水を含むエッチング溶液内で
エッチングすることによって構造から除去される。この
側壁スペーサ３０によって、ゲート電極とこれに関連す
るソースまたはドレイン領域との間でブリッジが発生す
ることまたはこれらの間で電気的接続が発生することが
防止される。

【００１５】この製造工程の部分は、高い濃度のＮ型導
電性決定添加不純物を選択的にＮチャンネル素子に添加
することによって完了する。ヒ素イオンまたはリン・イ
オンがゲート電極２４とケイ化物領域２８に注入され、
この回路のＰチヤンネル・トランジスタはパターン化さ
れたフォトレジスト層によって保護されることが望まし
い。Ｎ型イオンの注入は矢印５８によって示す。Ｎ型イ
オンは、窒化チタンの上部層を浸透するのに十分なエネ
ルギーでイオンを注入することによって、シリコン・ゲ
ート電極に導入される。Ｎ型イオンが同時にコバルト・
ケイ化物内にまたはこれを介してに注入される。これに
続いて行われる添加不純物の熱による再分配によって、
高濃度のＮ型添加不純物はケイ化物から上部に位置する
Ｐ型表面領域１６に拡散され、コバルト・ケイ化物とゲ
ート電極２４から間隔をあけて設けられたソースおよび
ドレイン領域の露出部分との間に抵抗の低い接点を形成
する。同様の不純物を添加する段階において、Ｐ型導電
性を決定する不純物が集積回路のＰチャンネル・トラン
ジスタに導入され、一方Ｎチャンネル・トランジスタは
パターン化されたフォトレジストの層のような上部に位
置するマスクを設けることによって、これの導入から保
護される。

【００１６】この素子は、ここで絶縁物の上部保護層、
別の相互接続層等を設けることによって、従来の方法で
完成される。この完成された素子は、高導電性のゲート
電極と高導電性の相互接続材料を有し、これらの各々は
不純物を添加した多結晶シリコの層と導電性障壁材料の
上部層によって構成される。各素子のソースおよびドレ
イン領域は金属ケイ化物によってケイ化され、この金属
ケイ化物によって低い接触抵抗を有する高導電性素子領
域が設けられる。相互接続部はケイ化されず、したがっ
て、添加不純物の拡散がケイ化された多結晶シリコンを
介して加速されるという問題が回避される。

【００１７】上述した本発明の実施例において、シリコ
ン・ゲート電極は、導電性障壁材料の上部層を介して添
加物を導入することによって、不純物を添加される。こ
のことは、障壁層が十分薄くて添加不純物の十分な量が
障壁層を介して通過し、下部にあるシリコン層に対して
十分に不純物を添加することが必要である。しかし、も
し上部障壁層が薄過ぎれば、その層の抵抗が増加し、ゲ
ート電極の抵抗を削減するかまたは最少にすることと線
を相互に接続することとの目標で妥協が行われる。本発
明の他の実施例（図示せず）によれば、この問題は、窒
化チタンの上部に位置する層を堆積する前に、Ｎ型また
はＰ型の導電性を決定するイオンによってイオン注入を
行い、多結晶シリコン５４の層に選択的に不純物を添加
することによつて解決することができる。例えば、Ｎチ
ャンネル・トランジスタのイオン注入の期間中Ｐチャン
ネル・トランジスタをフォトレジストでマスクし、Ｐチ
ャンネル・トランジスタのイオン注入の期間中Ｎチャン
ネル・トランジスタをフォトレジストでマスクすること
によって、ＮチャンネルおよびＰチャンネル・トランジ
スタ領域の多結晶シリコンは、別々に不純物を添加され
る。多結晶シリコンに対する選択的な不純物の添加に続
いて、窒化チタンまたはその他の障壁材料が多結晶シリ
コン層の上部を覆うように加えられ、この工程は上述し
たように進行される。

【００１８】本発明の更に他の実施例では、多結晶シリ
コン導電体の抵抗は窒化チタンの層の下にチタン・ケイ
化物を導入することによって引き下げられる。このチタ
ン・ケイ化物層はゲート電極の抵抗を低下させ、窒化チ
タンはチタン・ケイ化物とコバルトまたはその他のケイ
化物形成金属の層との間の相互反応を防止する。チタン
・ケイ化物の層は、不純物を添加していない多結晶シリ
コン層の上部を覆うように約２０ナノメータの厚さを有
するチタン層を堆積することによって形成することがで
きる。これに続いて、窒素または窒素を含有する周辺部
を熱によって急速にアニールを行い、チタンをこのチタ
ンが多結晶シリコンと接触するチタン・ケイ化物に変換
すると共にこのチタンの上部表面をチタン窒化物に変換
する。上記の第４図ないし第６図に示す段階を次に実行
する。

【００１９】当業者は本発明の精神から逸脱することな
く変形と変化を行うことができことを認識する。例え
ば、導電性障壁層として窒化チタン以外の他の材料を導
電性障壁層として使用することができる。この障壁層
は、所望の導電性を得るために十分に導電し、その後に
行われる処理に耐えることができ、ケイ化物形成金属と
両立し、未反応のケイ化物形成金属を除去するのに使用
されるエッチング剤に対して抵抗性のある材料から選択
しなければならない。更に、タングステン、タングステ
ン・ケイ化物、タンタル・ケイ化物等の他の材料を窒化
チタン層上に形成し、多結晶シリコン層の相互接続部の
抵抗を更に低下させることができる。プラチナまたはパ
ラジュウムのような他の金属をまた使用してケイ化物を
形成することが可能であり、これによってケイ化物形成
金属を設けることが選択された導電性障壁材料と両立す
る。

【図面の簡単な説明】

【図１】本発明によるＣＭＯＳ素子の一部の断面図であ
る。

【図２】本発明による相互に結合されたＣＭＯＳ素子の
概略平面図である。

【図３】本発明の１実施例による工程段階の断面図を示
す。

【図４】本発明の１実施例による工程段階の断面図を示
す。

【図５】本発明の１実施例による工程段階の断面図を示
す。

【図６】本発明の１実施例による工程段階の断面図を示
す。

【符号の説明】

１０ＣＭＯＳ集積回路の一部１２ＮチャンネルＭＯＳトランジスタ１４ＰチャンネルＭＯＳトランジスタ１６Ｐ型表面領域（ウェル領域）１８Ｎ型ソースおよびドレイン領域２０、３６チャンネル領域２２、３８ゲート絶縁部２４、４０ゲート電極２６、４２導電性障壁層２８金属ケイカ物３０、４６側壁スペーサ３２Ｎ型表面領域３４Ｐ型ドレインおよびソース領域４４金属ケイ化物４８相互接続部５２誘電体層５４多結晶シリコン層５６障壁材料

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所 9054−4ＭＨ０１Ｌ 27/08 ３２１Ｆ (72)発明者ヤング・リムアメリ力合衆国テキサス州オースチン、パレード・リッジ5626

Claims

【特許請求の範囲】

【請求項１】金属シリカ物の接触する第１ソース及び
ドレイン領域と導電性障壁材料の層を含む第１シリコン
・ゲード電極を有する第１ＰＭＯＳトランジスタ；金属
シリカ物の接触する第２ソース及びドレイン領域と導電
性障壁材料の層を含む第２シリコン・ゲード電極を有す
る第２ＮＭＯＳトランジスタ；およびシリコンおよび導
電性障壁材料の層によって構成され前記第１及び第２シ
リコン・ゲート電極を結合する手段；によって構成され
ることを特徴とするＣＭＯＳ素子。
【請求項２】その上に窒化シリコンの層が形成される
第１Ｐ型多結晶シリコン・ゲート電極と前記第１ゲート
電極の反対側に形成される第１ソースおよびドレイン領
域を有する第１ＰＭＯＳトランジスタであって、前記第
１ソースおよびドレイン領域が前記第１ゲート電極と整
合され、これに対して金属ケイ化物が接触している前記
第１ＰＭＯＳトランジスタ；その上に窒化シリコンの層
が形成される第２Ｎ型多層シリコン・ゲート電極と前記
第２Ｎ型多結晶ゲー卜・シリコン電極の反対側に形成さ
れる第２ソースおよびドレイン領域を有する第２ＮＭＯ
Ｓトランジスタであって、前記第２ソースおよびドレイ
ン領域が前記第２Ｎ型多結晶シリコン・ゲート電極と整
合された少量の不純物を添加したＮ型領域と前記Ｎ型多
結晶シリコン・ゲート電極から間隔をあけて設けた多量
の不純物を添加したＮ型領域を有し、前記多量の不純物
を添加したＮ型領域には金属ケイカ物が接触している前
記第２ＮＭＯＳトランジスタ；および前記第１Ｐ型多結
晶シリコン・ゲート電極と前記第２Ｎ型多層シリコン・
ゲート電極とを結合するための窒化シリコンを上部に設
けた多結晶シリコンによって構成される手段；によって
構成されることを特徴とするＣＭＯＳ素子。
【請求項３】第１Ｎ型表面領域と第２Ｐ型表面領域を
有し、その上にゲート絶縁物を形成するシリコン基板を
設ける段階；前記ゲート絶縁物の上に位置するシリコン
層を堆積する段階；前記シリコン層の上に位置する導電
性障壁材料の層を形成する段階；前記導電性障壁材料の
層と前記シリコン層にパターンを形成し、前記第１表面
領域の上に位置する第１ゲート電極、前記第２表面領域
の上に位置する第２ゲート電極、および前記第１および
第２ゲート電極を相互に接続する手段を形成する段階；
前記第１ゲート電極と前記第１表面領域の部分に選択的
にＰ型の導電性を決める不純物を添加してＰチャンネル
・トランジスタの不純物を添加したソースおよびドレイ
ン領域とゲート電極を形成する段階；前記第２ゲート電
極と前記第２表面領域の部分に選択的にＮ型の導電性を
決める不純物を添加してＮチャンネル・トランジスタの
不純物を添加したソースおよびドレイン領域とゲート電
極を形成する段階；および前記ＮチャンネルおよびＰチ
ャンネルトランジスタの前記ソースおよびドレイン領域
の不純物を添加した部分にコバルトシリカ物を形成する
段階；によって構成されることを特徴とするＣＭＯＳ素
子の製造方法。