JPH05343979A - 高速レベルシフト回路 - Google Patents

Abstract

(57)【要約】 【目的】絶縁ゲート電界効果型トランジスタを用い、か
つ複数の電源系を持つ集積回路において、異なった電源
系の信号をやりとりするレベルシフト回路において、低
消費電流で応答性の高いレベルシフト回路を提供する。 【構成】立ち下がりは速いが、立ち上がりは遅いという
特徴を持ったレベルシフト回路と、ラッチ回路と選択回
路とを内部に有する高速信号選択回路を組み合わせた。
この構成より、レベルシフト回路の第１、第２の出力は
共に立ち上がりは遅いが、立ち下がりは速いので、それ
ら応答性の速い立ち下がり信号を高速信号選択回路によ
って選択して出力する。 【効果】低消費電流でありながら、立ち下がりも、立ち
上がりも応答の速い高速レベルシフト回路が実現する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は絶縁ゲート電界効果型ト
ランジスタ（以下ＭＯＳＦＥＴと略す）を用い、かつ複
数の電源系を持つ集積回路において、異なった電源系の
信号をやりとりするレベルシフト回路を高速に動作させ
る技術に関するものである。

【０００２】

【従来の技術】集積回路においては、例えば液晶を用い
た表示回路を駆動するときには昇圧回路を用いて高い電
圧を作る場合があり、また低消費電流の回路を得る為に
低い電圧の定電圧回路を用いる場合等があって集積回路
内部において異なった電圧で動作している回路が混在し
ていることが多々ある。そしてそれらの回路は互いに信
号が往き来していることが一般的であるが、低い電圧系
の回路の信号で高い電圧系の回路を動かす場合にはそれ
らを結合する回路が必要となる。そしてこの回路をレベ
ルシフト回路と呼ぶ。レベルシフト回路において主な問
題の特性は消費電流と高速応答特性であり、その観点か
らレベルシフト回路は次第に改良されてきた。図７〜図
９は従来のレベルシフト回路の例であり、古い順に並べ
てある。つまり順に改良の歴史でもある。図７は西独国
特許公開２１５４８７７（ＤＥ、Ａ）の回路であり、図
８は日本国特許公開昭５７−７８２２７の回路であり、
図９は日本国特許公告昭５７−５９６９０の回路であ
る。以上の図７〜図９の従来のレベルシフト回路を特に
用いない場合の問題を図６で簡単に説明する。

【０００３】図６において６０１、６０３はＰ型ＭＯＳ
ＦＥＴであり、６０２、６０４はＮ型ＭＯＳＦＥＴであ
る。Ｎ型ＭＯＳＦＥＴ６０２、６０４のソース電極は０
電位である負極に接続されている。Ｐ型ＭＯＳＦＥＴ６
０１のソース電極は電位Ｅ1である第１の正極に接続さ
れている。Ｐ型ＭＯＳＦＥＴ６０３のソース電極は電位
Ｅ2である第２の正極に接続されている。ここでＥ1＜Ｅ
2とする。入力信号６０５はＭＯＳＦＥＴ６０１、６０
２からなる反転回路を駆動して反転入力信号６０６とな
り、ＭＯＳＦＥＴ６０３、６０４からなる反転回路のゲ
ートに入力する。さて以上の回路で出力端子６０７は０
〜Ｅ2の間の電位をとるが、出力端子６０７の電位を０
にする場合にはＭＯＳＦＥＴ６０４をオン（ＯＮ）し
て、ＭＯＳＦＥＴ６０３をオフ（ＯＦＦ）するので反転
入力信号６０６の電位は高い方が良いが、反転入力信号
６０６の電位は０〜Ｅ1の間にしかとれないので反転入
力信号６０６の電位をＥ1とした場合でもＭＯＳＦＥＴ
６０３のスレッショルド電圧をＶTHとすれば Ｅ2
−Ｅ1＞ＶＴＨ の関係が成りたつとＭＯＳＦＥＴ６０３はオフしない。
したがって出力端子６０７の電位は必ずしも０電位には
ならないと同時に、ＭＯＳＦＥＴ６０３、６０４を通し
て電位Ｅ２の第２の正極から電位０の負極への貫通電流
が流れつづけてしまう。つまり正常な動作が必ずしも保
障できないとともに低消費電流をも特徴とする相補型Ｍ
ＯＳ集積回路の長所を大きく損なってしまう。

【０００４】レベルシフト回路は以上の様な問題点を除
く為に登場した回路であって図７の回路がＰ型ＭＯＳＦ
ＥＴ及びＮ型ＭＯＳＦＥＴを用いたいわゆる相補型回路
のレベルシフト回路としては最も基本的な回路である。

【０００５】図７においては７０、７２、７４はＰ型Ｍ
ＯＳＦＥＴであり、７１、７３、７５はＮ型ＭＯＳＦＥ
Ｔである。Ｎ型ＭＯＳＦＥＴ７１、７３、７５のソース
電極は０電位である負極に接続されている。Ｐ型ＭＯＳ
ＦＥＴ７０のソース電極は電位Ｅ1である第１の正極に
接続されている。Ｐ型ＭＯＳＦＥＴ７２、７４のソース
電極は電位Ｅ2である第２の正極に接続されている。ま
た端子７６より信号は入力し、信号７７は信号７６を反
転した信号である。ここで信号７６及び信号７７は０〜
Ｅ1の間の電位で動作する。信号７９はレベルシフト回
路としての出力信号であり、信号７８は信号７９の反転
した関係にある信号である。ここで信号７９及び信号７
８は０〜Ｅ2の間の電位で動作する。さて信号７６がＬ
ｏｗ（以下負と略す）の信号である０電位の時、信号７
７はＥ1電位、信号７９は０電位、信号７８はＥ2電位で
あり、ＭＯＳＦＥＴ７０、７２、７５はオンしており、
ＭＯＳＦＥＴ７１、７３、７４はオフしている。ここで
信号７６がＨｉｇｈ（以下正と略す）の信号であるＥ1
電位をとるとＭＯＳＦＥＴ７３はオンして信号７８は０
電位に向う、とともに信号７７はＭＯＳＦＥＴ７０、７
１からなる反転回路を経由するので０電位となってＭＯ
ＳＦＥＴ７５をオフさせる。ＭＯＳＦＥＴ７５はオフし
ＭＯＳＦＥＥＴ７３はオンするのでＭＯＳＦＥＴ７２は
オフの方向へ、ＭＯＳＦＥＴ７４はオンの方向へ向う
が、それによって信号７９はＥ2電位の方向へ、信号７
８は０電位に向うのでＭＯＳＦＥＴ７２は更にオフの方
向へ、ＭＯＳＦＥＴ７４はオンの方向へと加速され、つ
いに信号７６がＥ1電位で、信号７７は０電位、信号７
９はＥ2電位、信号７８は０電位であって、ＭＯＳＦＥ
Ｔ７０、７２、７５はオフ、ＭＯＳＦＥＴ７１、７３、
７４はオンの状態に落ちつく。

【０００６】次に信号７６が再び０電位に変るとＭＯＳ
ＦＥＴ７３はオフし、信号７７はＥ1電位となってＭＯ
ＳＦＥＴ７５をオンさせる。ＭＯＳＦＥＴ７５はオンす
るので信号７９は０電位に向かう。ＭＯＳＦＥＴ７３は
オフし、ＭＯＳＦＥＴ７５はオンするのでＭＯＳＦＥＴ
７２はオンの方向へ、ＭＯＳＦＥＴ７４はオフの方向へ
向うが、それによって信号７９は０電位の方向へ、信号
７８はＥ2電位に向かうのでＭＯＳＦＥＴ７２は更にオ
ンの方向へ、ＭＯＳＦＥＴ７４はオフの方向へと加速さ
れ、ついに信号７６が０電位、信号７７はＥ1電位、信
号７９は０電位、信号７８はＥ2電位であってＭＯＳＦ
ＥＴ７０、７２、７５はオン、ＭＯＳＦＥＴ７１、７
３、７４はオフの状態に落ちつく。

【０００７】以上の回路動作が良好に行なわれるのはソ
ース電位が０のＮ型ＭＯＳＦＥＴ７１、７３、７５が０
〜Ｅ1の電位でゲートを制御され、ソース電位がＥ1電位
のＰ型ＭＯＳＦＥＴ７０が０〜Ｅ1の電位でゲートを制
御され、ソース電位がＥ2電位のＰ型ＭＯＳＦＥＴ７
２、７４が０〜Ｅ2の電位でゲートを制御されるからで
ある。殊に図７の回路が図６の回路に比較して正常に動
作する理由はＭＯＳＦＥＴ７２、７４のゲート電位が０
〜Ｅ2で制御される回路構成になった為である。つまり
すべてのＭＯＳＦＥＴが完全にオン、オフするのに必要
なゲート電位が供給されるからである。

【０００８】図８の回路は図７の回路を若干、改良した
ものである。図８においてＭＯＳＦＥＴ８０〜８５まで
は図７のＭＯＳＦＥＴ７０〜７５までの構成と同じで、
かつ順にそれぞれ対応しており、図８の回路が図７の回
路と異なるのは抵抗８１０がＭＯＳＦＥＴ８２と８３の
間に、抵抗８１１がＭＯＳＦＥＴ８４と８５の間にそれ
ぞれ付加されたことである。抵抗８１０及び８１１を加
えた理由は信号が変わり、状態が遷移する途中で流れる
貫通電流を減少させるのが主な目的である。

【０００９】図９の回路は図８の回路を更に改良したも
のである。図９においてＭＯＳＦＥＴ９０〜９５までは
図８のＭＯＳＦＥＴ８０〜８５までの構成と同じで、か
つ順にそれぞれ対応している。図９の回路が図８の回路
と異なるのは図８の回路における抵抗８１０及び８１１
を図９の回路においてはＰ型ＭＯＳＦＥＴ９１０及び９
１１にそれぞれ置き換えたことにある。なおＭＯＳＦＥ
Ｔ９１０のゲート電極は入力信号９６に接続され、ＭＯ
ＳＦＥＴ９１１のゲート電極は反転入力信号９７に接続
されている。図８の回路における抵抗８１０、８１１は
貫通電流を制限はするものの出力信号８９やその反転出
力信号８８がＥ2電位になるときはかえって遅くするこ
ともある。図９の回路においては抵抗の代わりにＭＯＳ
ＦＥＴであるので貫通電流を制限する場合にはオフに近
い高抵抗となり、電位Ｅ2を出力信号９９、あるいは反
転出力信号９８に流しこむ場合にはオンして低抵抗にな
るという様に使い分けられており、貫通電流を制限する
とともに応答性が速くなっている。

【００１０】以上が従来のレベルシフト回路の例であ
り、かつ順に改良の歴史でもあった。

【００１１】

【発明が解決しようとする課題】さて、前述した従来の
回路においてはより高速の応答性を得ることと消費電流
の増加を抑えることの両立を図ることが難しいという問
題点がある。例えば図７の従来の回路例で説明すると、
図７においてＰ型ＭＯＳＦＥＴ７２と７４のコンダクタ
ンス定数βをβP、スレッショルド電圧をＶTPとし、ま
たＮ型ＭＯＳＦＥＴ７３と７５のβをβN、スレッショ
ルド電圧をＶTNをすれば入力信号７６が正となってＥ1
となり出力信号端子７８が負の０電位となる為には、信
号切り替え時においてＮ型ＭＯＳＦＥＴ７３の駆動能力
がＰ型ＭＯＳＦＥＴ７２の駆動能力を上まわる必要があ
る。したがって簡単化の為Ｐ型ＭＯＳＦＥＴ７２とＮ型
ＭＯＳＦＥＴ７３が共に飽和領域で動作するとすれば

【００１２】

【数１】

【００１３】の関係が必要となり

【００１４】

【数２】

【００１５】の関係式が得られる。例えばＥ1＝１．５
Ｖ、Ｅ2＝３Ｖ、ＶTP＝ＶTN＝０．５Ｖの場合では

【００１６】

【数３】

【００１７】が得られる。実際には更に余裕設計を必要
とするのでもっと小さい値となる。この関係は対称性の
為、Ｐ型ＭＯＳＦＥＴ７４とＮ型ＭＯＳＦＥＴ７５の関
係においても同様であり、寄生静電容量が同一の値であ
るのでＭＯＳＦＥＴの駆動能力で応答性が決まり、出力
端子７９から見た応答性はＮ型ＭＯＳＦＥＴ７５がオン
する場合とＰ型ＭＯＳＦＥＴ７４がオンする場合では応
答性において非常に差がでる。つまり立ち下がりは速
く、立ち上がりは非常に遅い。このとき立ち上がりを速
くする為にＰ型ＭＯＳＦＥＴの能力を高くすれば同時に
Ｎ型ＭＯＳＦＥＴの能力も高くする必要があり、この信
号の切り替る際の短絡電流が膨大になって消費電流が増
大するという課題があった。これは同じく従来の回路で
ある図９の場合には条件が少し緩和されるがＥ1の電圧
でＥ2のソース電位を持つＰ型ＭＯＳＦＥＴをオフする
ことは出来ないので本質的には同じ課題を有している。
この様に応答速度を決める要因としては前記の寄生静電
容量やＭＯＳＦＥＴの駆動能力等があるがレベルシフト
回路全体としてみた場合の最大の障害はＰ型側とＮ型側
のＭＯＳＦＥＴの不均衡にある。また前述した課題につ
いてはサブミクロンの時代を迎え、１００ＭＨｚ以上の
周波数に対応する必要性と、大規模ゲ−トにともないレ
ベル変換を要する信号の本数が増大し、消費電力による
発熱が大きな問題となる中で従来の回路の中ではもっと
も良いと考えられる図９の回路でも対応できない状況と
なっている。

【００１８】そこで本発明は前述した問題点を解決する
もので、その目的とするところは消費電流を増大させる
ことなく、より高い応答性のレベルシフト回路を提供す
ることにある。

【００１９】また同じ応答性ならばより低い消費電流で
すむレベルシフト回路を提供することにある。

【００２０】

【課題を解決するための手段】本発明の高速レベルシフ
ト回路はａ）第１の極性の第１の電位Ｅ1と第１の極性
の第２の電位Ｅ2と、第２の極性の基準電位０とを電源
として有する半導体集積回路において、ｂ）基準電位０
と電位Ｅ1との間で動作する入力信号端子と、基準電位
０と電位Ｅ1との間で動作する前記入力信号端子の反転
信号を作る反転回路と、ソース電極がＥ2の電源端子に
接続される第１の導電型の第１の絶縁ゲート電界効果型
トランジスタ（以下ＭＯＳＦＥＴと略す）と第１の導電
型の第２のＭＯＳＦＥＴと、ソース電極が基準電位０の
電源端子に接続される第２の導電型の第３のＭＯＳＦＥ
Ｔと第２の導電型の第４のＭＯＳＦＥＴとを少なくとも
有し、第１のＭＯＳＦＥＴと第３のＭＯＳＦＥＴのそれ
ぞれのドレイン電極は互いに接続され、かつ第２のＭＯ
ＳＦＥＴのゲート電極に接続され、かつ該接続点が第２
の出力信号端子となっており、第２のＭＯＳＦＥＴと第
４のＭＯＳＦＥＴのそれぞれのドレイン電極は互いに接
続され、かつ第１のＭＯＳＦＥＴのゲート電極に接続さ
れ、かつ該接続点が第１の出力信号端子となっており、
前記０とＥ1との間で動作する入力信号端子が第３のＭ
ＯＳＦＥＴのゲート電極に接続され、前記０とＥ1との
間で動作する反転回路の出力端子が第４のＭＯＳＦＥＴ
のゲート電極に接続されたことからなるレベルシフト回
路と、ｃ）前記レベルシフト回路の第１の出力信号端子
と第２の出力信号端子を入力し、直前の状態を記憶した
ラッチ回路と信号を選択する選択回路とを内部に有し、
高速の信号を選択出力する高速信号選択回路から構成さ
れていることを特徴とする。

【００２１】

【作用】本発明の上記の構成によれば前記レベルシフト
回路の第１の出力信号端子、第２の出力信号端子は共に
出力信号の立ち下がりが速く、立ち上がりが遅いが、互
いに反転関係にある信号であるので、第１、第２の出力
信号端子の応答性の速い立ち下がり信号を前記高速信号
選択回路によって前状態の記憶をもとに選択して出力す
ることにより、立ち上がり、立ち下がりのどちらの場合
も高速の応答性を持つ高速レベルシフト回路が実現す
る。

【００２２】

【実施例】図１は本発明の第１の実施例を示す回路図で
ある。図１において破線１０１で囲まれた回路がレベル
シフト回路であり、破線１０２で囲まれた回路が高速信
号選択回路である。また一点鎖線１０３を境にして左側
が正極の電源電位Ｅ1 を電源とするＥ1系の回路であ
り、右側が正極の電源電位Ｅ2を電源とするＥ2 系の回
路である。但し、Ｅ1＜Ｅ2の関係がある。破線１０１の
中において１０５、１０６はＰ型ＭＯＳＦＥＴ、１０
７、１０８はＮ型ＭＯＳＦＥＴである。Ｐ型ＭＯＳＦＥ
Ｔ１０５と１０６のソース電極は正極の電位Ｅ2 の電源
端子に接続され、Ｎ型ＭＯＳＦＥＴ１０７と１０８のソ
ース電極は負極の電位０の電源端子に接続されている。
Ｐ型ＭＯＳＦＥＴ１０５とＮ型ＭＯＳＦＥＴ１０７のそ
れぞれのドレイン電極は互いに接続され、かつレベルシ
フト回路１０１としての第２の出力信号端子１１１とな
っている。Ｐ型ＭＯＳＦＥＴ１０６とＮ型ＭＯＳＦＥＴ
１０８のそれぞれのドレイン電極は互いに接続され、か
つレベルシフト回路１０１としての第１の出力信号端子
１１０となっている。Ｐ型ＭＯＳＦＥＴ１０５のゲート
電極は第１の出力信号端子１１０に接続され、Ｐ型ＭＯ
ＳＦＥＴ１０６のゲート電極は第２の出力信号端子１１
１に接続されている。Ｎ型ＭＯＳＦＥＴ１０７のゲート
電極はレベルシフト回路１０１としての入力信号端子１
０９に接続され、Ｎ型ＭＯＳＦＥＴ１０８のゲート電極
は入力信号端子１０９の反転信号を作る反転回路（以下
インバータ回路と称す）１０４の出力が接続される。以
上のレベルシフト回路１０１の構成は従来回路で説明し
た図７の回路と全く同じであり、したがって動作も同じ
である。入力信号端子１０９に入力したクロック波形に
対する動作を図３の（１０９）、（１１０）、（１１
１）に示してある。図３のタイミングチャートにおいて
（１１０）、（１１１）はそれぞれ第１出力信号端子１
１０、第２出力信号端子１１１の動作波形であるが、共
に立ち下がりの応答は速く、立ち上がりの波形は鈍って
おり、かつ応答は遅い。これは従来回路の課題で説明し
たようにＮ型ＭＯＳＦＥＴ１０７、１０８に比較してＰ
型ＭＯＳＦＥＴ１０５、１０６の駆動能力を弱く設計す
る必要がある為である。

【００２３】破線１０２の中において、１１２はアンド
アンドノア回路（ＡＮＤ・ＡＮＤ・ＮＯＲ回路）であ
り、１１３、１１４、１１６、１１７はインバータ回路
であり、１１５はノア回路（ＮＯＲ回路）であり、１１
８はラッチ回路（ＬＡＴＣＨ回路）である。レベルシフ
ト回路１０１の第１出力信号端子１１０はＡＮＤ・ＡＮ
Ｄ・ＮＯＲ回路１１２の第１ＡＮＤの第１ゲートに接続
され、第２出力信号端子１１１はインバータ回路１１４
を経てＡＮＤ・ＡＮＤ・ＮＯＲ回路１１２の第２ＡＮＤ
の第１ゲートに接続されている。ＡＮＤ・ＡＮＤ・ＮＯ
Ｒ回路１１２の出力はインバータ回路１１３のゲートに
接続され、インバータ回路１１３の出力は高速信号選択
回路１０２としての出力端子１１９となっており、かつ
ラッチ回路１１８のデータ入力（Ｄ）接続されている。
ラッチ回路１１８のマスター（Ｍ）出力はＡＮＤ・ＡＮ
Ｄ・ＮＯＲ回路１１２の第１ＡＮＤの第２ゲートに接続
され、またインバータ回路１１７を経てＡＮＤ・ＡＮＤ
・ＮＯＲ回路１１２の第２ＡＮＤの第２ゲートに接続さ
れている。第１出力信号端子１１０と第２出力信号端子
１１１はＮＯＲ回路１１５の第１ゲート、第２ゲートに
それぞれ接続され、ＮＯＲ回路１１５の出力はインバー
タ回路１１６を経て、ラッチ回路１１８のクロックドゲ
ート（ＣＬ）に接続されている。なおラッチ回路１１８
の具体的回路構成例を図２に示す。図２において２０
１、２０３はクロックドゲートインバータであり、２０
１はクロック信号（ＣＬ）が正の時、信号を伝え、２０
３はクロック信号が負の時、信号を伝える。２０２はイ
ンバータ回路である。クロックドゲートインバータ回路
２０１のゲート２０４にデータ（Ｄ）信号が入力し、出
力２０５はインバータ回路２０２のゲートに接続され、
インバータ回路２０２の出力２０６はクロックドゲート
インバータ回路２０３のゲートに接続され、クロックド
ゲートインバータ回路２０３の出力はクロックドゲート
インバータ回路２０１の出力２０５と接続されている。
このときインバータ回路２０２の出力２０６がラッチ回
路としてのマスター（Ｍ）出力信号となっている。この
ときクロック（ＣＬ）信号が正の時、データ（Ｄ）信号
が入力し、クロック信号が負の時、前状態のデータがイ
ンバータ回路２０２とクロックドゲートインバータ回路
２０３の間で保持される。

【００２４】さてこのとき高速信号選択回路１０２の動
作を次に説明する。前述したようにレベルシフト回路１
０１の第１出力信号１１０と第２出力信号１１１の波形
は図３の（１１０）と（１１１）に示すように立ち下が
りの応答は速く、立ち上がりが遅い。クロックの入力信
号波形（１０９）に対して素速く応答するには（１１
０）、（１１１）のそれぞれの応答の速い立ち下がりの
信号を利用すれば、Ｅ1系のクロック信号に対してＥ2
系の出力信号を応答性良く変換したことになる。クロッ
クの変化の前状態が負の時（１１１）の信号は素速く応
答しており、正の時は（１１０）の信号が素速く応答し
ているのが図３のタイミングチャートからわかる。した
がって前状態を記憶して、それに応じて（１１０）、
（１１１）の信号を振りわければ良い。この前状態を記
憶しているのがラッチ回路１１８であり、振りわけるの
がラッチ回路１１８のＭの信号、及びインバータ回路１
１７であり、かつ選択合成しているのが、ＡＮＤ・ＡＮ
Ｄ・ＮＯＲ回路１１２である。なおＮＯＲ回路１１５及
びインバータ回路１１６でラッチ回路１１８のデータの
取り込みのタイミングを調整している。これは出力端子
１１９の信号が変化した余端にラッチ回路１１８のＭの
信号、及びインバータ回路１１７の選択振り分け信号を
変えてしまうと誤動作するからである。

【００２５】以上により、レベルシフト回路１０１の第
１出力端子１１０、及び第２出力端子１１１の信号はど
ちらも立ち下がりが速く、立ち上がりは遅い信号である
が、高速信号選択回路１０２を通ることにより、立ち下
がりも立ち上がりも共に高速で応答した信号が出力端子
１１９から得られる。以上の様子を示したのが図３のタ
イミングチャートである。以上により、レベルシフト回
路１０１と高速信号選択回路１０２を組み合わせた本発
明の高速レベルシフト回路はＥ1系の信号をＥ2系の信号
に高速にレベル変換できることがわかる。以上、図１の
回路で本発明の一実施例を説明したが、本発明は図１の
回路のみに限らない。例えば図４の回路は図１における
レベルシフト回路１０１の他の例を示すものであり、図
４においてインバータ回路４０４、ＭＯＳＦＥＴ４０
５、４０６、４０７、４０８はそれぞれ図１におけるイ
ンバータ回路１０４、ＭＯＳＦＥＴ１０５、１０６、１
０７、１０８に順に対応しており、図４のＰ型ＭＯＳＦ
ＥＴ４１３、４１４が新たに付け加えられたものであ
る。図４においてＰ型ＭＯＳＦＥＴ４１３、４１４は電
源Ｅ2 とＰ型ＭＯＳＦＥＴ４０５、４０６の間にそれぞ
れ挿入され、ＭＯＳＦＥＴ４１３のゲート電極は入力信
号端子４０９に接続され、ＭＯＳＦＥＴ４１４ゲート電
極は入力信号端子４０９の信号を反転するインバータ回
路４０４の出力に接続されている。以上の図４の回路は
従来の回路例であげた図９の回路とＭＯＳＦＥＴの順序
が変更されているのみで本質的に同じ動作をする。

【００２６】またレベルシフト回路部としては図４の回
路のみならず従来回路例としてあげた図８、図９の回路
でも良い。また図１において高速信号選択回路１０２も
本質的には単なる選択回路であるので、この回路のみな
らず同等の回路は多数存在する。例えば図５の様な回路
でも良い。

【００２７】また、以上のレベル変換において負極が０
電位で、Ｅ1、Ｅ2が正極の２電源の場合について説明し
たが、正極が０電位、−Ｅ1、−Ｅ2が負極の２電源の場
合でもＰ型ＭＯＳＦＥＴ、Ｎ型ＭＯＳＦＥＴを逆の構成
にすれば同様の回路ができる。

【００２８】

【発明の効果】以上、述べたように本発明によれば立ち
下がりは速く、立ち上がりは遅い出力信号を持つレベル
シフト回路の２本の信号を高速信号選択回路で速い方を
選択して出力するので立ち下がりも立ち上がりも共に高
速の応答性を持つ高速レベルシフト回路が提供できると
いう効果がある。

【００２９】また、このとき従来の方式のレベルシフト
回路を用いているので低い消費電流を保ったまま応答性
を高く出来るという効果がある。

【００３０】また応答性を一定にすれば、より低い消費
電流のレベルシフト回路を提供できるという効果があ
る。

【図面の簡単な説明】

【図１】 本発明の第１の実施例を示す回路図である。

【図２】 本発明の図１の回路図で用いられているラッ
チ回路の具体的構成例を示す回路図である。

【図３】 本発明の図１の回路の動作を示すタイミング
チャート図である。

【図４】 本発明の回路の中で用いられるレベルシフト
回路の他の構成例を示す回路図である。

【図５】 本発明の回路の中で用いられる高速信号選択
回路の他の構成例を示す回路図である。

【図６】 レベルシフト回路を用いないで異なった電源
系の信号を伝える場合を示した回路図である。

【図７】 従来のレベルシフト回路の第１の例を示す回
路図である。

【図８】 従来のレベルシフト回路の第２の例を示す回
路図である。

【図９】 従来のレベルシフト回路の第３の例を示す回
路図である。

【符号の説明】

７０、７２、７４、８０、８２、８４、９０、９２、９
４、１０５、１０６、４０５、４０６、４１３、４１
４、６０１、６０３、９１０、９１１・・・Ｐ型ＭＯＳ
ＦＥＴ ７１、７３、７５、８１、８３、８５、９１、９３、９
５、１０７、１０８、４０７、４０８、６０２、６０４
・・・Ｎ型ＭＯＳＦＥＴ ７６、７８、７９、８６、８８、８９、９６、９８、９
９、１０９、１１０、１１１、１１９、４０９、４１
０、４１１、５１０、５１１、５１９、６０５、６０７
・・・端子 １０１・・・レベルシフト回路 １０２・・・高速信号選択回路 １０３・・・Ｅ1系とＥ2系の電源の境界線 １０４、１１３、１１４、１１６、１１７、２０２、４
０４、５１４、５１７、５２０・・・インバータ回路 １１２、５１２・・・アンド・アンド・ノア回路 １１５・・・ノア回路 １１８、５１８・・・ラッチ回路 ２０１、２０３・・・クロックドゲートインバータ回路 ２０４・・・ラッチ回路のＤ信号 ２０５・・・ラッチ回路のＭの反転信号 ２０６・・・ラッチ回路のＭ信号 ５１５・・・ナンド回路 ８１０、８１１・・・抵抗

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ａ）第１の極性の第１の電位Ｅ1と第１
   の極性の第２の電位Ｅ2と、第２の極性の基準電位０と
   を電源として有する半導体集積回路において、 ｂ）基準電位０と電位Ｅ1との間で動作する入力信号端
   子と、基準電位０と電位Ｅ1との間で動作する前記入力
   信号端子の反転信号を作る反転回路と、ソース電極がＥ
   2の電源端子に接続される第１の導電型の第１の絶縁ゲ
   ート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略
   す）と第１の導電型の第２のＭＯＳＦＥＴと、ソース電
   極が基準電位０の電源端子に接続される第２の導電型の
   第３のＭＯＳＦＥＴと第２の導電型の第４のＭＯＳＦＥ
   Ｔとを少なくとも有し、第１のＭＯＳＦＥＴと第３のＭ
   ＯＳＦＥＴのそれぞれのドレイン電極は互いに接続さ
   れ、かつ第２のＭＯＳＦＥＴのゲート電極に接続され、
   かつ該接続点が第２の出力信号端子となっており、第２
   のＭＯＳＦＥＴと第４のＭＯＳＦＥＴのそれぞれのドレ
   イン電極は互いに接続され、かつ第１のＭＯＳＦＥＴの
   ゲート電極に接続され、かつ該接続点が第１の出力信号
   端子となっており、前記０とＥ1との間で動作する入力
   信号端子が第３のＭＯＳＦＥＴのゲート電極に接続さ
   れ、前記０とＥ1との間で動作する反転回路の出力端子
   が第４のＭＯＳＦＥＴのゲート電極に接続されたことか
   らなるレベルシフト回路と、 ｃ）前記レベルシフト回路の第１の出力信号端子と第２
   の出力信号端子を入力し、直前の状態を記憶したラッチ
   回路と信号を選択する選択回路とを内部に有し、高速の
   信号を選択出力する高速信号選択回路から構成されてい
   ることを特徴とする高速レベルシフト回路。