JPH0534717A - 液晶表示装置およびその製造方法 - Google Patents
液晶表示装置およびその製造方法Info
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- JPH0534717A JPH0534717A JP3187197A JP18719791A JPH0534717A JP H0534717 A JPH0534717 A JP H0534717A JP 3187197 A JP3187197 A JP 3187197A JP 18719791 A JP18719791 A JP 18719791A JP H0534717 A JPH0534717 A JP H0534717A
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- 239000004973 liquid crystal related substance Substances 0.000 title claims description 18
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000010410 layer Substances 0.000 claims abstract description 55
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 239000000463 material Substances 0.000 claims abstract description 19
- 239000004065 semiconductor Substances 0.000 claims description 11
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 10
- 230000001681 protective effect Effects 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 239000011241 protective layer Substances 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 3
- 239000000428 dust Substances 0.000 abstract description 12
- 239000011229 interlayer Substances 0.000 abstract description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 20
- 239000011521 glass Substances 0.000 description 14
- 229910004205 SiNX Inorganic materials 0.000 description 10
- 238000005530 etching Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 101000652359 Homo sapiens Spermatogenesis-associated protein 2 Proteins 0.000 description 1
- 101000642464 Homo sapiens Spermatogenesis-associated protein 2-like protein Proteins 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 102100030254 Spermatogenesis-associated protein 2 Human genes 0.000 description 1
- 229910001362 Ta alloys Inorganic materials 0.000 description 1
- 229910004164 TaMo Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000003566 sealing material Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 ゲートラインとドレインライン、補助容量ラ
インとドレインラインの交差部の短絡を防止し、歩留ま
りを向上することを目的とする。 【構成】 第１のゲート絶縁膜（１５）上に表示電極Ｈ
を形成し、更に上層に第２のゲート絶縁膜（１５’）を
形成するＴＦＴに於いて、この表示電極材料を交差部に
設けて、ゴミがくり抜かれるのを防止する。
インとドレインラインの交差部の短絡を防止し、歩留ま
りを向上することを目的とする。 【構成】 第１のゲート絶縁膜（１５）上に表示電極Ｈ
を形成し、更に上層に第２のゲート絶縁膜（１５’）を
形成するＴＦＴに於いて、この表示電極材料を交差部に
設けて、ゴミがくり抜かれるのを防止する。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置に関し、
特に層間絶縁層のゴミやピンホールによるゲートライン
とドレインラインの短絡を防止する構造に関するもので
ある。
特に層間絶縁層のゴミやピンホールによるゲートライン
とドレインラインの短絡を防止する構造に関するもので
ある。
【０００２】
【従来の技術】一般に、液晶表示装置は、カラーＴＶを
中心に開発や量産化が活発に進められている。これらの
技術動向を詳細に説明したものとして、日経ＢＰ社が発
行した「フラットパネル・ディスプレイ １９９１」が
ある。この中には、色々な構造の液晶表示装置が開示さ
れているが、ここではＴＦＴを利用したアクティブ・マ
トリックス液晶表示装置で以下に説明をしてゆく。
中心に開発や量産化が活発に進められている。これらの
技術動向を詳細に説明したものとして、日経ＢＰ社が発
行した「フラットパネル・ディスプレイ １９９１」が
ある。この中には、色々な構造の液晶表示装置が開示さ
れているが、ここではＴＦＴを利用したアクティブ・マ
トリックス液晶表示装置で以下に説明をしてゆく。
【０００３】このアクティブ・マトリックス液晶表示装
置は、例えば図７の如き構成を有する。先ず透明な絶縁
性基板、例えばガラス基板（５１）がある。このガラス
基板（５１）上には、ＴＦＴの一構成要素となるゲート
（５２）および補助容量電極（５３）が、例えばＭｏ−
Ｔａ合金等より形成されている。更に全面にはＳｉＮｘ
から成る膜（５４）を積層する。続いて前記ゲート（５
２）に対応するＳｉＮｘ膜（５４）上には、アモルファ
ス・シリコン膜（５５）およびＮ+型のアモルファス・
シリコン膜（５６）が積層され、この２層のアモルファ
ス・シリコン膜（５５），（５６）の間には、半導体保
護膜（５７）が設けられている。続いてＮ+型のアモル
ファス・シリコン膜（５６）上には、それぞれソース電
極（５８）およびドレイン電極（５９）が、例えばＭｏ
とＡｌの積層体で設けられている。更には前記補助容量
電極（５３）に対応する前記ＳｉＮｘ膜（５４）上に、
例えばＩＴＯより成る表示電極（６０）が設けられ、前
記ソース電極（５８）と電気的に接続されている。
置は、例えば図７の如き構成を有する。先ず透明な絶縁
性基板、例えばガラス基板（５１）がある。このガラス
基板（５１）上には、ＴＦＴの一構成要素となるゲート
（５２）および補助容量電極（５３）が、例えばＭｏ−
Ｔａ合金等より形成されている。更に全面にはＳｉＮｘ
から成る膜（５４）を積層する。続いて前記ゲート（５
２）に対応するＳｉＮｘ膜（５４）上には、アモルファ
ス・シリコン膜（５５）およびＮ+型のアモルファス・
シリコン膜（５６）が積層され、この２層のアモルファ
ス・シリコン膜（５５），（５６）の間には、半導体保
護膜（５７）が設けられている。続いてＮ+型のアモル
ファス・シリコン膜（５６）上には、それぞれソース電
極（５８）およびドレイン電極（５９）が、例えばＭｏ
とＡｌの積層体で設けられている。更には前記補助容量
電極（５３）に対応する前記ＳｉＮｘ膜（５４）上に、
例えばＩＴＯより成る表示電極（６０）が設けられ、前
記ソース電極（５８）と電気的に接続されている。
【０００４】一方、図示していないが、前記ガラス基板
（５１）と対向して、ガラス基板が設けられ、このガラ
ス基板上に対向電極が設けられている。更に、この一対
のガラス基板間に液晶が注入され、液晶表示装置と成
る。
（５１）と対向して、ガラス基板が設けられ、このガラ
ス基板上に対向電極が設けられている。更に、この一対
のガラス基板間に液晶が注入され、液晶表示装置と成
る。
【０００５】
【発明が解決しようとする課題】以上の構成に於いて、
前記ＳｉＮｘ膜（５４）に、ピンホールが発生し、この
ピンホールを介して、前記表示電極（６０）が前記補助
容量電極（５３）とコンタクトする問題があった。その
ために、この補助容量電極（５３）に対応するＳｉＮX
膜（５４）上に、アモルファスシリコン膜（５５）およ
びＮ+型アモルファスシリコン膜（５６）と同一材料の
層を設けて耐圧を向上させているものがあった。
前記ＳｉＮｘ膜（５４）に、ピンホールが発生し、この
ピンホールを介して、前記表示電極（６０）が前記補助
容量電極（５３）とコンタクトする問題があった。その
ために、この補助容量電極（５３）に対応するＳｉＮX
膜（５４）上に、アモルファスシリコン膜（５５）およ
びＮ+型アモルファスシリコン膜（５６）と同一材料の
層を設けて耐圧を向上させているものがあった。
【０００６】この短絡は、ゲートラインとドレインライ
ンの交差部にも生じるため、やはりこの２つのアモルフ
ァスシリコン膜（５５），（５６）を積層して耐圧を向
上させていた。しかしＳｉＮX膜より成る半導体保護膜
（５７）をエッチングする際に、補助容量電極（５３）
や交差部に対応するアモルファスシリコン膜（５５）
が、このＳｉＮX膜のエッチャントに浸され、補助容量
電極（５３）や交差部上に存在するゴミをくりぬいてピ
ンホールを形成し、補助容量電極（５３）とＮ+型アモ
ルファスシリコン膜（５６）や表示電極（６０）、ゲー
トラインとドレインラインを短絡させていた。
ンの交差部にも生じるため、やはりこの２つのアモルフ
ァスシリコン膜（５５），（５６）を積層して耐圧を向
上させていた。しかしＳｉＮX膜より成る半導体保護膜
（５７）をエッチングする際に、補助容量電極（５３）
や交差部に対応するアモルファスシリコン膜（５５）
が、このＳｉＮX膜のエッチャントに浸され、補助容量
電極（５３）や交差部上に存在するゴミをくりぬいてピ
ンホールを形成し、補助容量電極（５３）とＮ+型アモ
ルファスシリコン膜（５６）や表示電極（６０）、ゲー
トラインとドレインラインを短絡させていた。
【０００７】液晶表示装置は、近年３０万〜１００万画
素を有し、ますますこの画素数が増大する傾向にある。
しかしこの様な状況下で、１個の点欠陥さえ容認され
ず、前記ピンホールが１つしか生じなくとも、歩留り低
下の大きな要因となっていた。
素を有し、ますますこの画素数が増大する傾向にある。
しかしこの様な状況下で、１個の点欠陥さえ容認され
ず、前記ピンホールが１つしか生じなくとも、歩留り低
下の大きな要因となっていた。
【０００８】
【課題を解決するための手段】本発明は、前述の課題に
鑑みて成され、透明な絶縁性基板上に設けられた複数本
のゲートラインと、このゲートラインと交差して設けら
れた複数本のドレインラインと、この複数の交差部に設
けられたスイッチングトランジスタおよび表示電極とを
備えた液晶表示装置において、前記ドレインラインと交
差する前記ゲートラインに対応するゲート絶縁膜の上層
に、前記表示電極と同一材料の層を設けることで解決す
るものである。
鑑みて成され、透明な絶縁性基板上に設けられた複数本
のゲートラインと、このゲートラインと交差して設けら
れた複数本のドレインラインと、この複数の交差部に設
けられたスイッチングトランジスタおよび表示電極とを
備えた液晶表示装置において、前記ドレインラインと交
差する前記ゲートラインに対応するゲート絶縁膜の上層
に、前記表示電極と同一材料の層を設けることで解決す
るものである。
【０００９】更には、透明な絶縁性基板上に形成された
ゲート、このゲートと一体のゲートラインを少なくとも
覆うように第１のゲート絶縁層を形成する工程と、前記
ゲートラインと前記ゲートを一構成とするＴＦＴのドレ
インラインとの交差部近傍に表示電極を設け、同時にこ
の交差部にこの表示電極と同一材料の保護層を設ける工
程と、前記絶縁性基板上に第２のゲート絶縁層を形成す
る工程と、前記ＴＦＴの活性領域および前記交差部に不
純物のドープされていない非単結晶シリコン膜を形成す
る工程と、前記ＴＦＴのソース領域とドレイン領域の間
および交差部に半導体保護層を形成する工程と、前記Ｔ
ＦＴのソース領域、ドレイン領域および交差部に不純物
のドープされた非単結晶シリコン膜を形成する工程と、
前記ソース領域と前記表示電極の一部、前記ドレイン領
域とドレインラインの形成領域に電極を形成する工程と
を少なくとも有することで解決するものである。
ゲート、このゲートと一体のゲートラインを少なくとも
覆うように第１のゲート絶縁層を形成する工程と、前記
ゲートラインと前記ゲートを一構成とするＴＦＴのドレ
インラインとの交差部近傍に表示電極を設け、同時にこ
の交差部にこの表示電極と同一材料の保護層を設ける工
程と、前記絶縁性基板上に第２のゲート絶縁層を形成す
る工程と、前記ＴＦＴの活性領域および前記交差部に不
純物のドープされていない非単結晶シリコン膜を形成す
る工程と、前記ＴＦＴのソース領域とドレイン領域の間
および交差部に半導体保護層を形成する工程と、前記Ｔ
ＦＴのソース領域、ドレイン領域および交差部に不純物
のドープされた非単結晶シリコン膜を形成する工程と、
前記ソース領域と前記表示電極の一部、前記ドレイン領
域とドレインラインの形成領域に電極を形成する工程と
を少なくとも有することで解決するものである。
【００１０】
【作用】ゲート絶縁膜（１５）を全面に形成した後、Ｉ
ＴＯより成る表示電極Ｈを形成する時に、このＩＴＯを
ゲートライン（１２）とドレインライン（１９ｄ）の交
差部に設けると、この交差部に付着したゴミがくりぬか
れず、ピンホールが形成されないため、短絡を防止でき
る。
ＴＯより成る表示電極Ｈを形成する時に、このＩＴＯを
ゲートライン（１２）とドレインライン（１９ｄ）の交
差部に設けると、この交差部に付着したゴミがくりぬか
れず、ピンホールが形成されないため、短絡を防止でき
る。
【００１１】例えば、ゲート絶縁膜であるＳｉＮｘやア
モルファスシリコン膜のエッチャントは、シリコンに対
して多かれ少なかれエッチング性を有するが、ＩＴＯは
エッチングされない。従って膜が完全にゴミを覆ってい
る限りゴミはくり抜かれない。
モルファスシリコン膜のエッチャントは、シリコンに対
して多かれ少なかれエッチング性を有するが、ＩＴＯは
エッチングされない。従って膜が完全にゴミを覆ってい
る限りゴミはくり抜かれない。
【００１２】
【実施例】以下に本発明の構成を図１および図６を参照
しながら説明する。尚、図６は図１のＡ−Ａ線およびＢ
−Ｂ線に対応する断面図とほぼ同じで、図１は、１つの
表示電極に接続する２つのＴＦＴを含む１つのセルを示
したものである。まず、透明な絶縁性基板（１０）上に
形成されたゲート（１１）、およびこのゲート（１１）
と一体で形成された複数本のゲートライン（１２）と、
このゲートライン（１２）と離間して形成された補助容
量電極（１３）、およびこの補助容量電極（１３）と一
体で形成された補助容量ライン（１４）と、実質的に前
記絶縁性基板（１０）の全面に形成された絶縁層（１
５）がある。
しながら説明する。尚、図６は図１のＡ−Ａ線およびＢ
−Ｂ線に対応する断面図とほぼ同じで、図１は、１つの
表示電極に接続する２つのＴＦＴを含む１つのセルを示
したものである。まず、透明な絶縁性基板（１０）上に
形成されたゲート（１１）、およびこのゲート（１１）
と一体で形成された複数本のゲートライン（１２）と、
このゲートライン（１２）と離間して形成された補助容
量電極（１３）、およびこの補助容量電極（１３）と一
体で形成された補助容量ライン（１４）と、実質的に前
記絶縁性基板（１０）の全面に形成された絶縁層（１
５）がある。
【００１３】透明な絶縁性基板（１０）は、例えばガラ
スより成る。このガラス基板（１０）上には、一点鎖線
の如く、ゲート（１１）、このゲート（１１）と一体の
ゲートライン（１２）が、図１の紙面に対し上下に延在
され、ＴＦＴの形成領域のみ若干幅が狭く形成されてい
る。また一点鎖線で示された補助容量電極（１３）およ
びこの電極（１３）と一体で成る補助容量ライン（１
４）が設けられ、後述する表示電極領域の下層に、Ｈの
字の形状に形成され、更には図１の紙面に対し上下に設
けられた隣接する補助容量電極とを接続するために、補
助容量ライン（１４）が設けられている。また両者は、
例えばＣｒより成っているが、Ｔａ，ＴａＭｏおよびＣ
ｒ−Ｃｕ（Ｆｅが微量入ったもの）等でも良い。ゲート
端子および補助容量端子は、例えばＩＴＯ等より成りガ
ラス基板（１０）の周辺に設けられ、最終構造として考
えると、これらは夫々電気的に接続されている。またゲ
ート（１１）、ゲートライン（１２）、補助容量電極
（１３）および補助容量ライン（１４）を覆う第１のゲ
ート絶縁膜（１５）がある。この膜は、プラズマＣＶＤ
法で形成されたＳｉＮｘ膜である。ここでは、ＳｉＮｘ
膜の代りにＳｉＯ2膜を使用しても良いし、この２つの
膜を２層にしても良い。またＳｉＮｘ膜やＳｉＯ 2膜を
単独で使う場合、成膜工程を２工程に分け、２層構造と
しても良い。
スより成る。このガラス基板（１０）上には、一点鎖線
の如く、ゲート（１１）、このゲート（１１）と一体の
ゲートライン（１２）が、図１の紙面に対し上下に延在
され、ＴＦＴの形成領域のみ若干幅が狭く形成されてい
る。また一点鎖線で示された補助容量電極（１３）およ
びこの電極（１３）と一体で成る補助容量ライン（１
４）が設けられ、後述する表示電極領域の下層に、Ｈの
字の形状に形成され、更には図１の紙面に対し上下に設
けられた隣接する補助容量電極とを接続するために、補
助容量ライン（１４）が設けられている。また両者は、
例えばＣｒより成っているが、Ｔａ，ＴａＭｏおよびＣ
ｒ−Ｃｕ（Ｆｅが微量入ったもの）等でも良い。ゲート
端子および補助容量端子は、例えばＩＴＯ等より成りガ
ラス基板（１０）の周辺に設けられ、最終構造として考
えると、これらは夫々電気的に接続されている。またゲ
ート（１１）、ゲートライン（１２）、補助容量電極
（１３）および補助容量ライン（１４）を覆う第１のゲ
ート絶縁膜（１５）がある。この膜は、プラズマＣＶＤ
法で形成されたＳｉＮｘ膜である。ここでは、ＳｉＮｘ
膜の代りにＳｉＯ2膜を使用しても良いし、この２つの
膜を２層にしても良い。またＳｉＮｘ膜やＳｉＯ 2膜を
単独で使う場合、成膜工程を２工程に分け、２層構造と
しても良い。
【００１４】次に、図１の実線で示すように、ＩＴＯよ
り成る表示電極Ｈが設けられ、ゲートライン（１２）と
後述のドレインライン、補助容量ライン（１４）とこの
ドレインラインの交差部に前記表示電極Ｈと同一材料の
層ＨG，ＨYが設けられている。この交差部は、図１では
点線で示されている。ここで表示電極Ｈと同一材料の層
ＨG，ＨYは、本発明の特徴とする構成である。前記交差
部にＩＴＯが設けられてあるので、交差部に存在するゴ
ミを覆うことができる。従ってアモルファスシリコン膜
のエッチングや半導体保護膜のエッチング時には、すで
にこの層ＨGやＨYが存在しているため、ゴミがくり抜か
れピンホールを生ずることがない。
り成る表示電極Ｈが設けられ、ゲートライン（１２）と
後述のドレインライン、補助容量ライン（１４）とこの
ドレインラインの交差部に前記表示電極Ｈと同一材料の
層ＨG，ＨYが設けられている。この交差部は、図１では
点線で示されている。ここで表示電極Ｈと同一材料の層
ＨG，ＨYは、本発明の特徴とする構成である。前記交差
部にＩＴＯが設けられてあるので、交差部に存在するゴ
ミを覆うことができる。従ってアモルファスシリコン膜
のエッチングや半導体保護膜のエッチング時には、すで
にこの層ＨGやＨYが存在しているため、ゴミがくり抜か
れピンホールを生ずることがない。
【００１５】次に、前記絶縁性基板（１０）全面に形成
された第２のゲート絶縁膜（１５’）と、ゲート（１
１）を一構成とするＴＦＴの活性領域、ゲートライン
（１２）とドレインライン、補助容量ライン（１４）と
ドレインラインの交差部に、順次積層された第１の非単
結晶シリコン層（１６），（１６Ｇ），（１６Ｙ）、半
導体保護膜（１７），（１７Ｇ）、および第２の非単結
晶シリコン層（１８），（１８Ｇ），（１８Ｙ）と、こ
のソース領域に対応する第２の非単結晶シリコン膜（１
８）と電気的に接続する導電膜（１９）と、 前記ドレ
イン領域に対応する第２の非単結晶シリコン膜（１８）
とドレインライン（２０）を接続する導電膜（１９ｄ）
とがある。
された第２のゲート絶縁膜（１５’）と、ゲート（１
１）を一構成とするＴＦＴの活性領域、ゲートライン
（１２）とドレインライン、補助容量ライン（１４）と
ドレインラインの交差部に、順次積層された第１の非単
結晶シリコン層（１６），（１６Ｇ），（１６Ｙ）、半
導体保護膜（１７），（１７Ｇ）、および第２の非単結
晶シリコン層（１８），（１８Ｇ），（１８Ｙ）と、こ
のソース領域に対応する第２の非単結晶シリコン膜（１
８）と電気的に接続する導電膜（１９）と、 前記ドレ
イン領域に対応する第２の非単結晶シリコン膜（１８）
とドレインライン（２０）を接続する導電膜（１９ｄ）
とがある。
【００１６】ＴＦＴに対応する第２のゲート絶縁膜（１
５’）上には、アモルファス・シリコン活性層（ａ−Ｓ
ｉ層）（１６）およびアモルファス・シリコンコンタク
ト層（Ｎ+ａ−Ｓｉ層）（１８）が積層され、チャンネ
ルに対応するａ−Ｓｉ層（１６）とＮ+ａ−Ｓｉ層との
間には、ＳｉＮｘより成る半導体保護膜（１７）が設け
られている。またこの３層（１６），（１７），（１
８）と同一材料の層が前記交差部に設けられている。従
ってこの交差部には、従来より用いられている３層（１
６），（１７），（１８）の他にＩＴＯが設けられ、第
２のゲート絶縁膜（１５’）も含めると５層で形成され
ているので、従来のものより更に短絡を防止できる。
５’）上には、アモルファス・シリコン活性層（ａ−Ｓ
ｉ層）（１６）およびアモルファス・シリコンコンタク
ト層（Ｎ+ａ−Ｓｉ層）（１８）が積層され、チャンネ
ルに対応するａ−Ｓｉ層（１６）とＮ+ａ−Ｓｉ層との
間には、ＳｉＮｘより成る半導体保護膜（１７）が設け
られている。またこの３層（１６），（１７），（１
８）と同一材料の層が前記交差部に設けられている。従
ってこの交差部には、従来より用いられている３層（１
６），（１７），（１８）の他にＩＴＯが設けられ、第
２のゲート絶縁膜（１５’）も含めると５層で形成され
ているので、従来のものより更に短絡を防止できる。
【００１７】更にドレイン電極は、ドレインライン（１
９）と一体で、ソース電極は、コンタクト（２０）を介
して表示電極Ｈとコンタクトし、両者とも同一材料で形
成されている。ここでは例えば、Ｍｏ，Ａｌが積層され
ている。以下は図示していないが上層には、例えばポリ
イミド等から成る配向膜が設けられている。一方、ガラ
ス基板（１０）と対をなす対向ガラス基板が設けられ、
この対向ガラス基板には、ＴＦＴと対応する位置に遮光
膜が設けられ、対向電極が設けられる。更には、前述の
配向膜が設けられる。
９）と一体で、ソース電極は、コンタクト（２０）を介
して表示電極Ｈとコンタクトし、両者とも同一材料で形
成されている。ここでは例えば、Ｍｏ，Ａｌが積層され
ている。以下は図示していないが上層には、例えばポリ
イミド等から成る配向膜が設けられている。一方、ガラ
ス基板（１０）と対をなす対向ガラス基板が設けられ、
この対向ガラス基板には、ＴＦＴと対応する位置に遮光
膜が設けられ、対向電極が設けられる。更には、前述の
配向膜が設けられる。
【００１８】更には、この一対のガラス基板間にスペー
サが設けられ、周辺を封着材で封着し、注入孔より液晶
が注入されて本装置が得られる。続いて、本装置の製造
方法を説明してゆく。まず、光を透過する絶縁性基板
（１０）を用意し、洗浄を行う。次に絶縁性基板（１
０）全面に、端子材料であるＩＴＯや金属等を被着し、
ゲート端子、ドレイン端子および補助容量端子等をエッ
チング法により形成する。
サが設けられ、周辺を封着材で封着し、注入孔より液晶
が注入されて本装置が得られる。続いて、本装置の製造
方法を説明してゆく。まず、光を透過する絶縁性基板
（１０）を用意し、洗浄を行う。次に絶縁性基板（１
０）全面に、端子材料であるＩＴＯや金属等を被着し、
ゲート端子、ドレイン端子および補助容量端子等をエッ
チング法により形成する。
【００１９】次にゲート（１１）、ゲートライン（１
２）、補助容量電極（１３）および補助容量ライン（１
４）等を形成する工程がある。ここでは、ゲート材料と
してＣｒ膜を約５００Å、約１％Ｆｅを含んだ約１５０
０ÅのＣｕ膜を使いスパッタリング法で形成する。ここ
までを図２に示した。続いて、図３の様に、ＳｉＮxよ
り成る第１のゲート絶縁膜（１５）を全面に形成した
後、全面にＩＴＯを被着し、エッチングにより表示電極
Ｈおよび交差部に設けられる保護層ＨG，ＨYを形成す
る。
２）、補助容量電極（１３）および補助容量ライン（１
４）等を形成する工程がある。ここでは、ゲート材料と
してＣｒ膜を約５００Å、約１％Ｆｅを含んだ約１５０
０ÅのＣｕ膜を使いスパッタリング法で形成する。ここ
までを図２に示した。続いて、図３の様に、ＳｉＮxよ
り成る第１のゲート絶縁膜（１５）を全面に形成した
後、全面にＩＴＯを被着し、エッチングにより表示電極
Ｈおよび交差部に設けられる保護層ＨG，ＨYを形成す
る。
【００２０】本工程は、本発明の特徴と成る工程であ
り、第１のゲート絶縁膜（１５）を形成した後、直ちに
ＩＴＯを形成する所に特徴を有する。ＩＴＯを形成する
前に、ゴミ（３０）は、図３の如く、頭部を露出してい
るか、または完全に覆われている。この状態で、このゲ
ート絶縁膜（１５）を少しでもエッチングする様なエッ
チング工程を経ると、表面がエッチングされてゴミがく
りぬかれ、ピンホールを形成する恐れが有る。しかし、
本工程では、ＩＴＯがこのエッチングを保護するため、
また上層に形成される（１６），（１７），（１８）お
よび（１９）のエッチャントは殆どエッチングしないの
で、ピンホールの形成は全く無くなる。
り、第１のゲート絶縁膜（１５）を形成した後、直ちに
ＩＴＯを形成する所に特徴を有する。ＩＴＯを形成する
前に、ゴミ（３０）は、図３の如く、頭部を露出してい
るか、または完全に覆われている。この状態で、このゲ
ート絶縁膜（１５）を少しでもエッチングする様なエッ
チング工程を経ると、表面がエッチングされてゴミがく
りぬかれ、ピンホールを形成する恐れが有る。しかし、
本工程では、ＩＴＯがこのエッチングを保護するため、
また上層に形成される（１６），（１７），（１８）お
よび（１９）のエッチャントは殆どエッチングしないの
で、ピンホールの形成は全く無くなる。
【００２１】続いて、図４の如く、ＳｉＮxより成る第
２のゲート絶縁膜（１５’）を形成し、更に図５の如
く、ａ−Ｓｉ層（１６）およびＳｉＮxを連続形成す
る。続いて上層のＳｉＮxをエッチングして、半導体保
護膜（１７）、ゲートライン（１２）とドレインライン
（１９）の交差部および補助容量ライン（１４）とドレ
インライン（１９）の交差部に設けられる層１７Ｇ，１
７Ｙを形成する。続いて、全面にＮ+ａ−Ｓｉ層を被着
し、ＴＦＴの活性領域（図１では２点鎖線で示す）、前
記交差部（図１では四角の実線で示す）を、エッチング
により形成する。ここまでを図５に示す。
２のゲート絶縁膜（１５’）を形成し、更に図５の如
く、ａ−Ｓｉ層（１６）およびＳｉＮxを連続形成す
る。続いて上層のＳｉＮxをエッチングして、半導体保
護膜（１７）、ゲートライン（１２）とドレインライン
（１９）の交差部および補助容量ライン（１４）とドレ
インライン（１９）の交差部に設けられる層１７Ｇ，１
７Ｙを形成する。続いて、全面にＮ+ａ−Ｓｉ層を被着
し、ＴＦＴの活性領域（図１では２点鎖線で示す）、前
記交差部（図１では四角の実線で示す）を、エッチング
により形成する。ここまでを図５に示す。
【００２２】最後に、図６の如く、表示電極Ｈ上の第２
のゲート絶縁膜（１５’）の一部をエッチングしてコン
タクト（２０）を形成し、全面に導電材料を被着し、ソ
ース電極（１９）、ドレイン電極およびこれと一体のド
レインライン（１９ｄ）をエッチングにより形成する。
更にはソース電極とドレイン電極をマスクとしてＮ+ａ
−Ｓｉ層をエッチングする。
のゲート絶縁膜（１５’）の一部をエッチングしてコン
タクト（２０）を形成し、全面に導電材料を被着し、ソ
ース電極（１９）、ドレイン電極およびこれと一体のド
レインライン（１９ｄ）をエッチングにより形成する。
更にはソース電極とドレイン電極をマスクとしてＮ+ａ
−Ｓｉ層をエッチングする。
【００２３】そして図を省略したが、本基板に配向膜等
が設けられ、対向電極や遮光膜の対向基板と本基板との
間に液晶が注入され、完成される。
が設けられ、対向電極や遮光膜の対向基板と本基板との
間に液晶が注入され、完成される。
【００２４】
【発明の効果】以上の説明から明らかな如く、第１の効
果は、前記交差部に対応する第１のゲート絶縁膜上に表
示電極と同一材料の層を設けてあるので、交差部にゴミ
が存在しても、これより上層に設けられたアモルファス
シリコンやＳｉＮx等のエッチングでこのゴミがくりぬ
かれず、ピンホール形成を阻止できる。従ってゲートラ
インとドレインラインの交差部における短絡を防止でき
る。
果は、前記交差部に対応する第１のゲート絶縁膜上に表
示電極と同一材料の層を設けてあるので、交差部にゴミ
が存在しても、これより上層に設けられたアモルファス
シリコンやＳｉＮx等のエッチングでこのゴミがくりぬ
かれず、ピンホール形成を阻止できる。従ってゲートラ
インとドレインラインの交差部における短絡を防止でき
る。
【００２５】第２の効果は、表示電極上の第２のゲート
絶縁膜もこの交差部に設けられるのでＩＴＯと同様に耐
圧および短絡を防止できる。第３の効果は、交差部のド
レインラインの下層には、アモルファスシリコンやＩＴ
Ｏを有するため、この交差部にドレインライン断線が生
じてもこれらの層を介して電気的に接続され、冗長性を
有するため歩留りも向上できる。
絶縁膜もこの交差部に設けられるのでＩＴＯと同様に耐
圧および短絡を防止できる。第３の効果は、交差部のド
レインラインの下層には、アモルファスシリコンやＩＴ
Ｏを有するため、この交差部にドレインライン断線が生
じてもこれらの層を介して電気的に接続され、冗長性を
有するため歩留りも向上できる。
【図１】本発明の液晶表示装置の平面図である。
【図２】本発明の製造方法を示す断面図である。
【図３】本発明の製造方法を示す断面図である。
【図４】本発明の製造方法を示す断面図である。
【図５】本発明の製造方法を示す断面図である。
【図６】本発明の製造方法を示す断面図である。
【図７】従来の液晶表示装置の断面図である。
（１０） ガラス基板
（１１） ゲート
（１３） 補助容量電極
（１５） ＳｉＮｘ膜
（１６） ａ−Ｓｉ層
（１７） 半導体保護膜
（１８） Ｎ+ａ−Ｓｉ層
（１９ｄ） ドレインライン
Claims (4)
- 【請求項１】 透明な絶縁性基板上に設けられた複数本
のゲートラインと、 このゲートラインと交差して設けられた複数本のドレイ
ンラインと、この複数の交差部に設けられたスイッチン
グトランジスタおよび表示電極とを備えた液晶表示装置
において、 前記ドレインラインと交差する前記ゲートラインに対応
するゲート絶縁膜の上層に、前記表示電極と同一材料の
層を設けることを特徴とした液晶表示装置。 - 【請求項２】 前記表示電極と同一材料の層の上層に
は、表示電極の上層に覆われる絶縁層と同一材料の層が
設けられることを特徴とした請求項１記載の液晶表示装
置。 - 【請求項３】 透明な絶縁性基板上に形成されたゲー
ト、このゲートと電気的に一体となるゲートラインと、 実質的に前記絶縁性基板の全面に形成された第１のゲー
ト絶縁層と、 前記ゲートの近傍で前記第１のゲート絶縁層の上層に設
けられた表示電極と、 前記ゲートとこのゲートを一構成とするＴＦＴのドレイ
ンラインとの交差領域に設けられた前記表示電極と同一
の材料より成る絶縁層保護膜と、 実質的に前記絶縁性基板の全面に形成された第２のゲー
ト絶縁層と、 前記ＴＦＴの活性領域および前記交差部に形成された不
純物がドープされていない非単結晶シリコン膜と、 前記ＴＦＴのソース領域とドレイン領域の間および前記
交差部に設けられた半導体保護膜と、 前記ＴＦＴのソース領域、ドレイン領域および前記交差
部に設けられた不純物がドープされた非単結晶シリコン
膜と、 前記表示電極と前記ソース領域、前記ドレイン領域と前
記ドレインラインに延在された電極とを有することを特
徴とした液晶表示装置。 - 【請求項４】 透明な絶縁性基板上に形成されたゲー
ト、このゲートと一体のゲートラインを少なくとも覆う
ように第１のゲート絶縁層を形成する工程と、 前記ゲートラインと前記ゲートを一構成とするＴＦＴの
ドレインラインとの交差部近傍に表示電極を設け、同時
にこの交差部にこの表示電極と同一材料の保護層を設け
る工程と、 前記絶縁性基板上に第２のゲート絶縁層を形成する工程
と、 前記ＴＦＴの活性領域および前記交差部に不純物のドー
プされていない非単結晶シリコン膜を形成する工程と、 前記ＴＦＴのソース領域とドレイン領域の間および交差
部に半導体保護層を形成する工程と、 前記ＴＦＴのソース領域、ドレイン領域および交差部に
不純物のドープされた非単結晶シリコン膜を形成する工
程と、 前記ソース領域と前記表示電極の一部、前記ドレイン領
域とドレインラインの形成領域に電極を形成する工程と
を少なくとも有することを特徴とした液晶表示装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3187197A JPH0534717A (ja) | 1991-07-26 | 1991-07-26 | 液晶表示装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3187197A JPH0534717A (ja) | 1991-07-26 | 1991-07-26 | 液晶表示装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0534717A true JPH0534717A (ja) | 1993-02-12 |
Family
ID=16201800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3187197A Pending JPH0534717A (ja) | 1991-07-26 | 1991-07-26 | 液晶表示装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0534717A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100451379B1 (ko) * | 1998-06-19 | 2005-01-13 | 엘지.필립스 엘시디 주식회사 | 액정표시장치및그제조방법 |
| KR100643561B1 (ko) * | 2000-12-08 | 2006-11-10 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이기판과 어레이기판의 제조방법 |
| KR100869653B1 (ko) * | 2000-03-16 | 2008-11-21 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액정 표시 장치 |
| US8581312B2 (en) | 2010-11-11 | 2013-11-12 | Samsung Display Co., Ltd. | Thin film transistor array panel and manufacturing method thereof |
| US9048146B2 (en) | 2000-05-09 | 2015-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9059045B2 (en) | 2000-03-08 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
-
1991
- 1991-07-26 JP JP3187197A patent/JPH0534717A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100451379B1 (ko) * | 1998-06-19 | 2005-01-13 | 엘지.필립스 엘시디 주식회사 | 액정표시장치및그제조방법 |
| US9059045B2 (en) | 2000-03-08 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9368514B2 (en) | 2000-03-08 | 2016-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9786687B2 (en) | 2000-03-08 | 2017-10-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| KR100869653B1 (ko) * | 2000-03-16 | 2008-11-21 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액정 표시 장치 |
| US9298056B2 (en) | 2000-03-16 | 2016-03-29 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and method of manufacturing the same |
| US9048146B2 (en) | 2000-05-09 | 2015-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9429807B2 (en) | 2000-05-09 | 2016-08-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| KR100643561B1 (ko) * | 2000-12-08 | 2006-11-10 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이기판과 어레이기판의 제조방법 |
| US8581312B2 (en) | 2010-11-11 | 2013-11-12 | Samsung Display Co., Ltd. | Thin film transistor array panel and manufacturing method thereof |
| US9064756B2 (en) | 2010-11-11 | 2015-06-23 | Samsung Display Co., Ltd. | Thin film transistor array panel and manufacturing method thereof |
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