JPH05347521A - 自動利得制御回路 - Google Patents
自動利得制御回路Info
- Publication number
- JPH05347521A JPH05347521A JP4154700A JP15470092A JPH05347521A JP H05347521 A JPH05347521 A JP H05347521A JP 4154700 A JP4154700 A JP 4154700A JP 15470092 A JP15470092 A JP 15470092A JP H05347521 A JPH05347521 A JP H05347521A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- gain control
- control circuit
- burst
- level
- Prior art date
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- Pending
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- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 フェージング等による所用バースト信号のレ
ベル変化を解決し、一定の信号レベルで受信できる時分
割多元接続（ＴＤＭＡ）方式用の自動利得制御回路の提
供。 【構成】 可変利得増幅器１０、１１と、その出力レベ
ルを測定するレベル検出器１２と、検出されたレベル信
号を処理して利得制御信号を生成する利得制御回路１３
とで構成され、利得制御回路１３は所用のバースト信号
の初期部を一定の信号レベルに設定した後、バースト中
の包絡線を検出し、その変化を補うよう可変利得増幅器
１０、１１を制御することにより、信号レベルを一定に
保ち良好な受信特性が得られる。所用バースト信号直前
の複数個の信号点レベルをサンプリングして得られた受
信レベルを平均、あるいは変化を検出してその傾向に応
じた制御信号を発生させてバースト初期部の利得を一定
に制御する。
ベル変化を解決し、一定の信号レベルで受信できる時分
割多元接続（ＴＤＭＡ）方式用の自動利得制御回路の提
供。 【構成】 可変利得増幅器１０、１１と、その出力レベ
ルを測定するレベル検出器１２と、検出されたレベル信
号を処理して利得制御信号を生成する利得制御回路１３
とで構成され、利得制御回路１３は所用のバースト信号
の初期部を一定の信号レベルに設定した後、バースト中
の包絡線を検出し、その変化を補うよう可変利得増幅器
１０、１１を制御することにより、信号レベルを一定に
保ち良好な受信特性が得られる。所用バースト信号直前
の複数個の信号点レベルをサンプリングして得られた受
信レベルを平均、あるいは変化を検出してその傾向に応
じた制御信号を発生させてバースト初期部の利得を一定
に制御する。
Description
【０００１】
【産業上の利用分野】本発明は衛星通信や、移動通信用
機器等の受信機に利用される時分割多元（ＴＤＭＡ）方
式用の自動利得制御回路（オート・ゲイン・コントロー
ル回路：以下、ＡＧＣ回路と記す）に関するものであ
る。
機器等の受信機に利用される時分割多元（ＴＤＭＡ）方
式用の自動利得制御回路（オート・ゲイン・コントロー
ル回路：以下、ＡＧＣ回路と記す）に関するものであ
る。
【０００２】
【従来の技術】ＡＧＣ回路は、衛星通信や移動通信をは
じめとしてテレビ・ラジオ等の受信機に不可欠なもので
あり、従来より差動増幅器を用いた構成のものが多く使
用されてきた。最近は、情報網の発達により多くの通信
回線を確保するために、ディジタル通信の時分割多元
（以下ＴＤＭＡと記す）方式が重要視されるようになっ
てきた。ところがＴＤＭＡ方式の場合、伝搬路の状態、
例えばフェージングやシャドウイングなどの影響によ
り、各時間スロットにおける信号のレベルはまちまちで
あり、所用のスロットの利得を調整して信号出力を一定
にする事が重要となっている。例えば、特開平３−１８
１２１４号公報に記載された内容が存在する。これは所
用のタイムスロットの複数個前までのレベルを検出し、
そのレベルの平均をとるか、あるいは信号レベルの傾向
から所用の信号レベルを予想した制御信号で可変利得増
幅器を制御するようにしたものである。
じめとしてテレビ・ラジオ等の受信機に不可欠なもので
あり、従来より差動増幅器を用いた構成のものが多く使
用されてきた。最近は、情報網の発達により多くの通信
回線を確保するために、ディジタル通信の時分割多元
（以下ＴＤＭＡと記す）方式が重要視されるようになっ
てきた。ところがＴＤＭＡ方式の場合、伝搬路の状態、
例えばフェージングやシャドウイングなどの影響によ
り、各時間スロットにおける信号のレベルはまちまちで
あり、所用のスロットの利得を調整して信号出力を一定
にする事が重要となっている。例えば、特開平３−１８
１２１４号公報に記載された内容が存在する。これは所
用のタイムスロットの複数個前までのレベルを検出し、
そのレベルの平均をとるか、あるいは信号レベルの傾向
から所用の信号レベルを予想した制御信号で可変利得増
幅器を制御するようにしたものである。
【０００３】
【発明が解決しようとする課題】この方法はバースト長
が比較的短い（例えば３ｍｓ以下等）場合、非常に有効
であるが、バースト長が長くなる（例えば６ｍｓ以上
等）と、高速フェージングが発生した時にはその効果が
得られない場合も発生してしまう。この例を図４に示
す。同図（ａ）はバースト長が長い場合で、前述した公
開特許公報の内容を用いて各時刻での所用バーストの先
端（初期）部を等しいレベルに設定した場合であり、フ
ェージング周波数が低い場合である。この場合は大きな
問題は発生せず、良好なデータ受信ができる。一方、同
図（ｂ）は同図（ａ）のフェージングが速い場合で、バ
ーストの先端部分は等しいレベルであるが、バーストの
中間以降では信号レベルが過大、あるいは過小になり信
号が復号できない場合が発生することも考えられ、その
影響は大きい。これらの現象はバースト長が約４ｍｓ程
度以上、フェージング周波数が４０Ｈｚ程度以上で起こ
ってくる。
が比較的短い（例えば３ｍｓ以下等）場合、非常に有効
であるが、バースト長が長くなる（例えば６ｍｓ以上
等）と、高速フェージングが発生した時にはその効果が
得られない場合も発生してしまう。この例を図４に示
す。同図（ａ）はバースト長が長い場合で、前述した公
開特許公報の内容を用いて各時刻での所用バーストの先
端（初期）部を等しいレベルに設定した場合であり、フ
ェージング周波数が低い場合である。この場合は大きな
問題は発生せず、良好なデータ受信ができる。一方、同
図（ｂ）は同図（ａ）のフェージングが速い場合で、バ
ーストの先端部分は等しいレベルであるが、バーストの
中間以降では信号レベルが過大、あるいは過小になり信
号が復号できない場合が発生することも考えられ、その
影響は大きい。これらの現象はバースト長が約４ｍｓ程
度以上、フェージング周波数が４０Ｈｚ程度以上で起こ
ってくる。
【０００４】また、バースト初期部分の信号レベルを一
定にするために、その直前の信号レベルを参照する場合
には定包絡線の変調方式では問題がないが、定包絡線で
ない変調方式の場合（例えばπ／４シフトＱＰＳＫ変調
方式等）には包絡線の落ち込み部分があるため信号レベ
ルを参照するには工夫が必要である。
定にするために、その直前の信号レベルを参照する場合
には定包絡線の変調方式では問題がないが、定包絡線で
ない変調方式の場合（例えばπ／４シフトＱＰＳＫ変調
方式等）には包絡線の落ち込み部分があるため信号レベ
ルを参照するには工夫が必要である。
【０００５】本発明は、従来技術の以上のような問題を
解決するもので、ＡＧＣ回路の出力を一定に保ち、ディ
ジタル信号の復号の誤り率を減少させることを目的とす
るものである。
解決するもので、ＡＧＣ回路の出力を一定に保ち、ディ
ジタル信号の復号の誤り率を減少させることを目的とす
るものである。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するため、第１に、利得制御信号により利得が可変さ
れる可変利得増幅器と、前記可変利得増幅器の出力信号
のレベルを測定するレベル検出器と、前記レベル検出器
により測定された信号に基づき前記可変利得増幅器への
利得制御信号を生成する利得制御回路とを設け、前記利
得制御回路は所用のバースト信号の初期部を一定の信号
レベルに設定した後、そのバースト中に１シンボルの包
絡線よりは長い時定数でそのバースト信号の包絡線を検
出し、その変化を補うように利得制御信号を生成するも
のである。また第２に、前記利得制御回路を、所用のバ
ースト信号直前の複数個の信号点を、データを再生する
シンボルビットに同期したクロックでサンプリングし、
それらの信号レベルの平均を計算し、その結果により所
用バーストの初期部の利得を制御するように構成するも
のである。さらに第３に、前記利得制御回路を、所用の
バースト信号直前の複数個の信号点を、データを再生す
るシンボルビットに同期したクロックでサンプリング
し、それらの信号レベルの大きさの傾きを検出し、その
傾向に適合するように所用バーストの初期部の利得を制
御するように構成するものである。
成するため、第１に、利得制御信号により利得が可変さ
れる可変利得増幅器と、前記可変利得増幅器の出力信号
のレベルを測定するレベル検出器と、前記レベル検出器
により測定された信号に基づき前記可変利得増幅器への
利得制御信号を生成する利得制御回路とを設け、前記利
得制御回路は所用のバースト信号の初期部を一定の信号
レベルに設定した後、そのバースト中に１シンボルの包
絡線よりは長い時定数でそのバースト信号の包絡線を検
出し、その変化を補うように利得制御信号を生成するも
のである。また第２に、前記利得制御回路を、所用のバ
ースト信号直前の複数個の信号点を、データを再生する
シンボルビットに同期したクロックでサンプリングし、
それらの信号レベルの平均を計算し、その結果により所
用バーストの初期部の利得を制御するように構成するも
のである。さらに第３に、前記利得制御回路を、所用の
バースト信号直前の複数個の信号点を、データを再生す
るシンボルビットに同期したクロックでサンプリング
し、それらの信号レベルの大きさの傾きを検出し、その
傾向に適合するように所用バーストの初期部の利得を制
御するように構成するものである。
【０００７】
【作用】本発明は以上のように、、第１に所用のバース
ト信号の初期部分を一定の信号レベルに設定した後、そ
の包絡線を検出してフィードバックをする事により所用
バースト信号のレベルを一定にするものである。また、
第２に所用バースト信号直前の複数個のシンボルの平均
レベルを計算するにより、所用バーストの初期レベルを
一定に設定するものである。第３に直前のシンボルのレ
ベルの変化を検出することにより、所用の入力信号レベ
ルをあらかじめ予測し、適した制御信号を発生させるよ
うに作用することで、ＡＧＣ回路の出力レベルを一定に
するものである。
ト信号の初期部分を一定の信号レベルに設定した後、そ
の包絡線を検出してフィードバックをする事により所用
バースト信号のレベルを一定にするものである。また、
第２に所用バースト信号直前の複数個のシンボルの平均
レベルを計算するにより、所用バーストの初期レベルを
一定に設定するものである。第３に直前のシンボルのレ
ベルの変化を検出することにより、所用の入力信号レベ
ルをあらかじめ予測し、適した制御信号を発生させるよ
うに作用することで、ＡＧＣ回路の出力レベルを一定に
するものである。
【０００８】
【実施例】（実施例１）以下、図面を参照しながら本発
明の第１の実施例について説明する。
明の第１の実施例について説明する。
【０００９】図１（ａ）は本発明の第１の実施例におけ
るＡＧＣ回路のブロック結線図である。同図において、
１０、１１は入力信号を順次増幅する可変利得増幅器、
１２は可変利得増幅器１０、１１の出力信号のレベルを
検出するレベル検出器である。１３は２つの可変利得増
幅器１０、１１の利得レベルを制御する利得制御回路
で、ＣＰＵ等を用いることにより、以下に示す制御を容
易に実施可能である。なお、その制御信号を１３ａ、１
３ｂとする。
るＡＧＣ回路のブロック結線図である。同図において、
１０、１１は入力信号を順次増幅する可変利得増幅器、
１２は可変利得増幅器１０、１１の出力信号のレベルを
検出するレベル検出器である。１３は２つの可変利得増
幅器１０、１１の利得レベルを制御する利得制御回路
で、ＣＰＵ等を用いることにより、以下に示す制御を容
易に実施可能である。なお、その制御信号を１３ａ、１
３ｂとする。
【００１０】以上のような構成において、以下その動作
を図１（ｂ）を用いながら説明する。なお、同図（ｂ）
はＡＧＣ回路からのバースト出力信号の図であり、点線
はバースト初期値のみを一定にした場合、実線は本実施
例によるものである。
を図１（ｂ）を用いながら説明する。なお、同図（ｂ）
はＡＧＣ回路からのバースト出力信号の図であり、点線
はバースト初期値のみを一定にした場合、実線は本実施
例によるものである。
【００１１】まずはじめに、所用バースト信号の直前の
期間ｔ１において利得制御回路１３は制御信号１３ａに
より可変利得増幅器１０を制御して、当該可変利得増幅
器１０の利得を最小から次第に利得を大きくしていく。
この時、可変利得増幅器１１の利得はその増幅率の中間
に設定する。
期間ｔ１において利得制御回路１３は制御信号１３ａに
より可変利得増幅器１０を制御して、当該可変利得増幅
器１０の利得を最小から次第に利得を大きくしていく。
この時、可変利得増幅器１１の利得はその増幅率の中間
に設定する。
【００１２】そしてＡＧＣ回路の出力レベルがあらかじ
め設定されたレベルＬａに達したとき利得制御回路１３
はその制御を中止する。次に利得制御回路１３は、レベ
ル検出器１２の時定数を変更し、ｔ１の期間よりも長く
設定し、バースト信号期間ｔ２の包絡線を検出するよう
にする。ここで検出されたレベルを利得制御回路１３に
送り、１３ｂの制御信号によりバースト信号期間ｔ２の
レベル変化を補償するように制御する。これらの制御に
より、所用バースト期間ｔ２の信号レベルを同図実線の
ように一定にする事ができる。
め設定されたレベルＬａに達したとき利得制御回路１３
はその制御を中止する。次に利得制御回路１３は、レベ
ル検出器１２の時定数を変更し、ｔ１の期間よりも長く
設定し、バースト信号期間ｔ２の包絡線を検出するよう
にする。ここで検出されたレベルを利得制御回路１３に
送り、１３ｂの制御信号によりバースト信号期間ｔ２の
レベル変化を補償するように制御する。これらの制御に
より、所用バースト期間ｔ２の信号レベルを同図実線の
ように一定にする事ができる。
【００１３】（実施例２）図２は本発明の第２の実施例
におけるＡＧＣ回路の要部である利得制御回路１３の制
御信号１３ａの発生の方法を説明する図である。同図に
おいて、ｔ１はレベル検出期間、ｔ２は所用バースト期
間であり、Ｓ０からＳ３はサンプリング時刻を示してい
る。
におけるＡＧＣ回路の要部である利得制御回路１３の制
御信号１３ａの発生の方法を説明する図である。同図に
おいて、ｔ１はレベル検出期間、ｔ２は所用バースト期
間であり、Ｓ０からＳ３はサンプリング時刻を示してい
る。
【００１４】まず、π／４シフトＱＰＳＫ等の定包絡線
でない変調方式の場合、第１の実施例の方法では包絡線
の落ち込んだ時刻、例えばＳ０とＳ１の中間（信号の変
化点）で制御信号１３ａが固定されてしまう場合があ
る。そこで本第２の実施例では利得制御回路１３が、復
調されたシンボルクロックをもとに信号点のレベルを調
べその平均値に所用バースト信号レベルを合わせるよう
にしたもので、当該方法によれば制御信号１３ａが固定
されてしまうことを防止できる。なお、本実施例の具体
的な構成としては、第１の実施例で説明した利得制御回
路１３とともに、所用のバースト信号直前の複数個の信
号点を、データを再生するシンボルビットに同期したク
ロックでサンプリング部によりサンプリングし、それら
の信号レベルの平均値を演算器（より具体的には加算器
と割り算器）で計算し、その結果により所用バーストの
初期部の利得を制御するように構成すれば良い。なお、
これらの演算器等もＣＰＵを用いることにより、容易に
実施可能である。
でない変調方式の場合、第１の実施例の方法では包絡線
の落ち込んだ時刻、例えばＳ０とＳ１の中間（信号の変
化点）で制御信号１３ａが固定されてしまう場合があ
る。そこで本第２の実施例では利得制御回路１３が、復
調されたシンボルクロックをもとに信号点のレベルを調
べその平均値に所用バースト信号レベルを合わせるよう
にしたもので、当該方法によれば制御信号１３ａが固定
されてしまうことを防止できる。なお、本実施例の具体
的な構成としては、第１の実施例で説明した利得制御回
路１３とともに、所用のバースト信号直前の複数個の信
号点を、データを再生するシンボルビットに同期したク
ロックでサンプリング部によりサンプリングし、それら
の信号レベルの平均値を演算器（より具体的には加算器
と割り算器）で計算し、その結果により所用バーストの
初期部の利得を制御するように構成すれば良い。なお、
これらの演算器等もＣＰＵを用いることにより、容易に
実施可能である。
【００１５】（実施例３）図３は本発明の第３の実施例
におけるＡＧＣ回路の要部である利得制御回路１３の制
御信号１３ａの発生の方法を説明する図である。同図に
おいて、各々の記号の意味は図２と同様である。この実
施例ではＳ０からＳ３までの信号レベルの傾向から所用
のバーストの初期部のレベルを推定し、ＡＧＣ回路の制
御信号１３ａを発生させるものである。なお、本実施例
の具体的な構成としては、第１の実施例で説明した利得
制御回路１３とともに、所用のバースト信号直前の複数
個の信号点を、データを再生するシンボルビットに同期
したクロックでサンプリング部によりサンプリングし、
それらの信号レベルの大きさの傾きを微分器等で検出
し、その傾向に適合するように所用バーストの初期部の
利得を制御するように構成すれば良い。なお、これらの
微分器等もＣＰＵを用いることにより、容易に実施可能
である。
におけるＡＧＣ回路の要部である利得制御回路１３の制
御信号１３ａの発生の方法を説明する図である。同図に
おいて、各々の記号の意味は図２と同様である。この実
施例ではＳ０からＳ３までの信号レベルの傾向から所用
のバーストの初期部のレベルを推定し、ＡＧＣ回路の制
御信号１３ａを発生させるものである。なお、本実施例
の具体的な構成としては、第１の実施例で説明した利得
制御回路１３とともに、所用のバースト信号直前の複数
個の信号点を、データを再生するシンボルビットに同期
したクロックでサンプリング部によりサンプリングし、
それらの信号レベルの大きさの傾きを微分器等で検出
し、その傾向に適合するように所用バーストの初期部の
利得を制御するように構成すれば良い。なお、これらの
微分器等もＣＰＵを用いることにより、容易に実施可能
である。
【００１６】なお、以上の各実施例では信号レベル検出
期間でのサンプリング数を４個としたが、伝送系にあわ
せてその数を増減しても差し支えない。
期間でのサンプリング数を４個としたが、伝送系にあわ
せてその数を増減しても差し支えない。
【００１７】
【発明の効果】以上のように本発明は、増幅器とレベル
検出器と利得制御信号を発生する利得制御回路とで構成
されるバースト動作をするＡＧＣ回路おいて、所用バー
ストの初期部分のレベルを一定にした後、そのバースト
信号の包絡線を検出しＡＧＣ回路にフィードバックする
事でバースト期間の信号レベルを一定に保つ事ができ、
良好な受信特性が得られるものであり、その効果は大き
い。また、定包絡線でない変調方式に対しては、所用バ
ースト期間直前の複数個の信号点をシンボルレートに対
応したクロック信号でサンプリングし、演算する事によ
り所用バーストの初期値を決定するため、その設定値の
誤差を少なくする事ができる。
検出器と利得制御信号を発生する利得制御回路とで構成
されるバースト動作をするＡＧＣ回路おいて、所用バー
ストの初期部分のレベルを一定にした後、そのバースト
信号の包絡線を検出しＡＧＣ回路にフィードバックする
事でバースト期間の信号レベルを一定に保つ事ができ、
良好な受信特性が得られるものであり、その効果は大き
い。また、定包絡線でない変調方式に対しては、所用バ
ースト期間直前の複数個の信号点をシンボルレートに対
応したクロック信号でサンプリングし、演算する事によ
り所用バーストの初期値を決定するため、その設定値の
誤差を少なくする事ができる。
【図１】本発明の第１の実施例における自動利得制御回
路のブロック結線、及び要部波形図
路のブロック結線、及び要部波形図
【図２】本発明の第２の実施例における自動利得制御回
路の要部波形図
路の要部波形図
【図３】本発明の第３の実施例における自動利得制御回
路の要部波形図
路の要部波形図
【図４】従来の自動利得制御回路の要部波形図
１０ 可変利得増幅器 １１ 可変利得増幅器 １２ レベル検出器 １３ 利得制御回路
Claims (3)
- 【請求項１】 利得制御信号により利得が可変される可
変利得増幅器と、前記可変利得増幅器の出力信号のレベ
ルを測定するレベル検出器と、前記レベル検出器により
測定された信号に基づき前記可変利得増幅器への利得制
御信号を生成する利得制御回路とを具備し、前記利得制
御回路は所用のバースト信号の初期部を一定の信号レベ
ルに設定した後、そのバースト中に１シンボルの包絡線
よりは長い時定数でそのバースト信号の包絡線を検出
し、その変化を補うように利得制御信号を生成する自動
利得制御回路。 - 【請求項２】 利得制御回路は、所用のバースト信号直
前の複数個の信号点を、データを再生するシンボルビッ
トに同期したクロックでサンプリングし、それらの信号
レベルの平均を計算し、その結果により所用バーストの
初期部の利得を制御する請求項１記載の自動利得制御回
路。 - 【請求項３】 利得制御回路は、所用のバースト信号直
前の複数個の信号点を、データを再生するシンボルビッ
トに同期したクロックでサンプリングし、それらの信号
レベルの大きさの傾きを検出し、その傾向に適合するよ
うに所用バーストの初期部の利得を制御する請求項１記
載の自動利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4154700A JPH05347521A (ja) | 1992-06-15 | 1992-06-15 | 自動利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4154700A JPH05347521A (ja) | 1992-06-15 | 1992-06-15 | 自動利得制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05347521A true JPH05347521A (ja) | 1993-12-27 |
Family
ID=15590039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4154700A Pending JPH05347521A (ja) | 1992-06-15 | 1992-06-15 | 自動利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05347521A (ja) |
-
1992
- 1992-06-15 JP JP4154700A patent/JPH05347521A/ja active Pending
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