JPH0534844B2 - - Google Patents
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- Publication number
- JPH0534844B2 JPH0534844B2 JP57179402A JP17940282A JPH0534844B2 JP H0534844 B2 JPH0534844 B2 JP H0534844B2 JP 57179402 A JP57179402 A JP 57179402A JP 17940282 A JP17940282 A JP 17940282A JP H0534844 B2 JPH0534844 B2 JP H0534844B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- transistors
- level
- input terminal
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0035—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements
- H03G1/007—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements using field-effect transistors [FET]
Landscapes
- Analogue/Digital Conversion (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本本発明は接合耐圧の低い素子やソース・ドレ
イン間あるいはコレクタ・エミツタ間の耐圧の比
較的低いトランジスタを用いて、これらの耐圧よ
り高いアナログ入力を取扱う電子ボリユームや、
高い電圧を取扱うＤ／Ａコンバータ回路に好適な
信号処理回路に関する。
イン間あるいはコレクタ・エミツタ間の耐圧の比
較的低いトランジスタを用いて、これらの耐圧よ
り高いアナログ入力を取扱う電子ボリユームや、
高い電圧を取扱うＤ／Ａコンバータ回路に好適な
信号処理回路に関する。
従来例の構成とその問題点
電子ボリユームの従来例を第１図に示す。入力
端子１に入力されたアナログ信号は、出力端子２
に至る間、抵抗R11（抵抗値ｒ）、R12（同2r）、R21
（同ｒ）、R22（同2r）……よりなるｒ−２ｒ抵抗回
路網とトランジスタQ11，Q12，Q21，Q22……よ
りなる電子スイツチおよびこれらを制御するため
の制御信号入力端子３，４、並びにインバータ
５，６により所定の減衰を与えられ、演算増幅器
７を介して、出力端子２に出力される。すなわ
ち、互に逆相の動作を行なうように構成されたト
ランジスタQ11と同Q12には、減衰量を制御する
制御信号入力端子３の制御信号入力と、それをイ
ンバータ５で反転した信号とが印加される。しか
し、インバータ５の伝播遅延のため、トランジス
タQ11のゲート電圧とQ12のゲート電圧とは完全
には逆相とならず、トランジスタQ12のゲート電
圧に遅れが生じる。したがつて、トランジスタ
Q11のゲートがＨレベルからＬレベルに変わると
き、トランジスタQ12がＬレベルからＨレベルに
立上がるまでの間、トランジスタQ11のゲートと
Q12のゲートに共にオフの時間が存在し、この期
間はトランジスタQ11およびQ12のソース・ドレ
イン間には入力端子１の入力と同じ電圧が印加さ
れることになる。トランジスタQ11ないしQ12の
ソース・ドレイン間耐圧がこの入力端子より低い
ならば、ブレイクダウンを生じ異常動作を招来す
る。したがつて、トランジスタQ11とQ12は入力
電圧より高い耐圧を有するトランジスタで構成す
る必要があつた。また、トランジスタQ21，Q22
についても同様のことが存在する。
端子１に入力されたアナログ信号は、出力端子２
に至る間、抵抗R11（抵抗値ｒ）、R12（同2r）、R21
（同ｒ）、R22（同2r）……よりなるｒ−２ｒ抵抗回
路網とトランジスタQ11，Q12，Q21，Q22……よ
りなる電子スイツチおよびこれらを制御するため
の制御信号入力端子３，４、並びにインバータ
５，６により所定の減衰を与えられ、演算増幅器
７を介して、出力端子２に出力される。すなわ
ち、互に逆相の動作を行なうように構成されたト
ランジスタQ11と同Q12には、減衰量を制御する
制御信号入力端子３の制御信号入力と、それをイ
ンバータ５で反転した信号とが印加される。しか
し、インバータ５の伝播遅延のため、トランジス
タQ11のゲート電圧とQ12のゲート電圧とは完全
には逆相とならず、トランジスタQ12のゲート電
圧に遅れが生じる。したがつて、トランジスタ
Q11のゲートがＨレベルからＬレベルに変わると
き、トランジスタQ12がＬレベルからＨレベルに
立上がるまでの間、トランジスタQ11のゲートと
Q12のゲートに共にオフの時間が存在し、この期
間はトランジスタQ11およびQ12のソース・ドレ
イン間には入力端子１の入力と同じ電圧が印加さ
れることになる。トランジスタQ11ないしQ12の
ソース・ドレイン間耐圧がこの入力端子より低い
ならば、ブレイクダウンを生じ異常動作を招来す
る。したがつて、トランジスタQ11とQ12は入力
電圧より高い耐圧を有するトランジスタで構成す
る必要があつた。また、トランジスタQ21，Q22
についても同様のことが存在する。
一般に、電子ボリユーム等の回路構成において
は入力電圧の最大値は40V程度まで配慮されるこ
とが多い。したがつて、トランジスタの耐圧には
それ以上の値が要求され、素子寸法として大きく
なり、集積度向上とは離反する不都合が存在す
る。
は入力電圧の最大値は40V程度まで配慮されるこ
とが多い。したがつて、トランジスタの耐圧には
それ以上の値が要求され、素子寸法として大きく
なり、集積度向上とは離反する不都合が存在す
る。
発明の目的
本発明は入力電圧よりも低い耐圧のトランジス
タで構成でき、しかも上述の異常動作をおこすこ
とのない電子ボリユームやＤ／Ａコンバータ回路
に好適な信号処理回路を提供することを目的とす
る。
タで構成でき、しかも上述の異常動作をおこすこ
とのない電子ボリユームやＤ／Ａコンバータ回路
に好適な信号処理回路を提供することを目的とす
る。
発明の構成
本発明は、電子ボリユーム等に用いられ、抵抗
回路網と切換えスイツチを有する信号処理回路に
おいて、切換えスイツチとして作用する同極性の
トランジスタ対を切換え制御する時に、トランジ
スタ対の両方を導通状態とする制御回路をトラン
ジスタ対の制御電極側に設けるものである。
回路網と切換えスイツチを有する信号処理回路に
おいて、切換えスイツチとして作用する同極性の
トランジスタ対を切換え制御する時に、トランジ
スタ対の両方を導通状態とする制御回路をトラン
ジスタ対の制御電極側に設けるものである。
実施例の説明
第２図は本発明の一実施例の集積化電子ボリユ
ーム回路の一部である。以下、動作を詳細に説明
する。
ーム回路の一部である。以下、動作を詳細に説明
する。
図中、１はアナログ信号の入力端子、２は所定
の減衰を与えられたアナログ信号を出力する出力
端子、３は最大桁の減衰を制御する制御信号入力
端子、４は次桁の減衰を制御する制御信号入力端
子、５，６は第１の制御回路に相当するインバー
タ７は演算増幅器、８は抵抗回路網から演算増幅
器７へつながる電流を出力とする仮想接地線であ
る。９，１０，１１，１２はいずれも第２の制御
回路に相当する２入力NANDゲートである。
R11，R12，R21，R22……は周知のｒ−２ｒ抵抗
回路網を構成し、R11，R21……が抵抗値ｒを、
抵抗R12，R22……が抵抗値２ｒをそれぞれに有
する。Rfはフイードバツク抵抗である。Q11，
Q12，Q21，Q22……はいずれもｎチヤンネルMOS
トランズスタ（以下トランジスタと記す）であ
る。
の減衰を与えられたアナログ信号を出力する出力
端子、３は最大桁の減衰を制御する制御信号入力
端子、４は次桁の減衰を制御する制御信号入力端
子、５，６は第１の制御回路に相当するインバー
タ７は演算増幅器、８は抵抗回路網から演算増幅
器７へつながる電流を出力とする仮想接地線であ
る。９，１０，１１，１２はいずれも第２の制御
回路に相当する２入力NANDゲートである。
R11，R12，R21，R22……は周知のｒ−２ｒ抵抗
回路網を構成し、R11，R21……が抵抗値ｒを、
抵抗R12，R22……が抵抗値２ｒをそれぞれに有
する。Rfはフイードバツク抵抗である。Q11，
Q12，Q21，Q22……はいずれもｎチヤンネルMOS
トランズスタ（以下トランジスタと記す）であ
る。
NANDゲート９と１０はラツチ回路を構成し
ており、静止状態では、いずれか一方の出力がＨ
レベル、他方がＬレベルとなつている。したがつ
て、トランジスタQ11とQ12のいずれか一方がオ
ン、他方がオフとなつている。トランジスタQ21
とQ22についても同様である。トランジスタQ11
とQ12のソースは接地又は仮想接地に接続され
る。即ち、接地電位となる。
ており、静止状態では、いずれか一方の出力がＨ
レベル、他方がＬレベルとなつている。したがつ
て、トランジスタQ11とQ12のいずれか一方がオ
ン、他方がオフとなつている。トランジスタQ21
とQ22についても同様である。トランジスタQ11
とQ12のソースは接地又は仮想接地に接続され
る。即ち、接地電位となる。
本実施例ではトランジスタQ11とQ12のいずれ
か一方がオン状態であることからトランジスタ
Q11とQ12のオン抵抗が2rよりも充分小さければ、
トランジスタQ11とQ12の共通ドレインに生じる
電圧の値は１の入力端子に与えられたアナログ信
号の大きさに比して充分小さくなる。
か一方がオン状態であることからトランジスタ
Q11とQ12のオン抵抗が2rよりも充分小さければ、
トランジスタQ11とQ12の共通ドレインに生じる
電圧の値は１の入力端子に与えられたアナログ信
号の大きさに比して充分小さくなる。
次に、トランジスタQ11とQ12とが切り替る場
合を考える。初めに制御信号入力端子３がＬレベ
ルとすると、NANDゲート９の出力はＨレベル、
NANDゲート１０の出力はＬレベルとなる。し
たがつて、トランジスタQ11はオン、Q12はオフ
状態にある。この状態から制御信号入力端子３が
Ｈレベルに変わつた瞬間の状態は次の様になる。
すなわち、NANDゲート９の入力の一方は制御
信号入力端子３につながつていてＨレベルに移転
するが、他方はNANDゲート１０の出力即ちＬ
レベルであることからトランジスタQ11の出力は
直ちに変化しない。一方、インバータ５の出力は
ＨレベルからＬレベルに変化し、NANDゲート
１０の２つの入力の一方がＬレベルとなつて出力
がＨレベルになる。NANDゲート１０の出力が
ＨレベルになるとトランジスタQ12がオンとな
り、この瞬間、両方のトランジスタQ11とQ12が
共にオンとなる。この過渡状態を経てNANDゲ
ート１０の出力がＨレベルになつたことにより
NANDゲート９の２の入力が共にＨレベルとな
り、その出力はＬレベルとなつて、トランジスタ
Q11がオフとなる。即ち、NANDゲート９の伝播
遅延に対応する過渡期間にはトランジスタQ11と
Q12が共にオンとなり、しかる後にトランジスタ
Q11がオフとなる。
合を考える。初めに制御信号入力端子３がＬレベ
ルとすると、NANDゲート９の出力はＨレベル、
NANDゲート１０の出力はＬレベルとなる。し
たがつて、トランジスタQ11はオン、Q12はオフ
状態にある。この状態から制御信号入力端子３が
Ｈレベルに変わつた瞬間の状態は次の様になる。
すなわち、NANDゲート９の入力の一方は制御
信号入力端子３につながつていてＨレベルに移転
するが、他方はNANDゲート１０の出力即ちＬ
レベルであることからトランジスタQ11の出力は
直ちに変化しない。一方、インバータ５の出力は
ＨレベルからＬレベルに変化し、NANDゲート
１０の２つの入力の一方がＬレベルとなつて出力
がＨレベルになる。NANDゲート１０の出力が
ＨレベルになるとトランジスタQ12がオンとな
り、この瞬間、両方のトランジスタQ11とQ12が
共にオンとなる。この過渡状態を経てNANDゲ
ート１０の出力がＨレベルになつたことにより
NANDゲート９の２の入力が共にＨレベルとな
り、その出力はＬレベルとなつて、トランジスタ
Q11がオフとなる。即ち、NANDゲート９の伝播
遅延に対応する過渡期間にはトランジスタQ11と
Q12が共にオンとなり、しかる後にトランジスタ
Q11がオフとなる。
又、制御信号入力端子３がＨレベルからＬレベ
ルになるときはNANDゲート９は直ちに出力が
ＬレベルからＨレベルになり、その出力の変化を
うけて初めてNANDゲート１０の出力がＨレベ
ルからＬレベルに変わる。
ルになるときはNANDゲート９は直ちに出力が
ＬレベルからＨレベルになり、その出力の変化を
うけて初めてNANDゲート１０の出力がＨレベ
ルからＬレベルに変わる。
以上、本実施例の場合はいずれの場合において
も、６トランジスタQ11とQ12の一方又は両方が
オンであり、両方のトランジスタが共にオフとな
る期間が存在しないものである。したがつて、こ
れらのトランジスタの共通ドレインは常に接地に
近い電位にあり、従来例のような電子スイツチを
形成するトランジスタに高い耐圧は要求されな
い。又、制御信号入力端子４により制御されるイ
ンバータ６、NANDゲート１１，１２およびト
ランジスタQ21，Q22についても同様である。
も、６トランジスタQ11とQ12の一方又は両方が
オンであり、両方のトランジスタが共にオフとな
る期間が存在しないものである。したがつて、こ
れらのトランジスタの共通ドレインは常に接地に
近い電位にあり、従来例のような電子スイツチを
形成するトランジスタに高い耐圧は要求されな
い。又、制御信号入力端子４により制御されるイ
ンバータ６、NANDゲート１１，１２およびト
ランジスタQ21，Q22についても同様である。
仮想接地線８は、仮想接地でありトランジスタ
Q12，Q22……のうちオンになつているトランジ
スタを通して入力信号が電流としてフイードバツ
ク抵抗Rfに流れ、出力端子２にアナログ電圧出
力として取り出される。以上の説明でトランジス
タQ11，Q12，Q21，Q22……のソース・ドレイン
耐圧が入力端子１のアナログ電圧より低い耐圧で
構成しうることが明らかである。
Q12，Q22……のうちオンになつているトランジ
スタを通して入力信号が電流としてフイードバツ
ク抵抗Rfに流れ、出力端子２にアナログ電圧出
力として取り出される。以上の説明でトランジス
タQ11，Q12，Q21，Q22……のソース・ドレイン
耐圧が入力端子１のアナログ電圧より低い耐圧で
構成しうることが明らかである。
さらに、抵抗R11，R12，R21，R22……等のラ
ダー抵抗を絶縁膜上に形成したポリシリコン等の
抵抗体膜で形成することにより、接合部の耐圧よ
り高い入力電圧でも使用できる。又、ポリシリコ
ンはシリコンゲート構造のMOS集積回路におい
てはゲート材料として通常用いられているものを
兼用すればよく、何等新規なプロセスを追加した
りする必要のないものである。
ダー抵抗を絶縁膜上に形成したポリシリコン等の
抵抗体膜で形成することにより、接合部の耐圧よ
り高い入力電圧でも使用できる。又、ポリシリコ
ンはシリコンゲート構造のMOS集積回路におい
てはゲート材料として通常用いられているものを
兼用すればよく、何等新規なプロセスを追加した
りする必要のないものである。
なお、本実施例の構成では出力端子２は入力端
子１とは逆極性の電圧となるため、同一チツプ上
に集積せず、別チツプとして構成することが好し
い。
子１とは逆極性の電圧となるため、同一チツプ上
に集積せず、別チツプとして構成することが好し
い。
又、本実施例ではトランジスタQ11，Q12，
Q21，Q22……はMOSトランジスタで構成してい
るが、バイポーラトランジスタを用いて構成する
ことももちろん可能であり、この場合、ドレイ
ン、ゲート、ソースがそれぞれ、コレクタ、ベー
ス、エミツタに対応する。
Q21，Q22……はMOSトランジスタで構成してい
るが、バイポーラトランジスタを用いて構成する
ことももちろん可能であり、この場合、ドレイ
ン、ゲート、ソースがそれぞれ、コレクタ、ベー
ス、エミツタに対応する。
さらに本実施例は電子ボリユームについて説明
したが、電子ボリユームに限るものではなく、広
くＤ／Ａコンバータ、パターン発生器等に実施で
きることは言うまでもない。
したが、電子ボリユームに限るものではなく、広
くＤ／Ａコンバータ、パターン発生器等に実施で
きることは言うまでもない。
本発明が特に有効なのは、最上部桁およびその
近傍の桁の切替スイツチ部である。なぜなら、こ
れらの桁において本発明が実施された場合、たと
えばｒ−２ｒ抵抗回路網においては１桁ごとに入
力は２分の１に減衰するため必要な耐圧も順次２
分の１に低下することに依拠する。
近傍の桁の切替スイツチ部である。なぜなら、こ
れらの桁において本発明が実施された場合、たと
えばｒ−２ｒ抵抗回路網においては１桁ごとに入
力は２分の１に減衰するため必要な耐圧も順次２
分の１に低下することに依拠する。
発明の効果
以上実施例を用いて説明したごとく、本発明に
よれば、比較的低い接合耐圧、たとえばFETの
ソース・ドレイン間耐圧、あるいはバイポーラト
ランジスタのコレクタ・エミツタ間耐圧の比較的
低い素子を用い、これらの耐圧より高い入力電圧
の電子ボリユームやＤ／Ａコンバータ等の信号処
理回路が構成でき、素子の微細化即ち集積度を向
上せしめ、低コスト化にきわめて有効である。
よれば、比較的低い接合耐圧、たとえばFETの
ソース・ドレイン間耐圧、あるいはバイポーラト
ランジスタのコレクタ・エミツタ間耐圧の比較的
低い素子を用い、これらの耐圧より高い入力電圧
の電子ボリユームやＤ／Ａコンバータ等の信号処
理回路が構成でき、素子の微細化即ち集積度を向
上せしめ、低コスト化にきわめて有効である。
第１図は従来例に係る信号処理回路図、第２図
は本発明の一実施例に係る信号処理回路図であ
る。 １……入力端子、２……出力端子、３，４……
制御信号入力端子、５，６……インバータ、７…
…演算増幅器、８……仮想接地線、９，１０，１
１，１２……NANDゲート、Q11，Q12，Q21，
Q22……トランジスタ。
は本発明の一実施例に係る信号処理回路図であ
る。 １……入力端子、２……出力端子、３，４……
制御信号入力端子、５，６……インバータ、７…
…演算増幅器、８……仮想接地線、９，１０，１
１，１２……NANDゲート、Q11，Q12，Q21，
Q22……トランジスタ。
Claims (1)
- １ 信号入力端子に接続されかつ複数個の分岐点
が設けられた抵抗回路網と、少くとも１つの前記
分岐点に接続される同極性のトランジスタ対と、
前記トランジスタ対のそれぞれの出力電極側の電
位を互いに実質的に同電位に保つ手段と、前記ト
ランジスタ対のそれぞれの制御電極に信号を入力
する制御信号入力端子と、前記制御信号入力端子
と前記トランジスタ対の間に設けられ、かつ前記
トランジスタ対のそれぞれの制御電極に互いに逆
位相の制御信号を印加する第１の制御回路とを有
し、前記第１の制御回路による制御信号の切換え
時において前記トランジスタ対の両方を導通状態
とする第２の制御回路を前記第１の制御回路と前
記トランジスタ対の間に設けたことを特徴とする
信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57179402A JPS5967707A (ja) | 1982-10-12 | 1982-10-12 | 信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57179402A JPS5967707A (ja) | 1982-10-12 | 1982-10-12 | 信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5967707A JPS5967707A (ja) | 1984-04-17 |
| JPH0534844B2 true JPH0534844B2 (ja) | 1993-05-25 |
Family
ID=16065235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57179402A Granted JPS5967707A (ja) | 1982-10-12 | 1982-10-12 | 信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5967707A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2662955B2 (ja) * | 1987-09-14 | 1997-10-15 | セイコーエプソン株式会社 | デジタル・アナログ変換回路 |
| US7868681B2 (en) * | 2007-10-30 | 2011-01-11 | Qualcomm, Incorporated | Programmable gain circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5643822A (en) * | 1979-09-18 | 1981-04-22 | Matsushita Electric Ind Co Ltd | Digital control attenuator |
-
1982
- 1982-10-12 JP JP57179402A patent/JPS5967707A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5967707A (ja) | 1984-04-17 |
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