JPH0535235A

JPH0535235A - 表示制御装置

Info

Publication number: JPH0535235A
Application number: JP3194178A
Authority: JP
Inventors: Hidekazu Matsuzaki; 英一松崎; Hiroshi Nonoshita; 博野々下; Yoshitsugu Yamanashi; 能嗣山梨
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1991-08-02
Filing date: 1991-08-02
Publication date: 1993-02-12
Anticipated expiration: 2016-07-11
Also published as: JP3187082B2

Abstract

(57)【要約】【目的】強誘電性液晶(FLC) を表示素子として有する
表示器の表示状態の保存性を有効に利用し、温度や表示
更新を行うライン数に応じた最適な画質を実現可能な表
示装置を提供する。【構成】アドレス変換テーブル(44)から例えば表示画
面(26A)上の複数の表示素子よりなる走査ラインの複数
分の間隔をおいてこのラインのアドレスを発生させ、こ
れらラインをいわゆるインターレースモードでアクセス
してその表示状態を更新する。また、アドレス変換テー
ブルには複数の変換テーブルを設けておき、これらが温
度情報および書換えられるアドレス情報に応じて変更さ
れるようにしてFLC 等の温度および表示の更新を行うア
ドレス数に応じてインターレースモードを異ならせる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、表示制御装置に関し、
詳しくは、例えば強誘電性液晶を表示更新のための動作
媒体として用い電界の印加等によって更新された表示状
態を保持可能な表示素子を具えた表示装置のための表示
制御装置に関する。

【０００２】

【従来の技術】一般に、情報処理システムなどには、情
報の視覚表示機能を果す情報表示手段として表示装置が
接続されている。このような表示装置としてはCRT が広
く利用されており、このような情報処理装置に接続され
るCRT のための表示制御装置の一例を図６に示す。

【０００３】図において、１はアドレスバスドライバ、
２はコントロールバスドライバ、３はデータバスドライ
バであり、それぞれ情報処理システムを構成する各機器
間を信号接続するためのシステムバス４に接続されてい
る。５はデータバスドライバ３を介して転送される表示
データを記憶するビデオメモリ、６は表示制御装置とCR
T との間のデータ転送のためのドライバ、７はCRT であ
る。

【０００４】ビデオメモリ５はデュアルポートの DRAM
(ダイナミックRAM)によって構成されており、表示デー
タが直接書き込まれる。ビデオメモリ５に書き込まれた
表示データは、CRTC(CRTコントローラ）８によって順次
読み出され、CRT7に表示される。

【０００５】すなわち、表示データの書き込みのとき
は、図示しない情報処理システムのCPU がCRT7の表示エ
リアに対応するビデオメモリ５のアドレスをアクセスす
る。まず、そのアクセスの要求信号がコントロールバス
ドライバ２を介してメモリコントローラ９に与えられ、
この信号をCRTC8 から与えられるデータトランスファー
要求信号またはリフレッシュ要求信号とのアービトレー
ションを受ける。これに応じて、CPU のメモリアクセス
時には、メモリコントローラ９からアドレスセレクタ10
にアドレス選択信号が与えられ、CPU からのデータ書き
込みのためのアクセスアドレスがアドレスドライバ１お
よびアドレスセレクタ10を介してビデオメモリ５に与え
られる。これに伴ない、そのビデオメモリ５には、メモ
リコントローラ９からのDRAM制御信号と、データバスド
ライバ３を介した表示データが与えられる。これによ
り、表示データがビデオメモリ５に書き込まれる。

【０００６】一方、CRT7への表示は、CRTC8 がドライバ
６に同期信号を与え、かつその同期信号に合わせて、CR
TC8 がメモリコントローラ９にデータトランスファー要
求信号を与えると共に、アドレスセレクタ10にデータト
ランスファーアドレスを与えることにより実行される。

【０００７】まず、データトランスファー要求信号がメ
モリコントローラ９にてアービトレーションを受け、こ
れに応じてアドレス選択信号がメモリコントローラ９か
らアドレスセレクタ10に与えられると、CRTC8 からのデ
ータトランスファーアドレスがアドレスセレクタ10を介
してビデオメモリ５に与えられる。また、そのビデオメ
モリ５にはメモリコントローラ９からDRAM制御信号が与
えられ、これによりデータトランスファーサイクルが実
行される。このデータトランスファーサイクルとは、ビ
デオメモリ５のライン（表面画面のラスターに相当す
る）単位のデータをビデオメモリ５内のシフトレジスタ
に転送することであり、１回のデータトランスファーサ
イクルによって１ラインから数ライン分のデータをシフ
トレジスタに転送できる。

【０００８】そして、シフトレジスタに転送された表示
データは、ビデオメモリ５に与えられるCRTC8 からのシ
リアルポート制御信号によって、順次シフトレジスタか
ら読み出されてCRT7へ出力されて表示される。ビデオメ
モリ５からの表示データの読み出しおよびこれに伴う表
示は、表示エリアに対応してその上部から下部へ１ライ
ンずつ行なわれ、その１ライン中においては左端から右
端への一定の順番で行なう、いわゆる全面リフレッシュ
動作によって行なわれる。

【０００９】このように、CRT の表示制御の場合には、
ビデオメモリ５に対するCPU の書き込み動作と、CRT コ
ントローラ８によるビデオメモリ５からの表示データの
読み出し表示の動作がそれぞれ独立に実行される。

【００１０】上述したようなCRT 用の表示制御装置の場
合、表示情報を変更するなどのためのビデオメモリ５に
対する表示データの書き込みと、そのビデオメモリ５か
ら表示データを読み出して表示する動作が独立している
ため、情報処理システムのプログラムでは表示タイミン
グ等を一切考慮する必要がなく、任意のタイミングで所
望の表示データを書き込むことができるという利点を有
している。

【００１１】ところが一方で、CRT は特に表示画面の厚
み方向の長さをある程度必要とするため全体としてその
容積が大きくなり、表示装置全体の小型化を図り難い。
また、これにより、このようなCRT を表示器として用い
た情報処理システムの使用にあたっての自由度、すなわ
ち設置場所，携帯性等の自由度が損われる。

【００１２】この点を補うものとして液晶表示器（以
下、LCD という）を用いることができる。すなわち、LC
D によれば、表示装置全体の小型化（特に薄型化）を図
ることができる。このようなLCD の中には、上述した強
誘電性液晶（以下、FLC:Ferroelectric Liquid Crystal
という）の液晶セルを用いた表示器（以下、FLCD:FLCデ
ィスプレイという）があり、その特長の１つは、その液
晶セルが電界の印加に対して表示状態の保存性を有する
ことにある。そのため、FLCDを駆動する場合には、CRT
や他の液晶表示器と異なり、表示画面の連続的なリフレ
ッシュ駆動の周期に時間的な余裕ができ、また、その連
続的なリフレッシュ駆動とは別に、表示画面上の変更に
当たる部分のみの表示状態を更新する部分書き換え駆動
が可能となる。したがって、このようなFLCDは他の液晶
表示器と比較して大画面の表示器とすることができる。

【００１３】ここで、FLCDは、その液晶セルが充分に薄
いものであり、その中の細長いFLCの分子は、電界の印
加方向に応じて第１の安定状態または第２の安定状態に
配向し、電界を切ってもそれぞれの配向状態を維持す
る。このようなFLC の分子の双安定性により、FLCDは記
憶性を有する。このようなFLC およびFLCDの詳細は、例
えば特願昭62-76357号に記載されている。

【００１４】

【発明が解決しようとする課題】ところが、以上のよう
な利点を有するFLCDを前述のCRT と同様の表示制御によ
り情報処理システムの表示装置として用いる場合、FLC
の表示更新動作にかかる速度が比較的遅いため、例え
ば、カーソル，文字入力，スクロール等、即座にその表
示が書き換えられなければならないような表示情報の変
化に追従できないことがあった。

【００１５】これに対して、FLCDの特長の一つである部
分書き換えが可能であることを利用し、この処理を行う
ため、情報処理システム側はこの処理であることを識別
するための情報を与える等を行なう構成もあるが、前述
した表示画面上における部分的な書き換え駆動を実現す
るためには、情報処理システムにおける制御プログラム
の大幅な変更を余儀なくされていた。

【００１６】本発明は上述の観点に基づいてなされたも
のであり、情報処理システムのソフトウェアを大幅に変
更せずに、CRT との互換性を有したFLCD等の表示制御装
置を提供することを目的とする。

【００１７】また、FLCD等における表示状態の保存性を
有効に利用し最適な画質を実現可能な表示制御装置を提
供することを本発明の他の目的とする。

【００１８】

【課題を解決するための手段】そのために本発明では、
更新された表示状態を保持可能な表示素子の複数が配列
される表示画面を具え当該表示画面において表示データ
に基づいた表示の更新を行う表示装置のための表示制御
装置において、前記複数の表示素子の各々に対応したア
ドレスを当該複数の表示素子の配列の順序で発生するア
ドレス発生手段と、該アドレス発生手段が発生するアド
レスに対して、当該アドレスの表示素子とは前記配列に
おいて、表示素子の所定数分間隔をおいた表示素子に対
応したアドレスを対応づけ、前記アドレス発生手段によ
るアドレスの発生に応じて当該対応づけられたアドレス
を発生するための変換手段であって、前記所定数をそれ
ぞれ異ならせた変換手段を複数有したアドレス変換手段
と、該アドレス変換手段が有する複数の変換手段の中か
ら、当該アドレス発生のために用いられる変換手段を前
記表示画面の温度および表示の更新を行うアドレス数に
応じて設定する設定手段と、前記複数の表示素子の各々
に対応して当該表示素子の表示データを記憶する記憶手
段と、前記設定手段によって設定される変換手段が発生
するアドレスの表示素子に対応した表示データを、前記
記憶手段から前記表示装置へ転送する転送手段と、を具
えたことを特徴とする。

【００１９】

【作用】以上の構成によれば、例えばアドレス変換テー
ブル等のアドレス変換手段から例えば表示画面上の複数
の表示素子よりなる走査ラインの複数分の間隔をおいて
このラインのアドレスが発生するため、これらラインは
いわゆるインターレースモードでアクセスされその表示
状態が更新される。

【００２０】また、上記アドレス変換手段は複数の変換
手段を有し、これらが温度情報および書換えられるアド
レス情報に応じて変更されるため、表示画面を構成する
FLC等の温度および表示の更新を行うアドレス数に応じ
て上記インターレースモードを異ならせることができ
る。

【００２１】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００２２】図１は、本発明の一実施例にかかる表示制
御装置を具えたFLC表示装置を各種文字，画像情報など
の表示装置として用いた情報処理システムのブロック図
である。

【００２３】図において、11は情報処理システム全体の
制御を実行するCPU 、13はCPU11 が実行するプログラム
を記憶したり、この実行の際のワーク領域として用いら
れるメインメモリ、14は、CPU11 を介さずにメインメモ
リ13と本システムを構成する各種機器との間でデータの
転送を行うDMA コントローラ(Direct Memory AccessCon
troller, 以下DMACという）である。15はイーサネット
(XEROX社による）などのLAN(ローカルエリアネットワー
ク）16と本システムとの間のLAN インターフェース、17
はROM,SRAM,RS232C 方式インターフェースなどを有した
入出力装置（以下、I/O という）である。I/O 17には、
各種外部機器を接続可能である。18および19は外部記憶
装置としてのそれぞれハードディスク装置およびフロッ
ピーディスク装置、20はハードディスク装置18やフロッ
ピーディスク装置19と本システムとの間で信号接続を行
うためのディスクインターフェースである。21A は比較
的高解像度の記録を行うことが可能なレーザービームプ
リンタ（以下、単にプリンタともいう）、21B は画像読
取り装置としてのスキャナ、22はプリンタ21A およびス
キャナ21B と本システムとの間で信号接続を行うための
スキャナ／プリンタインターフェースである。23は各種
文字情報，制御情報などを入力するためのキーボード、
24はポインティングデバイスとしてのマウス、25はキー
ボード23およびマウス24と本システムとの間で信号接続
を行うためのキーインターフェースである。26は、本発
明の一実施例にかかる表示制御装置としてのFLCDインタ
ーフェース27によって、その表示が制御されるFLC 表示
装置（以下、FLCDともいう）であり、上述の強誘電性液
晶をその表示動作媒体とする表示画面を有する。12は上
記各機器間を信号接続するためのデータバス，コントロ
ールバス，アドレスバスからなるシステムバスである。

【００２４】以上説明した各種機器などを接続してなる
情報処理システムでは、一般にシステムのユーザーは、
FLCD26の表示画面に表示される各種情報に対応しながら
操作を行う。すなわち、LAN16,I/O 17に接続される外部
機器，ハードディスク18，フロッピーディスク19，スキ
ャナ21B,キーボード23, マウス24から供給される文字，
画像情報など、また、メインメモリ13に格納されユーザ
ーのシステム操作にかかる操作情報などがFLCD26の表示
画面に表示され、ユーザーはこの表示を見ながら情報の
編集，システムに対する指示操作を行う。ここで、上記
各種機器等は、それぞれFLCD26に対して表示情報供給手
段を構成する。

【００２５】図２はFLCDインターフェース27の詳細を示
すブロック図である。

【００２６】図において、31はアドレスバスドライバ、
32はコントロールバスドライバ、33,43,45はデータバス
ドライバであり、それぞれはシステムバス12の各バスと
接続している。CPU11 が表示内容書換えのため後述のビ
デオメモリ41をアクセスする際のアドレスデータは、ア
ドレスバスドライバ31を介してメモリコントローラ40お
よびアドレスセレクタ35の一方の入力部に与えられると
ともに、第１のスイッチS1の切り換えに応じてFIFO(A)
メモリ36またはFIFO(B) メモリ37に選択的に与えられて
これに格納される。FIFO(A) メモリ36およびFIFO(B) メ
モリ37（以下、FIFO(A) メモリおよびFIFO(B) メモリ
を、それぞれ単にFIFO(A) およびFIFO(B)という）は、
書き込んだ順番にデータが読み出されるFIFO(First In
First Out)メモリであり、これらのメモリ36および37に
書き込まれたアドレスデータは、第２のスイッチS2の切
り換えに応じて選択的に読み出される。

【００２７】これらのメモリ36または37から読み出され
たアドレスデータと、これと同様にビデオメモリ41をア
クセスするためのアドレスデータであって後述するアド
レス変換テーブルメモリ44からのアドレスデータは、第
３のスイッチS3の切り換えに応じて選択的に上記アドレ
スセレクタ35の他方の入力部に与えられる。メモリ44
は、表示画面１ライン分の表示駆動を行うごとにその値
を歩進するアドレスカウンタ38からのアドレスに基づい
てそのアドレス変換テーブルが参照されその内容がアド
レスデータとして出力される。アドレスカウンタ38は、
上述のようにアドレスを“１”ずつ歩進し、表示画面全
体をリフレッシュ駆動するためのアドレスデータを発生
するものであり、そのアドレスデータの発生タイミング
は同期制御回路39によって制御される。この同期制御回
路39は、前記スイッチS1,S2 およびS3の切り換え制御信
号や後述するメモリコントローラ40へのデータトランス
ファ要求信号をも発生する。同期制御回路39による上記
信号発生のタイミングやスイッチS1,S2 およびS3の切換
えタイミングの制御は表示画面の１ライン分の表示駆動
を行うごとにFLCD26側が発生する水平同期信号(HSYNC)
に応じてなされる。

【００２８】CPU11 からのコントロール信号は、コント
ロールバスドライバ32を介してメモリコントローラ40に
与えられ、メモリコントローラ40は、このコントロール
信号に応じてサンプリングカウンタ34、アドレスセレク
タ35、および後述するビデオメモリ41を制御する。すな
わち、メモリコントローラ40は、所定期間にCPU11 がメ
モリ41をアクセスするアドレスデータを判別して異なる
アドレスをアクセスされた場合、そのデータのみをサン
プリングカウンタ34に出力し、カウンタ34ではこれを計
数する。この計数値は、同期制御回路39およびインター
レースフラグテーブルメモリ46に与えられ、後述の部分
書き換えとリフレッシュ駆動の割合などを定めるために
用いられたり、インターレースモードを決定するために
用いられたりすることが可能である。

【００２９】インターレースフラグテーブルメモリ46で
は、サンプリングカウンタ34のカウント値と後述するFL
C パネル内の温度センサ26B の情報とに基づいて１つの
テーブルが選択され、その内容がアドレス変換テーブル
メモリ44に入力されて変換テーブルを選択する。なお、
インターレースフラグテーブルの情報はデータバスドラ
イバ47からテーブルの内容を供給することにより書換え
ることができる。

【００３０】また、メモリコントローラ40は、CPU11 か
らのメモリアクセス要求信号と同期制御回路39からのデ
ータトランスファ要求信号とのアービトレーションを行
い、これに応じてアドレスセレクタ35の出力を切換え、
アドレスセレクタ35の入力部に与えられる２つのアドレ
スデータの一方を選択してビデオメモリ41に与える。

【００３１】ビデオメモリ41は表示データを記憶するも
のであり、デュアルポートのDRAM（ダイナミックRAM)で
構成されていて、データバスドライバ33を介して表示デ
ータの書き込みと読み出しを行う。ビデオメモリ41に書
き込まれた表示データは、ドライバレシーバ42を介して
前記FLCD26に読み出されて表示される。また、ドライバ
レシーバ42は、FLCD26からの同期信号を前記同期制御回
路39に与える。

【００３２】また、データバスドライバ43を介して、後
述される部分書き換えとリフレッシュ駆動との割合など
を設定するためのデータが同期制御回路39に与えられ
る。さらに、データバスドライバ45を介してアドレス変
換テーブルの内容を書き換える情報をメモリ44に供給す
ることも可能である。

【００３３】FLCD26のFLC パネル26A にはその温度を検
出するための温度センサ26B が設けられており、温度制
御回路26C はここで検出された温度に基づいてヒータな
どを用いたFLC パネル26A の温度制御を行う。また、温
度制御回路26C は、検出される温度に基づき、自身が有
し図５にて後述されるテーブルを参照してフラグ値をフ
ラグレジスタ26E にセットする。この際、FLCD26の制御
を実行するコントローラ26D は、FLCD26の、例えば外装
ケースに設けられユーザーが操作可能な温度テーブル切
換えスイッチ26S の状態に応じて上記参照される温度テ
ーブルを切換える。このスイッチ状態に応じて複数のテ
ーブルを設けることによりフラグ値に対する温度閾値を
変えることができ、結果としてフラグの数を減少するこ
とができる。これにより、ハード構成を簡素化すること
が可能となる。なお、上記スイッチの代わりにボリュー
ムを設け、これの値に応じて複数の温度テーブルを設け
てもよい。

【００３４】以上の構成において、CPU11 が表示の変更
を行う場合、所望するデータの書き換えに対応するビデ
オメモリ41のアドレス信号がアドレスバスドライバ31を
介してメモリコントローラ40に与えられ、ここでCPU11
のメモリアクセス要求信号と同期制御回路39からのデー
タトランスファ要求信号とのアービトレーションが行わ
れる。そして、CPU アクセス側が権利を得ると、メモリ
コントローラ40はアドレスセレクタ35に対し、メモリ41
へ与えるアドレスとしてCPU がアクセスしたアドレスを
選択するよう切換えを行う。これと同時にメモリコント
ローラ40からメモリ41の制御信号が発生され、データバ
スドライバ33を介してデータの読み書きが行われる。こ
のとき、CPU11 によってアクセスされるアドレスデータ
はスイッチS1を介してFIFO(A)36 またはFIFO(B)37 に記
憶され、後述する表示データの転送の際利用される。こ
のようにCPU11 から見た表示データのアクセス方法は前
述のCRT の場合と少しも変わらない。

【００３５】また、ビデオメモリ41からデータを読出
し、FLCD26へ転送する場合、同期制御回路39からメモリ
コントローラ40へデータトランスファ要求が発生され、
ビデオメモリ41に対するアドレスとして、アドレス変換
テーブル44またはFIFO側のアドレスが、アドレスセレク
タ35において選択されるとともに、メモリコントローラ
40よりデータトランスファ用の制御信号が生成されるこ
とで、メモリセルからシフトレジスタへ該当アドレスの
データが転送され、シリアルポートの制御信号によりド
ライバ42へ出力される。

【００３６】同期制御回路39では、前述したようにFLCD
26からの水平同期信号HSYNC に基づいて本発明の一実施
例に関し画面をインターレースモードで全面リフレッシ
ュして行くサイクル、およびCPU11 によりアクセスされ
たラインの書換えを行う部分書換えサイクルを生じさせ
るタイミングを生成する。ここで、全面リフレッシュの
サイクルとは表示画面を構成するラインをインターレー
スモードで少なくとも１回表示駆動するサイクルをい
い、これは、後述されるようにアドレス変換テーブル44
で選択されるテーブルの内容に応じてアクセスするライ
ンが定まる。また、アクセスラインの部分書換えサイク
ルとはそのサイクルの直前の所定時間内にCPU11 からア
クセスされたラインを書き換えるものである。

【００３７】このように、本例においては、基本的には
FLC ディスプレイ26の画面全面をリフレッシュして行く
動作と、表示内容の変更を行うべくCPU11 によりアクセ
スされた部分的なラインの書換えを行う動作とを時分割
に交互に行うが、さらにそれら動作の繰返し周期と１周
期内におけるそれら動作の時間的比率とを設定可能とす
る。

【００３８】まず、リフレッシュの動作とライン書換え
の動作とを時分割に交互に行う本例の基本的動作につい
て説明する。

【００３９】FIFO(A)36 およびFIFO(B)37 の状態を説明
するに、スイッチS1がFIFO(A)36 側に接続されると、CP
U11 がアクセスするラインのアドレスはFIFO(A)36 にサ
ンプリングされて記憶される。一方スイッチS1がFIFO
(B)37 側に接続されると、CPU11 がアクセスするライン
のアドレスがFIFO(B)37 に記憶される。また、スイッチ
S2がFIFO(A)36 側に接続されると、FIFO(A)36 に記憶さ
れたアドレスが出力され、スイッチS2がFIFO(B)37 側に
接続されると、FIFO(B)37 に記憶されたアドレスが出力
される。

【００４０】画面全体の１回のリフレッシュが完了し、
FLCD26が垂直同期信号VSYNC を出力したり、あるいはア
ドレスカウンタ38にキャリーが生じるとアドレスカウン
タ38がクリアされ、次の全面リフレッシュのサイクルで
出力されるラインは変換テーブル44に応じたラインに戻
り、FLCD26より同期制御回路39を介して与えられる水平
同期信号HSYNC 毎に順次カウントアップしていく。この
間にCPU11 よりあるラインのアドレスがアクセスされる
と、スイッチS1がFIFO(A)36 に接続されているので、こ
のラインのアドレスがここに記憶され、その後スイッチ
S2がFIFO(A)36に接続された時点で記憶されたアドレス
がここから出力されて出力ラインが選ばれる。ここで、
スイッチS3の切換え信号は同期制御回路39から与えら
れ、部分書換えのサイクルでは出力ラインアドレスとし
てFIFO(A)36,FIFO(B)37側に切換えられる。

【００４１】そして、このときスイッチS1がFIFO(B)37
側に接続されているのでFIFO(B)37側にアクセスのため
のアドレスが記憶される。また、リフレッシュサイクル
ではスイッチS3はアドレス変換テーブルメモリ44側に切
換えられ、リフレッシュ動作を変換テーブルの内容に基
づきインターレースモードで行う。

【００４２】以下同様にして上述の動作を繰返すが、FI
FOを２つ用意したのは一方でメモリアクセスされたアド
レスをサンプリングし、同時に他方でサンプリングした
アドレスを出力することを、矛盾無くかつ効率よく実行
するためである。すなわち、アドレスのサンプリング期
間は他方のFIFOのアクセスラインの出力開始から全面リ
フレッシュサイクルの終了までであり、全面リフレッシ
ュサイクルの終了後、直前のサンプリング期間でサンプ
リングしたアドレスを出力するアクセスラインの書換え
サイクルに入ると同時に、他方のFIFOのアドレスサンプ
リング期間が開始されることになる。

【００４３】以上のように、本例の基本的動作ではリフ
レッシュサイクルと部分書換えのサイクルとを交互に繰
返し、これらサイクルの割合などを、温度などの環境条
件や表示するデータの種類、あるいはさらにFLCDの表示
デバイス素材の違いなどに応じて変更可能とする。すな
わち、リフレッシュの割合を大きくすればリフレッシュ
レートを向上することができ、例えば低温時などFLC素
子の応答性が低い場合やイメージ画像を表示する場合に
おいても良好な表示状態を得ることができる。逆に、部
分書換えの割合を大とすれば部分的な表示の変更の応答
性を高くすることができ、高温時や文字などキャラクタ
の表示およびこれらの動作表示など、リフレッシュレー
トが高くなくてもよい場合に対応できることになる。

【００４４】さらに、本発明の一実施例において、表示
画面におけるフリッカや画像のばらけを防止あるいは調
整し、最適な画質を得るために、上述のリフレッシュサ
イクルをいわゆるインターレースモードで行い、このイ
ンターレースモードをFLC パネルの温度と、CPU11 から
アクセスされたライン数とに応じて変更する。以下、本
発明の一実施例にかかるインターレースモードのリフレ
ッシュサイクル動作について説明する。

【００４５】図３は、図２に示したメモリ44内のアドレ
ス変換テーブルの詳細を示す模式図である。図３に示さ
れるように、メモリ44内には４個の変換テーブルが設け
られ、これらのテーブルは、メモリ46のインターレース
フラグテーブルにセットされているインターレースフラ
グ情報に応じて選択される。

【００４６】図４はメモリ46に展開されるインターレー
スフラグテーブルの内容の一例を示す。このインターレ
ースフラグに係る情報は温度フラグレジスタ26E にセッ
トされている温度フラグ情報"00","01","10","11" とサ
ンプリングカウンタ38にセットされているCPU11 からア
クセスされたライン数との組合せにより、１つが選択さ
れる。そして、その選択されたインターレースフラグ情
報によりアドレス変換テーブル44内の４つの変換テーブ
ルのうち１つが選択される。

【００４７】メモル44内のそれぞれの変換テーブルに
は、アドレスカウンタ38が発生するアドレス０〜Ｎのそ
れぞれに応じて表示画面でアクセスすべきラインのアド
レスデータが格納されている。例えば、インターレース
フラグ"00"に対応したテーブルは32インターレースモー
ドに対応したテーブルであり、アドレス０に１番目、ア
ドレス１に33番目、……アドレスｋに２番目のラインの
アドレスデータが格納されている。これにより、このテ
ーブルが変換に用いられた場合、アドレス０からアドレ
スＮまでこの順序で、その格納するアドレスデータのラ
インが31ラインおきに駆動されて行く。このアドレスデ
ータの格納パターン、すなわちリフレッシュ動作におけ
るインターレースモード（リフレッシュサイクルでのラ
インアクセスパターン）は、それぞれのテーブルにおい
て、FLC パネル26A の温度に応じて設定される温度フラ
グ情報と、CPU11 からアクセスされたライン数とに応じ
たそれぞれ異なる傾向を有している。例えば、FLC パネ
ル26A の温度が比較的低温でCPU11 からアクセスされた
ライン数が少ない場合、アドレスカウンタ38からのアド
レスが０からＮまで歩進するのに伴なって発生するアド
レスの飛び方が比較的大きい傾向を有するテーブルが選
択される。これにより、低温の場合、駆動信号に対する
応答速度が遅くなるFLC の特徴を補うことができ、見か
け上一定のリフレッシュサイクル周期を確保することが
可能となる。この結果、特に低温環境下での表示画面の
フリッカの発生を防止することができる。

【００４８】一方、CPU11 からアクセスされたライン数
が多い場合には、FLC パネル26A の温度の高低に依ら
ず、アドレスカウンタ38からのアドレスが０からＮまで
歩進するのに伴なって発生するアドレスの飛び方が比較
的小さい傾向を有するテーブルが選択される。これによ
り、表示画面全体を飛び方の小さいアドレスごとに書き
換えていくため、見た目に違和感のない表示の更新が行
える。

【００４９】図５は図２に示される温度制御回路26C が
有する温度フラグテーブルを示す概念図であり、同図か
ら明らかなように、２ビットで構成される４種類のフラ
グは、温度センサ26B が検出する温度およびスイッチ26
S の状態に応じて選択され、温度フラグレジスタ26E に
セットされる。スイッチ26S は、前述のようにユーザー
によって操作されるものであり、ユーザーは画質などに
応じてスイッチ26S の状態をＡまたはＢに切換えること
ができる。これにより、フラグに対する温度閾値を複数
設けることができ、フラグの数を減少させてハードウエ
ア構成を簡略化することができる。また上記温度情報は
情報処理システムのCPU 側へ供給されず表示制御装置内
で処理される。従って、CPU がこの温度情報に応じて例
えば割込み処理を行う必要がなく、全体のハードウエア
およびソフトウエアが簡略化される。

【００５０】以上のように、FLC パネル26A の温度を検
出し、これに基づいて上記温度テーブルを参照しフラグ
レジスタ26E に所定のフラグ値がセットされ、このフラ
グレジスタ26E の値とサンプリングカウンタ34の値とに
よりインターレーステーブルにて１つのインターレース
フラグ情報が選択されると、アドレス変換テーブル44で
は、アドレス変換に用いられるテーブルがこのインター
レースフラグ情報に応じたテーブルに変更される。例え
ば、レジスタ26E にセットされた値が"10"でサンプリン
グカウンタ34の値が"768" の場合は、インターレースフ
ラグ情報は"11"が選択され、図３に示される４インター
レースモードのテーブルが選択される。

【００５１】なお、このアドレス変換テーブルのテーブ
ル変更のタイミングについては、本例では随時独立に行
うものとしたが、例えば同期制御回路39がアドレス変換
テーブル44を制御することにより、HSYNC の発生に応じ
て変更するようにしてもよい。

【００５２】また、図３に示したアドレス変換テーブル
44が有するテーブルの数やインターレースモードの種類
その他についても上例に限られないことは勿論である。

【００５３】

【発明の効果】以上の説明から明らかなように、本発明
によれば、例えばアドレス変換テーブル等のアドレス変
換手段から例えば表示画面上の複数の表示素子よりなる
走査ラインの複数分の間隔をおいてこのラインのアドレ
スが発生するため、これらラインはいわゆるインターレ
ースモードでアクセスされその表示状態が更新される。

【００５４】また、上記アドレス変換手段は複数の変換
手段を有し、これらが温度情報および表示の書換えを行
うライン数に応じて変更されるため、表示画面を構成す
るFLC 等の温度およびCPU からアクセスされたライン数
に応じて上記インターレースモードを異ならせることが
できる。

【００５５】この結果、FLC パネルの温度に応じて上記
ラインのアクセスの仕方を異ならせることができるた
め、特に、低温時における表示画面のフリッカを防止す
ることができる。また、CPU からアクセスされたライン
数に応じて上記ラインのアクセスの仕方を異ならせるこ
とができるため、CPUからアクセスされたライン数が少
ない場合には発生するアドレスの飛び方を大きくするこ
とにより画像のばらけを防止し、逆にCPU からアクセス
されたライン数が多い場合には発生するアドレスの飛び
方を小さくすることにより見た目に違和感のない表示の
更新を行うことができる。

【図面の簡単な説明】

【図１】本発明の一実施例にかかる表示制御装置を組み
込んだ情報処理システムのブロック図である。

【図２】図１における表示制御装置としてのFLCDインタ
ーフェースの構成例を示すブロック図である。

【図３】図２に示されるアドレス変換テーブルの概念図
である。

【図４】図２に示されるインターレースフラグテーブル
の概念図である。

【図５】図２に示される温度制御回路が有する温度フラ
グテーブルの概念図である。

【図６】従来のCRT インターフェースの構成を示すブロ
ック図である。

【符号の説明】

11 CPU 12 アドレスバス 13 システムバス 14 DMA コントローラ 15 LAN インターフェース 16 LAN 17 I/O 装置 18 ハードディスク装置 19 フロッピーディスク装置 20 ディスクインターフェース 21 プリンタ 22 プリンタインターフェース 23 キーボード 24 マウス 25 キーインターフェース 26 FLCD(FLCD ディスプレイ) 26B 温度センサ 26E 温度フラグレジスタ 26S スイッチ 27 FLCDインターフェース 31 アドレスバスドライバ 32 コントロールバスドライバ 33,43,45,47 データバスドライバ 34 サンプリングカウンタ 35 アドレスセレクタ 36 FIFO(A) メモリ 37 FIFO(B) メモリ 38 アドレスカウンタ 39 同期制御回路 40 メモリコントローラ 41 ビデオメモリ 42 ドライバレシーバ 44 アドレス変換テーブルメモリ 44A 画像データヘッダレジスタ 46 インターレースフラグテーブルメモリ S1,S2,S3 スイッチ

Claims

【特許請求の範囲】

【請求項１】更新された表示状態を保持可能な表示素
子の複数が配列される表示画面を具え当該表示画面にお
いて表示データに基づいた表示の更新を行う表示装置の
ための表示制御装置において、前記複数の表示素子の各々に対応したアドレスを当該複
数の表示素子の配列の順序で発生するアドレス発生手段
と、該アドレス発生手段が発生するアドレスに対して、当該
アドレスの表示素子とは、前記配列において表示素子の
所定数分間隔をおいた表示素子に対応したアドレスを対
応づけ、前記アドレス発生手段によるアドレスの発生に
応じて当該対応づけられたアドレスを発生するための変
換手段であって、前記所定数をそれぞれ異ならせた変換
手段を複数有したアドレス変換手段と、該アドレス変換手段が有する複数の変換手段の中から、
当該アドレス発生のために用いられる変換手段を前記表
示画面の温度および表示の更新を行うアドレス数に応じ
て設定する設定手段と、前記複数の表示素子の各々に対応して当該表示素子の表
示データを記憶する記憶手段と、前記設定手段によって設定される変換手段が発生するア
ドレスの表示素子に対応した表示データを、前記記憶手
段から前記表示装置へ転送する転送手段と、を具えたことを特徴とする表示制御装置。
【請求項２】前記表示素子は、当該表示状態が更新さ
れるための動作媒体として強誘電性液晶を有したことを
特徴とする請求項１に記載の表示制御装置。