JPH0535392B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体メモリを試験するに際しその
メモリに与えられる試験データパターンを高自由
度に発生するためのパターン発生方法及び装置に
関するものである。

〔発明の背景〕

一般に半導体メモリへの試験データパターンは
第１図に示す如くに発生されるものとなつている
が、従来にあつては容易に試験データパターンを
変更可として発生し得ないものとなつている。

即ち、第１図は一般的なデータパターン発生器
の概要構成を被試験メモリとともに示したもので
ある。これによると制御器１からの制御信号２に
よりアドレス発生器３においてＸアドレス５およ
びＹアドレス６が所定に更新され、Ｘアドレス５
およびＹアドレス６は被試験メモリ８に対しアド
レス信号として入力されるものとなつている。一
方、被試験メモリ８に対する、Ｘアドレス５およ
びＹアドレス６対応の書込データであるところの
試験データパターン７はデータ発生器４が制御器
１からの制御信号２とＸアドレス５およびＹアド
レス６とにもとづいて発生するようになつてい
る。

通常半導体メモリの試験の際用いられる試験デ
ータパターンは記憶セルの位置に対応した規則的
パターンとされるが、第２図ａ〜ｄはそれぞれ４
×４個の記憶セルよりなる半導体メモリに例を採
つた場合での代表的な試験データパターンの例を
示したものである。第２図ａ〜ｄに示すものはチ
エツカー・ボード（CHECKER BOAD）、ロ
ー・バー（ROW BAR）、カラム・バー
（COLUMN BAR）、ダイアゴナル
（DIAGONAL）とそれぞれ称されているが、こ
れらのものは被試験メモリに与えられるＸアドレ
ス、Ｙアドレスを論理的に、あるいは算術的に処
理することによつて発生し得る。例えば第２図ｄ
に示す試験データパターンはＸアドレスよりＹア
ドレスを差し引いた値が「０」であれば“１”、
「０」以外の値であれば“０”として発生され得
るものである。

ところでメモリ構造の複雑化や試験精度向上の
要求に伴い更に複雑な試験データパターンが必要
となつているのが現状である。第３図はこれに対
処する方法を示したものである。被試験メモリ８
と同一容量以上の容量を有するデータ発生器とし
てのパターンメモリ９に予め所望の試験データパ
ターンを格納せしめておき、試験を行なう際には
Ｘアドレス５およびＹアドレス６をアドレス入力
としてパターンメモリ９より試験データパターン
を読み出すようにしたものである。

しかしながら、このようにして試験データパタ
ーンを発生せしめるとすれば、第２図ａ〜ｄに示
した如くの単純な規則をもつた試験データパター
ンを発生させるにも少なくとも被試験メモリと同
一容量のパターンメモリにそのパターンを予め格
納させておく必要があるというものである。即
ち、少なくとも被試験メモリの容量と同一容量の
パターンメモリを要し、しかもパターンを変更す
る度にパターンメモリには新たに変更に係る試験
データパターンを格納せしめる必要があることか
ら、試験の準備や試験データパターンの変更に多
くの時間を要し、したがつて、速やかに、しかも
容易に変更に係る試験データパターンを発生し得
ないという不具合がある。

〔発明の目的〕

本発明の目的は、パターンメモリの容量を抑え
つつ自由度大にして種々の試験データパターンを
速やかに、しかも容易に発生し得るパターン発生
方法及び装置を供するにある。

〔発明の概要〕

この目的のため本発明は、如何に複雑な試験デ
ータパターンと雖も全体に亘つてランダムではな
く比較的複雑な基本的な小パターンの繰り返しよ
りなることに着目し、被試験メモリに与えられる
アドレス信号の一部を総計容量が被試験メモリの
容量よりも小とされたパターン変更可の１以上の
パターンメモリにアドレス信号として与え、パタ
ーンメモリより読み出されたデータにもとづき被
試験メモリに与えられるアドレス信号対応の試験
データパターンを発生させるようにしたものであ
る。

また、被試験メモリに与えられる書込データの
パターンを該メモリに与えられるアドレス信号に
もとづき発生するパターン発生装置であつて、パ
ターン変更可の１以上のパターンメモリと、上記
被試験メモリに与えられるアドレス信号から上記
パターンメモリのアドレスに必要な数のビツトを
抽出するビツト抽出回路とを少なくとも備え、上
記ビツト抽出回路により抽出された情報を上記パ
ターンメモリにアドレス信号として与え、該パタ
ーンメモリより読み出したデータにもとづいて上
記被試験メモリに与えるアドレス信号対応の書込
データを発生するように構成したものである。

〔発明の実施例〕

以下、本発明を第４図から第６図により説明す
る。

先ず第４図ａは第２図ａに示すパターンに例を
採つた本発明に係るパターン発生装置の要部を被
試験メモリとともに示したものである。被試験メ
モリ８はこの場合４×４個の記憶セルよりなる
が、図示の如く試験データパターン全体は４個の
同一のデータパターンの繰り返しとして形成され
ることから、２ビツトよりなるＸアドレス５、Ｙ
アドレス６各々の下位ビツトをＸアドレス、Ｙア
ドレスとして２×２個の記憶セルよりなるパター
ンメモリ９に与えるようにすれば、パターンメモ
リ９からはＸアドレス５、Ｙアドレス６の更新に
同期して所望の試験データパターン７が得られる
ものである。パターンメモリ９には基本的な小パ
ターンが格納されることは勿論であるが、これと
同様にして第２図ｂ，ｃに示すパターンを発生さ
せ得ることは明らかである。更に第２図ｄに示す
パターンもＸアドレス５、Ｙアドレス６の上位ビ
ツトを排他的論理和した結果によつてパターンメ
モリから同様に読出されたデータをゲート制御す
れば、容易に得られることが判る。

第４図ｂは第４図ａに示すパターンメモリとそ
の周辺制御回路を示したものである。第４図ａに
示す例では２ビツトよりなるＸアドレス５、Ｙア
ドレス６各々より下位ビツトのみを抽出したうえ
パターンメモリ９に対するＸアドレス１４、Ｙア
ドレス１５として与えればよいことになる。レジ
スタ１０，１１はアドレスビツト選択用のもの
で、それら各々の２ビツト並列出力によつて下位
ビツトのみを活かすべくＸアドレス５、Ｙアドレ
ス６をゲート回路１２，１３にてゲート制御すれ
ば、Ｘアドレス１４、Ｙアドレス１５が得られる
ものである。このように被試験メモリに書込され
る試験データパターンが基本的な小パターンの繰
り返しよりなる場合は、被試験メモリの容量が如
何に大きくとも試験データパターンを発生するパ
ターンメモリの容量はその小パターンを発生する
だけのもので済まされるわけである。以上の例で
はパターンメモリの容量は４ビツトとされ、その
アドレス指定に下位１ビツトが必要となつている
が、例えば4kビツト最小限要される場合は被試
験メモリに対するＸアドレス、Ｙアドレスよりそ
れぞれ下位６ビツトのみを抽出したうえパターン
メモリに対するアドレス信号とすればよいもので
ある。

次に自由度大にして試験データパターン発生さ
せる場合を第５図ａ，ｂにより説明する。第５図
ａはパターンメモリ９を４ビツト容量のパターン
メモリ９ａ，９ｂより構成し、パターンメモリ９
ａ，９ｂにそれぞれＸアドレス５およびＹアドレ
ス６の上位ビツト、下位ビツトをアドレス信号と
して与えるようにしたものである。例えばパター
ンメモリ９ａ，９ｂに図示の如くに同一のパター
ンを格納せしめておき、パターンメモリ９ａ，９
ｂからの読出データをアンドゲート１６によつて
論理積すれば、試験データパターン７として第２
図ｄに示すものが得られるものである。パターン
メモリ９ａ，９ｂに格納されるパターン異ならし
めたり、パターンメモリ９ａ，９ｂからの読出デ
ータをオアゲートやナンドゲート、ノアゲート、
排他的論理和ゲートなどで処理すれば、種々の試
験データパターンがメモリ容量少なくして容易に
発生させ得るものである。

第５図ｂは第５図ａに示すパターンメモリとそ
の周辺制御回路を一般的に示したものである。図
示の如く複数ビツトよりなるＸアドレス５および
Ｙアドレス６の上位側ビツトはレジスタ１７，１
８およびゲート回路１９，２０によつて抽出され
たうえパターンメモリ９ａに対しＸアドレス２
１、Ｙアドレス２２として与えられるようになつ
ている。下位側ビツトも同様にしてレジスタ１
０，１１およびゲート回路１２，１３によつて抽
出され、パターンメモリ９ｂに対しＸアドレス１
４、Ｙアドレス１５として与えられるものとなつ
ている。パターンメモリ９ａ，９ｂより読出され
たデータを論理処理回路２３にて適当に論理処理
すれば、試験データパターン７が得られるわけで
ある。この場合Ｘアドレス２１、Ｙアドレス２２
で読出されるデータを１ビツトとはせずに複数ビ
ツトとし、これら複数ビツトによつて論理処理回
路２３における処理機能を選択することも可能で
ある。このようにする場合は、更に自由度大にし
て試験データパターン７を発生し得るものであ
る。

第６図ａはパターン選択により自由度大にして
試験データパターンを発生せしめる場合を示した
ものである。この場合パターンメモリ９ａ，９ｂ
には第５図ａの場合と同様にしてＸアドレス、Ｙ
アドレスが与えられるが、パターンメモリ９ｂは
２種類のパターンメモリよりなるものとなつてい
る。しかして、パターンメモリ９ａより読出され
たデータによつてパターンメモリ９ｂ内における
２種類のパターンメモリの何れか１つを選択しつ
つ選択されたパターンメモリよるＸアドレス５、
Ｙアドレス６の下位ビツトによつてデータを読出
することにより試験データパターンを得るように
したものである。

第６図ｂはその一般的な構成を示したものであ
る。レジスタ１７，１８およびゲート回路１９，
２０によつてパターンメモリ９ａに対するＸアド
レス２１、Ｙアドレス２２がＸアドレス５、Ｙア
ドレス６より抽出される一方、レジスタ１０，１
１およびゲート回路１２，１３によつてはパター
ンメモリ９ｂに対するＸアドレス１４、Ｙアドレ
ス１５がＸアドレス５、Ｙアドレス６より抽出さ
れるようになつているものである。パターンメモ
リ９ａからの読出データによつてパターンメモリ
９ｂにおける何れかのパターンメモリを選択した
うえ、選択されたパターンメモリよりＸアドレス
１４、Ｙアドレス１５によつてデータを読み出す
ことによつて自由度大にして試験データパターン
７を得るものである。

本発明は以上のようなものであるが、以上の例
に限定されず種々実施可能であることは勿論であ
る。２以上のパターンメモリに異なるパターンを
格納せしめる場合は同一アドレスを与えてもよ
く、また、何れかのパターンメモリからの読出デ
ータによつて他のパターンメモリより読み出され
たデータに対する反転や選択などの各種論理処理
を制御し得ることは明らかである。なお、以上の
例ではパターンメモリへのアドレスがレジスタ、
ゲート回路によつて可変可となつているが、固定
とする場合はそれら不要であり、可変とするにし
ても他の手段で置換可能である。

〔発明の効果〕

以上説明したように本発明による場合は、パタ
ーンメモリの容量を抑えつつ自由度大にして種々
の試験データパターンを速やかに、しかも容易に
発生し得るという効果が得られる。

【図面の簡単な説明】

第１図は一般的なデータパターン発生装置の概
要構成を被試験メモリとともに示す図、第２図ａ
〜ｄはそれぞれ代表的な試験データパターンの例
を示す図、第３図は従来技術に係る試験データパ
ターンの発生方法を説明するための図、第４図ａ
は本発明に係るパターン発生装置の一例での要部
を被試験メモリとともに示す図、第４図ｂはその
構成におけるパターンメモリとその周辺制御回路
を示す図、第５図ａは同じく本発明に係るパター
ン発生装置の他の例での要部を被試験メモリとと
もに示す図、第５図ｂはその構成におけるパター
ンメモリとその周辺制御回路を一般的に示す図、
第６図ａは同じく本発明に係るパターン発生装置
の更に異なる他の例での要部を被試験メモリとと
もに示す図、第６図ｂはその構成におけるパター
ンメモリとその周辺制御回路を示す図である。 ３……アドレス発生器、８……被試験メモリ、
９（９ａ，９ｂ）……パターンメモリ、１０，１
１，１７，１８……レジスタ、１２，１３，１
９，２０……ゲート回路。

Claims (1)

1. 【特許請求の範囲】 １ 被試験メモリに与えられる書込データのパタ
   ーンを該メモリに与えられるアドレス信号にもと
   づき発生するパターン発生方法にして、被試験メ
   モリに与えられるアドレス信号の一部を総計容量
   が上記被試験メモリの容量よりも小とされたパタ
   ーン変更可の１以上のパターンメモリにアドレス
   信号として与え、該パターンメモリより読み出さ
   れたデータにもとづき上記被試験メモリに与えら
   れるアドレス信号対応の書込データを発生させる
   ことを特徴とするパターン発生方法。 ２ 被試験メモリに与えられる書込データのパタ
   ーンを該メモリに与えられるアドレス信号にもと
   づき発生するパターン発生装置にして、パターン
   変更可の１以上のパターンメモリと、上記被試験
   メモリに与えられるアドレス信号から上記パター
   ンメモリのアドレスに必要な数のビツトを抽出す
   るビツト抽出回路とを少なくとも備え、上記ビツ
   ト抽出回路により抽出された情報を上記パターン
   メモリにアドレス信号として与え、該パターンメ
   モリより読み出したデータにもとづいて上記被試
   験メモリに与えるアドレス信号対応の書込データ
   を発生するように構成したことを特徴とするパタ
   ーン発生装置。