JPH0535587A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】 【目的】この発明は、半導体メモリに対するデータの書
き込み及び読み出し動作が効率よくすみやかに実行さ
れ、ひいてはその半導体メモリを使用する機器の信号処
理速度の向上を効果的に促進させ得るメモリ制御装置を
提供することを目的としている。 【構成】互いにデータレートの異なるブロック単位の入
力データを、アドレスバス及びデータバスをそれぞれ共
用する第１及び第２のメモリに、ブロック単位で交互に
書き込ませるメモリ制御装置において、入力データの偶
数番目のブロックと奇数番目のブロックとの変化点の前
後に渡って同一のアドレスを発生させ、変化点の前で偶
数番目のブロックデータを第１のメモリに書き込み、変
化点の後で奇数番目のブロックデータを第２のメモリに
書き込むように制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体メモリに対す
るデータの書き込み及び読み出し動作を、効率よくすみ
やかに実行させるためのメモリ制御装置に関する。

【０００２】

【従来の技術】周知のように、撮影した被写体の光学像
をＣＣＤ（チャージ・カップルド・デバイス）等の固体
撮像素子で光電変換し、これをデジタル化してデータ圧
縮等の処理を施した後、メモリカードに内蔵された半導
体メモリに記録するようにした電子スチルカメラの開発
が盛んに行なわれている。

【０００３】図４は、このような従来の電子スチルカメ
ラの構成を示している。まず、ＣＣＤ１１により光電変
換された静止画像信号は、Ａ／Ｄ（アナログ／デジタ
ル）変換回路１２でデジタル静止画像データに変換され
て、フレームメモリ１３に書き込まれ一旦記録される。
そして、フレームメモリ１３から読み出されたデジタル
静止画像データは、データエンコーダ１４に供給されて
データ圧縮処理が施される。このデータエンコーダ１４
は、入力されたデジタル静止画像データをＤＣＴ（離散
コサイン変換）回路１５でＤＣＴ処理した後、ハフマン
符号化回路１６で可変長符号の一種であるハフマン符号
に変換することによって、データ圧縮処理を行なってい
る。その後、データエンコーダ１４から出力される圧縮
データが、メモリカード１７に導かれて内蔵された図示
しない半導体メモリに書き込まれ、ここに静止画の記録
が行なわれる。

【０００４】ここで、図５に示すように、データエンコ
ーダ１４で生成された圧縮データＥＤＡＴは、同期クロ
ックＥＣＫに同期して出力される。ところで、この圧縮
データＥＤＡＴは、可変長符号化（ハフマン符号化）さ
れたデータであるため、その出力データレートは可変と
なる。すなわち、ＤＣＴ処理は、例えば８×８画素のブ
ロック単位で行なわれ、各ブロック単位のＤＣＴ処理時
間は等しいので、ＤＣＴ回路１５からハフマン符号化回
路１６に送出されるデータのデータレートは、少なくと
も一画面分の転送間は一定である。そして、この一定デ
ータレートのＤＣＴ出力データが、ハフマン符号化回路
１６で可変長符号化される。これは、１ブロック分のＤ
ＣＴ処理時間単位の情報量が変化することを意味し、ハ
フマン符号化回路１６から得られる圧縮データＥＤＡＴ
の出力データレートが変化することになる。

【０００５】ところで、上記メモリカード１７への書き
込みサイクルには上限があり、この上限を越えたデータ
レートでデータを書き込むことはできない。このため、
圧縮データＥＤＡＴのデータレートの上限は、メモリカ
ード１７が許容する書き込みサイクルに制限されること
になり、このことは、データエンコーダ１４の処理時間
が制限されることになる。この場合、例えば１枚の静止
画撮影を行なった後、次の静止画撮影を行なうまでに、
十分な時間間隔が与えられるならば、データエンコーダ
１４のデータ処理速度をメモリカード１７の書き込みサ
イクルに合わせて比較的低速度にしても問題は生じな
い。

【０００６】しかしながら、一般に、電子スチルカメラ
には、１秒間に数枚の連続静止画撮影を行なう、いわゆ
る連写機能を搭載することが当然に求められる。この場
合、連写速度（単位時間当たりの撮影枚数）は、メモリ
カード１７の書き込みサイクルによって制限されるとこ
ろの、データエンコーダ１４の処理速度によって決まる
ため、メモリカード１７の書き込みサイクルによって
は、使用者が十分満足する連写速度が得られなくなると
いう問題が生じる。特に、メモリカード１７への書き込
みサイクルが可変であるため、１枚分の画像データ転送
中において書き込み動作を行なっていない時間が散在
し、メモリカード１７に対する効率的な書き込みが行な
われていないという問題もある。

【０００７】そこで、従来より、図６に示すように、デ
ータエンコーダ１４とメモリカード１７との間にバッフ
ァメモリ１８を介挿接続し、このバッファメモリ１８に
対する書き込み及び読み出し動作をバッファメモリ制御
回路１９によって適切に制御することにより、データエ
ンコーダ１４からの出力データレートの変化を吸収し
て、メモリカード１７への書き込みサイクルを極力一定
にすることが考えられている。このときのデータ転送タ
イミングを、図７に示している。図７において、Ａｄｄ
はバッファメモリ１８のアドレス、ＷＥはバッファメモ
リ１８の書き込みパルス、ＯＥはバッファメモリ１８の
出力イネーブル、ＭＤＡＴはバッファメモリ１８から読
み出されメモリカード１７へ書き込まれるデータ、ＤＣ
Ｋはメモリカード１７に対する書き込みクロックであ
り、圧縮データＥＤＡＴの最高データレートの１／２で
メモリカード１７にデータを書き込む例を示している。

【０００８】この場合、バッファメモリ１８の書き込み
サイクルは、少なくとも圧縮データＥＤＡＴの最高デー
タレート以上であることが必要な条件となる。ところ
で、圧縮データＥＤＡＴの最高データレートは、一般に
は１０数ＭＨｚに及び、バッファメモリ１８として安価
で低速なものを使用すると上記の条件が満たされなくな
ることがある。この場合は、図８に示すように、データ
エンコーダ１４とメモリカード１７との間に複数（図示
の場合は２つ）のバッファメモリ２０，２１を介挿接続
し、このバッファメモリ２０，２１をバッファメモリ制
御回路２２で順次アクセスすることにより、実質的に１
つのバッファメモリ２０，２１に対する書き込みサイク
ルを下げるようにしている。

【０００９】このときのデータ転送タイミングを、図９
に示している。図９に示す例では、バッファメモリ２
０，２１の書き込みサイクルは圧縮データＥＤＡＴの最
高データレートより低いことが必要であり、バッファメ
モリ２０，２１の書き込みパルスＷＥＡ，ＷＥＢの幅
は、圧縮データＥＤＡＴの最小データ周期より小である
ことが可能で、メモリカード１７への書き込みサイクル
は圧縮データＥＤＡＴの最高データレートの１／２以下
であることを条件とする。

【００１０】そして、上記のようにバッファメモリ１
８，２０，２１に書き込まれたデータは、極力早く読み
出すことが必要になる。なぜならば、バッファメモリ１
８，２０，２１にデータを蓄積させたままでいると、連
写によってある一定の枚数の撮影を保証するためには、
大容量のバッファメモリが必要となるからである。しか
しながら、実際には、例えば図９に示す例でいえば、デ
ータＤ４，Ｄ５を書き込むために同じアドレスを２度設
定することになり、その分データ読み出しが行なえない
という問題が生じている。

【００１１】

【発明が解決しようとする課題】以上のように、半導体
メモリに対するデータの書き込み及び読み出しを制御す
る従来のシステムでは、半導体メモリに対するデータの
書き込み及び読み出し動作が効率よくすみやかに行なわ
れておらず、ひいてはその半導体メモリを使用する機器
の信号処理速度が不当に制限されてしまうという問題を
有している。

【００１２】そこで、この発明は上記事情を考慮してな
されたもので、半導体メモリに対するデータの書き込み
及び読み出し動作が効率よくすみやかに実行され、ひい
てはその半導体メモリを使用する機器の信号処理速度の
向上を効果的に促進させ得る極めて良好なメモリ制御装
置を提供することを目的とする。

【００１３】

【課題を解決するための手段】この発明に係るメモリ制
御装置は、互いにデータレートの異なるブロック単位の
入力データを、アドレスバス及びデータバスをそれぞれ
共用する第１及び第２のメモリに、ブロック単位で交互
に書き込ませるものを対象としている。そして、入力デ
ータの偶数番目のブロックと奇数番目のブロックとの変
化点の前後に渡って同一のアドレスを発生させ、変化点
の前で偶数番目のブロックデータを第１のメモリに書き
込み、変化点の後で奇数番目のブロックデータを第２の
メモリに書き込むように制御するものである。

【００１４】

【作用】上記のような構成によれば、１つのアドレスが
設定されると、それによって第１及び第２のメモリに偶
数番号のブロックデータ及びそれに続く奇数番号のブロ
ックデータが順次書き込まれるようになり、書き込み動
作が円滑に短時間で効率よく行なわれる。このため、書
き込み時間の短縮によって、第１及び第２のメモリから
の読み出し時間を増大することができ、結果的に、第１
及び第２のメモリに対するデータの書き込み及び読み出
し動作を効率よくすみやかに行なうことができ、ひいて
はそのメモリを使用する機器の信号処理速度の向上を効
果的に促進させることができる。

【００１５】

【実施例】以下、この発明の一実施例について図面を参
照して詳細に説明する。図１において、制御信号生成回
路２３は、同期クロックＥＣＫに基づいて種々の制御信
号を生成している。まず、ＥＤＯＥは、バスバッファ回
路２４の出力制御信号であり、Ｌ（ロー）レベルにて圧
縮データＥＤＡＴをデータバス２５に出力するように、
バスバッファ回路２４が制御される。なお、この出力制
御信号ＥＤＯＥがＨ（ハイ）レベルでは、バスバッファ
回路２４の出力端が高インピーダンスとなされる。

【００１６】また、ＷＣＫは、書き込みアドレスカウン
ト回路２６のカウントクロックであり、ＲＣＫは、読み
出しアドレスカウント回路２７のカウントクロックであ
る。これら書き込み及び読み出しアドレスカウント回路
２６，２７の各カウント出力は、セレクト回路２８に入
力される。このセレクト回路２８は、セレクト信号ＡＳ
ＥＬで制御されるもので、セレクト信号ＡＳＥＬがＨレ
ベルにて書き込みアドレスカウント回路２６のカウント
出力を選択し、セレクト信号ＡＳＥＬがＬレベルにて読
み出しアドレスカウント回路２７のカウント出力を選択
する。

【００１７】このセレクト回路２８の出力は、アドレス
バス２９を介して、バッファメモリ３０，３１にそれぞ
れ供給される。バッファメモリ３０は、書き込みパルス
ＷＥＡがＬレベルにてデータバス２５上のデータを、そ
の時点のアドレスバス２９で指定されたアドレスに書き
込み、出力イネーブルＯＥＡがＬレベルにてアドレスバ
ス２９で指定されているアドレスに格納されたデータ
を、データバス２５上に出力する。また、バッファメモ
リ３１は、書き込みパルスＷＥＢがＬレベルにてデータ
バス２５上のデータを、その時点のアドレスバス２９で
指定されたアドレスに書き込み、出力イネーブルＯＥＢ
がＬレベルにてアドレスバス２９で指定されているアド
レスに格納されたデータを、データバス２５上に出力す
る。なお、この出力イネーブルＯＥＡ，ＯＥＢがＨレベ
ルでは、バッファメモリ３０，３１の出力端が高インピ
ーダンスとなされる。

【００１８】また、データバス２５に接続されたシフト
レジスタ３２は、メモリカード１７に対する書き込みク
ロックＤＣＫの立上がり時点でのデータバス２５上のデ
ータを取り込み保持し、メモリカード１７へ書き込むべ
きデータＭＤＡＴとして、書き込みクロックＤＣＫとと
もにメモリカード１７へ出力する。

【００１９】図２は、図１に示した各制御信号のタイミ
ング関係を示している。まず、書き込みクロックＷＣＫ
は、偶数番号の圧縮データＥＤＡＴ（Ｄ０，Ｄ２，…
…）に対応する同期クロックＥＣＫの立上がり時点での
み立上がり、書き込みアドレスカウント回路２６をカウ
ントアップさせる。セレクト信号ＡＳＥＬは、奇数番号
の圧縮データＥＤＡＴ（Ｄ１，Ｄ３，……）に対応する
同期クロックＥＣＫの立上がり時点を時間中心として、
少なくともバッファメモリ３０，３１の最小書き込み時
間の２倍の時間、Ｈレベルとなる信号である。バスバッ
ファ回路２４の出力制御信号ＥＤＯＥは、少なくともセ
レクト信号ＡＳＥＬがＨレベルであるときは、Ｌレベル
となっている信号である。このため、セレクト信号ＡＳ
ＥＬがＨレベルであるときは、データバス２５上には圧
縮データＥＤＡＴがあり、アドレスバス２９上には書き
込みアドレスカウント回路２６から出力される書き込み
アドレスがある。

【００２０】また、書き込みパルスＷＥＡは、セレクト
信号ＡＳＥＬがＨレベルで、かつ、奇数番号の圧縮デー
タＥＤＡＴ（Ｄ１，Ｄ３，……）に対応する同期クロッ
クＥＣＫの立上がり時点よりも早い時間に、データバス
２５上のデータをバッファメモリ３０に書き込むのに十
分な時間幅をもってＬレベルとなる。さらに、書き込み
パルスＷＥＢは、セレクト信号ＡＳＥＬがＨレベルで、
かつ、偶数番号の圧縮データＥＤＡＴ（Ｄ０，Ｄ２，…
…）に対応する同期クロックＥＣＫの立上がり時点より
も遅い時間に、データバス２５上のデータをバッファメ
モリ３１に書き込むのに十分な時間幅をもってＬレベル
となる。出力イネーブルＯＥＡ，ＯＥＢは、セレクト信
号ＡＳＥＬが連続してＬレベルである時間が、少なくと
もデータ読み出し間隔（この場合、同期クロックＥＣＫ
の最大サイクルの２倍）程度の時間あると判断されたと
き、少なくともバッファメモリ３０，３１からデータを
読み出すのに必要な時間だけＬレベルとなる。なお、出
力イネーブルＯＥＡ，ＯＥＢは、上記の条件が満たされ
る毎に順次発生する。

【００２１】さらに、読み出しクロックＲＣＫは、少な
くとも出力イネーブルＯＥＡが立上がる以前で、かつ、
出力イネーブルＯＥＢが立上がった以後に立上がりエッ
ジを持つパルスであり、この立上がりエッジにて読み出
しアドレスカウント回路２７をカウントアップさせる。
出力イネーブルＯＥＡまたはＯＥＢがＬレベルになる
と、バッファメモリ３０または３１からその時点のアド
レスに格納されたデータがデータバス２５上に出力され
る。メモリカード１７に対する書き込みクロックＤＣＫ
は、出力イネーブルＯＥＡまたはＯＥＢの立上がり時点
で立上がるパルスであり、その立上がり時点のデータバ
ス２５上のデータがシフトレジスタ３２に取り込まれ
て、メモリカード１７へ書き込むべきデータＭＤＡＴと
して出力される。

【００２２】図３は、この実施例におけるバッファメモ
リ３０，３１に対するデータの書き込み及び読み出しの
動作タイミングを示している。すなわち、偶数番号の圧
縮データＥＤＡＴ（Ｄ０，Ｄ２，……）から奇数番号の
圧縮データＥＤＡＴ（Ｄ１，Ｄ３，……）への変化点の
前後に渡って、バッファメモリ３０，３１に対して同一
のアドレスを発生させ、変化点の前で偶数番号の圧縮デ
ータＥＤＡＴ（Ｄ０，Ｄ２，……）をバッファメモリ３
０に書き込み、変化点の後で奇数番号の圧縮データＥＤ
ＡＴ（Ｄ１，Ｄ３，……）をバッファメモリ３１に書き
込むようにしている。このため、１つのアドレスが設定
されると、それによってバッファメモリ３０，３１に偶
数番号の圧縮データＥＤＡＴ（Ｄ０，Ｄ２，……）及び
それに続く奇数番号の圧縮データＥＤＡＴ（Ｄ１，Ｄ
３，……）が順次書き込まれるようになり、書き込み動
作が円滑に短時間で効率よく行なわれる。

【００２３】したがって、書き込み時間の短縮によっ
て、バッファメモリ３０，３からの読み出し時間を増大
することができ、先に図９に示した従来装置の動作タイ
ミングと比べると、圧縮データＥＤＡＴの入力タイミン
グは同じであるが、メモリカード１７へ書き込むべきデ
ータＭＤＡＴの出力数が多くなり、バッファメモリ３
０，３１に対するデータの書き込み及び読み出し動作が
効率よくすみやかに実行されていることがわかる。な
お、この発明は上記実施例に限定されるものではなく、
この外その要旨を逸脱しない範囲で種々変形して実施す
ることができる。

【００２４】

【発明の効果】以上詳述したようにこの発明によれば、
半導体メモリに対するデータの書き込み及び読み出し動
作が効率よくすみやかに実行され、ひいてはその半導体
メモリを使用する機器の信号処理速度の向上を効果的に
促進させ得る極めて良好なメモリ制御装置を提供するこ
とができる。

【図面の簡単な説明】

【図１】この発明に係るメモリ制御装置の一実施例を示
すブロック構成図。

【図２】同実施例の各制御信号の出力関係を示すタイミ
ング図。

【図３】同実施例の書き込み及び読み出し動作を示すタ
イミング図。

【図４】電子スチルカメラを示すブロック構成図。

【図５】圧縮データと同期クロックとの関係を示すタイ
ミング図。

【図６】半導体メモリに対する従来の制御手段を示すブ
ロック構成図。

【図７】同従来手段の動作を示すタイミング図。

【図８】半導体メモリに対する他の従来の制御手段を示
すブロック構成図。

【図９】同他の従来手段の動作を示すタイミング図。

【符号の説明】

１１…ＣＣＤ、１２…Ａ／Ｄ変換回路、１３…フレーム
メモリ、１４…データエンコーダ、１５…ＤＣＴ回路、
１６…ハフマン符号化回路、１７…メモリカード、１８
…バッファメモリ、１９…バッファメモリ制御回路、２
０，２１…バッファメモリ、２２…バッファメモリ制御
回路、２３…制御信号生成回路、２４…バスバッファ回
路、２５…データバス、２６…書き込みアドレスカウン
ト回路、２７…読み出しアドレスカウント回路、２８…
セレクト回路、２９…アドレスバス、３０，３１…バッ
ファメモリ、３２…シフトレジスタ。

Claims (1)

1. 【特許請求の範囲】 【請求項１】 互いにデータレートの異なるブロック単
   位の入力データを、アドレスバス及びデータバスをそれ
   ぞれ共用する第１及び第２のメモリに、ブロック単位で
   交互に書き込ませるメモリ制御装置において、前記入力
   データの偶数番目のブロックと奇数番目のブロックとの
   変化点の前後に渡って同一のアドレスを発生させ、前記
   変化点の前で偶数番目のブロックデータを前記第１のメ
   モリに書き込み、前記変化点の後で奇数番目のブロック
   データを第２のメモリに書き込むように制御することを
   特徴とするメモリ制御装置。