JPH0535591A - キヤツシユメモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】小容量仮想キャッシュの持つ高速アクセス性能
と大容量物理キャッシュの持つ高ヒット率並びにキャッ
シュエントリ無効化の容易性とを最大限に活用できるよ
うにすることである。 【構成】演算制御部からのロードリクエストにより仮想
キャッシュ２とＴＬＢ４がアクセスされ、キャッシュ２
のミスヒット時には、ＴＬＢ４にて変換された物理アド
レスにより物理キャッシュ７がアクセスされる。ここで
キャッシュ７がヒットすると、そのエントリのデータ
が、演算制御部に選択出力されると共に、制御部１０の
制御により仮想キャッシュ２内のミスヒットエントリに
登録される。また、他プロセッサによる主記憶更新時に
は、そのライトアドレスにより物理キャッシュ７がアク
セスされ、ヒットすると、そのヒットエントリおよび同
エントリに対応する小容量仮想キャッシュ２の全エント
リが無効化される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、仮想記憶方式を適用
するマルチプロセッサ構成の情報処理装置の各プロセッ
サに設けられるキャッシュメモリ装置に関する。

【０００２】

【従来の技術】一般に計算機等の情報処理装置では、主
記憶アクセスの高速化のために、主記憶の一部のデータ
の写しが置かれるキャッシュメモリ装置が設けられてい
る。

【０００３】一方、ＬＳＩ技術の進歩やアーキテクチャ
の改良によって、情報処理装置の演算制御部はますます
高速化しており、主記憶装置との動作速度差が広がって
きている。

【０００４】このため、演算制御部と主記憶装置との間
に位置するバッファ装置としてのキャッシュメモリ装置
を効果的に実現することにより、演算制御部の性能を最
大限に引出すことが重要となってきている。

【０００５】さて、近年の情報処理装置は仮想記憶方式
を適用するのが一般的である。したがって、キャッシュ
メモリ装置に、物理アドレスでキャッシュをアクセスす
る物理キャッシュ方式を採用した場合には、演算制御部
からの仮想アドレスによるリクエストで直接キャッシュ
をアクセスすることはできない。この場合、演算制御部
からのリクエストに伴う仮想アドレスを、例えばＲＡＭ
で構成されるＴＬＢ（Translation Look-aside Buffer
）と称されるアドレス変換バッファによって物理アド
レスに変換し、その物理アドレスでキャッシュ（物理キ
ャッシュ）をアクセスする。

【０００６】このように、物理キャッシュアクセスのた
めには、少なくとも２回ＲＡＭ（ＴＬＢと物理キャッシ
ュ）を引くことになるため、高速のマシンサイクルの実
現が困難である。

【０００７】一方、仮想アドレスでキャッシュをアクセ
スする仮想キャッシュ方式も知られている。この仮想キ
ャッシュ方式では、キャッシュ（仮想キャッシュ）をＴ
ＬＢによるアドレス変換なしで仮想アドレスにより直接
アクセスすることができる。このため、物理キャッシュ
方式と比較して、より高速のマシンサイクルで動作させ
ることが可能となる。

【０００８】しかし、仮想キャッシュを適用する場合に
は、異なる複数の仮想アドレスが同一の物理アドレスに
マッピングされることにより生じる問題、いわゆるシノ
ニム（キャッシュ一致化）問題がある。この問題を解決
するためには、以下に述べるように、物理アドレスを仮
想アドレス（複数存在）に対応付ける逆変換バッファ
（ＩＴＢ：Inverse Translation Buffer）等のかなりの
ハードウェアが必要になるという欠点があった。

【０００９】周知のように、マルチプロセッサ構成の情
報処理装置では、各プロセッサ毎にキャッシュメモリ装
置が設けられる。このようなキャッシュメモリ装置で
は、他プロセッサからのライトアドレス（ライト物理ア
ドレス）指定により主記憶更新が行われた場合には、自
身のキャッシュにヒットしているか否かを調べ、ヒット
しているならば（キャッシュと主記憶との内容を一致さ
せるために）そのエントリを無効化する必要がある。と
ころが、仮想キャッシュでは、他プロセッサによる主記
憶更新時に上記のヒットの有無を調べるには、他プロセ
ッサからのライト物理アドレスを仮想アドレスに変換し
なければならず時間を要すると共に、変換（アドレス逆
変換）のためのＩＴＢ等のハードウェアが必要であっ
た。

【００１０】

【発明が解決しようとする課題】上記したように仮想記
憶方式を適用する情報処理装置に設けられる従来のキャ
ッシュメモリ装置では、仮想アドレスを物理アドレスに
変換した後、その物理アドレスでキャッシュアクセスを
行う物理キャッシュ方式、または仮想アドレスによりア
ドレス変換なしに直接キャッシュアクセスが行える仮想
キャッシュ方式のいずれかが採用されていた。

【００１１】しかし、物理キャッシュ方式では、仮想ア
ドレスを物理アドレスに変換するアドレス変換処理が必
要となるため、高速アクセスができないという問題があ
った。これに対して仮想キャッシュ方式では、仮想アド
レスにより直接キャッシュアクセスが行えるため高速ア
クセスが可能となるものの、異なる複数の仮想アドレス
が同一の物理アドレスにマッピングされることにより生
じるシノニム（キャッシュ一致化）問題があった。即
ち、他プロセッサによる主記憶更新時に、そのライトア
ドレス（物理アドレス）を逆変換バッファ（ＩＴＢ）等
により幾つかの仮想アドレスに変換し、その仮想アドレ
スによって仮想キャッシュの対応エントリを無効化しな
ければならないという問題があった。

【００１２】この発明は上記事情に鑑みてなされたもの
でその目的は、小容量仮想キャッシュの持つ高速アクセ
ス性能と大容量物理キャッシュの持つ高ヒット率並びに
キャッシュエントリ無効化の容易性とを最大限に活用で
きるキャッシュメモリ装置を提供することにある。

【００１３】

【課題を解決するための手段】この発明のキャッシュメ
モリ装置は、仮想記憶方式を適用するマルチプロセッサ
構成の情報処理装置の各プロセッサに備えられるもの
で、仮想アドレスによりアクセス可能な小容量の仮想キ
ャッシュと仮想アドレスをアドレス変換して得られた物
理アドレスによりアクセス可能な大容量の物理キャッシ
ュとを設けて並行動作させると共に、仮想キャッシュに
は物理キャッシュに保持されているデータの一部だけが
保持されるように制御する制御手段であって、物理キャ
ッシュ内エントリの無効化時には、同エントリに対応す
る全ての仮想キャッシュ内エントリが無効化されるよう
に制御する制御手段と、これら両キャッシュから読出さ
れるデータのいずれか一方を選択してアクセス要求元に
出力するための選択回路とを設けたことを特徴とするも
のである。

【００１４】この発明はまた、読出しアクセス要求に対
し、少なくとも、物理キャッシュだけがヒットした場合
には、そのヒットエントリからの読出しデータが仮想キ
ャッシュに登録されるように制御し、物理キャッシュが
ミスヒットしたために該当ブロックデータを同キャッシ
ュに登録する場合には、このデータが仮想キャッシュに
も登録されるように制御することも特徴とする。

【００１５】この発明はまた、書込みアクセス要求に対
して物理キャッシュがヒットした場合には、そのヒット
エントリに対応する全ての仮想キャッシュ内エントリが
無効化されるように制御し、他プロセッサからの主記憶
更新要求に対して物理キャッシュがヒットした場合に
は、そのヒットエントリおよび同エントリに対応する全
ての仮想キャッシュ内エントリが無効化されるように制
御することも特徴とする。

【００１６】この発明は更に、上記選択回路により通常
は仮想キャッシュ側が選択され、仮想キャッシュがミス
ヒットした場合には物理キャッシュ側が選択される構成
としたことも特徴とする。

【００１７】

【作用】上記したキャッシュメモリ装置の構成におい
て、小容量仮想キャッシュと大容量物理キャッシュと
は、演算制御部からのアクセス要求に対して並行に動作
する。但し、仮想キャッシュが演算制御部から渡される
仮想アドレスにより直接にアクセスされるのに対し、物
理キャッシュはＴＬＢ等によるアドレス変換の後にアク
セスされる。これら両キャッシュからの読出しデータは
選択回路に導かれる。

【００１８】選択回路は、通常は小容量仮想キャッシュ
側の読出しデータを選択しており、この小容量仮想キャ
ッシュがミスヒットした場合だけ大容量物理キャッシュ
側の読出しデータを選択する。したがって、小容量仮想
キャッシュがヒットしている限りは、高速アクセスが可
能となり、物理キャッシュだけの構成に比べてアクセス
性能が向上する。

【００１９】ところで、大容量物理キャッシュは当然の
ことながらヒット率が高い。このため、小容量仮想キャ
ッシュがミスヒットしても、大容量物理キャッシュがヒ
ットする確率は極めて高い。

【００２０】小容量仮想キャッシュがミスヒットし、大
容量物理キャッシュがヒットした場合には、そのヒット
エントリからの読出しデータ（ヒットデータ）が制御手
段の制御によって小容量仮想キャッシュ内エントリに速
やかに登録（アップロード）される。

【００２１】上記したように、小容量仮想キャッシュが
ミスヒットしても、大容量物理キャッシュでヒットすれ
ば、そのヒットデータがアップロード処理によって小容
量仮想キャッシュに速やかに登録される。このため、次
の同一アドレス（ブロックアドレス、ラインアドレス）
でのアクセス要求に対しては小容量仮想キャッシュでも
ヒットし、高速アクセスが可能となる。

【００２２】また、大容量物理キャッシュでミスヒット
となった場合（このとき、小容量仮想キャッシュでもミ
スヒットとなる）には、主記憶からのブロックリードが
発生するが、そのブロックデータは大容量物理キャッシ
ュ内エントリだけでなく小容量仮想キャッシュ内エント
リにも登録される。このため、次の同一アドレスでのア
クセス要求に対しては小容量仮想キャッシュでもヒット
し、やはり高速アクセスが可能となる。

【００２３】このように、上記したキャッシュメモリ装
置の構成によれば、小容量仮想キャッシュには大容量物
理キャッシュが保持するデータの一部だけが必ず保持さ
れる。即ち、小容量仮想キャッシュ中に目的データが保
持されていれば（小容量仮想キャッシュでヒットすれ
ば）、大容量物理キャッシュ中にもそのデータは必ず存
在する。したがって本キャッシュメモリ装置では、小容
量仮想キャッシュの高速アクセス性能を持ちながら、そ
の実質的な容量を大容量仮想キャッシュの容量と等しく
することができる。

【００２４】また、上記したように小容量仮想キャッシ
ュのエントリのデータは必ず大容量物理キャッシュ中に
存在するため、他プロセッサによる主記憶更新時には、
他プロセッサからのライトアドレス（物理アドレス）を
そのまま用いて物理キャッシュをアクセスしてヒットチ
ェックを行うだけでよく、ヒットが検出されたならば、
そのヒットエントリを無効化すると共に、同エントリに
対応する全ての仮想キャッシュ内エントリを無効化すれ
ばよい。このように、上記構成のキャッシュメモリ装置
では、キャッシュアクセスの高速化のために仮想キャッ
シュだけの構成とする従来方式と異なり、他プロセッサ
からのライトアドレスを仮想アドレスに逆変換して仮想
キャッシュでのヒットチェックを行う必要がないため、
無効化処理（キャッシュ一致化処理）が高速に行え、し
かも逆変換バッファ（ＩＴＢ）等のハードウェアが不要
となる。

【００２５】さて、キャッシュアクセスの高速化を図る
のに、キャッシュを高速ＲＡＭで構成し、更に同キャッ
シュを演算制御部と同一のＬＳＩチップ（プロセッサを
構成するＬＳＩチップ）上に配置することが考えられ
る。しかし、プロセッサを構成するＬＳＩチップ上に更
にキャッシュをも配置するには、その容量を小さくしな
ければならず、小容量キャッシュ（高速小容量キャッシ
ュ）構成をとらざるを得ない。この場合、キャッシュヒ
ット時には確かに高速化が図れるが、小容量であるため
にヒット率が低く、したがってミスヒットが多発して主
記憶からのブロックリードが頻繁に発生し、高速化が阻
害される。

【００２６】ところが、上記した本発明の構成では、特
に高速性を要求される仮想キャッシュは小容量でよいた
め、この高速小容量仮想キャッシュを演算制御部と同一
のＬＳＩチップに配置し、大容量物理キャッシュを同チ
ップから独立に設けることが可能となる。こうした場
合、小容量仮想キャッシュの一層の高速化を図りなが
ら、その実質的なキャッシュ容量の一層の大容量化をも
図ることが可能となる。

【００２７】

【実施例】図１はこの発明の一実施例に係るキャッシュ
メモリ装置の構成を示すブロック図である。

【００２８】図１のキャッシュメモリ装置は仮想記憶方
式を適用するマルチプロセッサ構成の情報処理装置（マ
ルチプロセッサシステム）の各プロセッサ毎に設けられ
るもので、自プロセッサの演算制御部と主記憶装置（の
主記憶制御部）との間に位置するものである。

【００２９】図中、１は演算制御部（図示せず）から与
えられるリクエストアドレス（仮想アドレス）を保持す
るための仮想アドレスレジスタ（以下、ＶＡＲと称す
る）、２は例えばダイレクトマッピング方式を適用する
小容量の仮想キャッシュ（小容量仮想キャッシュ）であ
る。

【００３０】小容量仮想キャッシュ２はＲＡＭ等により
構成されており、ディレクトリ部（仮想アドレスタグ
部）、データ部、および該当エントリが有効であるか否
かを示す有効（バリッド）ビット部（Ｖビット部）など
周知の構成を有している。ここで、小容量仮想キャッシ
ュ２は、図２（ａ）に示すように２^p ページ分のエント
リを有しており、各ページ毎のエントリ数は２^r である
ものとする。

【００３１】小容量仮想キャッシュ２では、通常は、Ｖ
ＡＲ１に保持されているリクエストアドレス（仮想アド
レス）中の仮想ページアドレスの下位ｐビットとページ
内オフセットの上位ｒビットからなるｐ＋ｒビットによ
って指定される唯一のエントリがアクセスされる。

【００３２】一方、エントリ無効化処理時には、小容量
仮想キャッシュ２のＶビット部の各ページ毎に、後述す
るＩＶＡＲ１１に保持されている（他プロセッサから
の）ライトアドレス（物理アドレス）のページ内オフセ
ットの上位ｒビットによって指定される（相対位置が同
一の）エントリが同時にアクセスされる。これは、小容
量仮想キャッシュ２のＶビット部を、エントリ数（ワー
ド数）が２^r の１ビットＲＡＭを２^p 個用いて構成する
ことにより実現可能である。小容量仮想キャッシュ２に
は、同キャッシュ２のヒットチェックを行うための比較
器により構成されるヒットチェック回路３が付加されて
いる。

【００３３】４はＶＡＲ１に保持されているリクエスト
アドレス（仮想アドレス）を高速に物理アドレスに変換
するためのＴＬＢ（Translation Look-aside Buffer ）
である。ＴＬＢ４は、ＲＡＭ或いはレジスタ群により構
成されており、仮想アドレス（仮想アドレスタグ）と物
理アドレスとの対を含むアドレス変換情報が登録される
複数のエントリを有する。

【００３４】５はＶＡＲ１のリクエストアドレスからＴ
ＬＢ４をアクセスするためのエントリアドレス（ＴＬＢ
アドレス）を例えばハッシュ法により生成するためのＴ
ＬＢアドレス生成回路（以下、ハッシュ回路と称する）
である。

【００３５】６はＴＬＢ４から変換出力される物理アド
レスを保持するための物理アドレスレジスタ（以下、Ｐ
ＡＲと称する）、７は小容量仮想キャッシュ２と同様に
ダイレクトマッピング方式を適用する大容量の物理キャ
ッシュ（大容量物理キャッシュ）である。

【００３６】大容量物理キャッシュ７はＲＡＭ等により
構成されており、ディレクトリ部（物理アドレスタグ
部）、データ部、およびＶビット部など周知の構成を有
している。ここで、大容量物理キャッシュ７は、図２
（ｂ）に示すように２^q ページ分のエントリを有してお
り、各ページ毎のエントリ数は２^r であるものとする。

【００３７】大容量物理キャッシュ７のエントリは、Ｐ
ＡＲ６に保持されている物理アドレスまたは他プロセッ
サから主記憶更新のために（主記憶装置に）出されるラ
イトアドレス（物理アドレス）中の物理ページアドレス
の下位ｑビットとページ内オフセットの上位ｒビットか
らなるｑ＋ｒビットによって指定される。大容量物理キ
ャッシュ７には、同キャッシュ７のヒットチェックを行
うための比較器により構成されるヒットチェック回路８
が付加されている。

【００３８】９はヒットチェック回路３のヒットチェッ
ク結果を保持するためのヒットチェック結果レジスタ
（以下、ＨＣＲＲと称する）、１０は（ライトアドレス
に対する）ヒットチェック回路８のヒットチェック結果
を保持するための無効化（無効化指示）レジスタ（以
下、ＩＶＲと称する）、１１は大容量物理キャッシュ７
に対するアドレスを保持するための無効化アドレスレジ
スタ（以下、ＩＶＡＲと称する）である。

【００３９】１２は演算制御部からのロードリクエスト
に対しＨＣＲＲ９の内容およびヒットチェック回路８の
ヒットチェック結果をもとに、小容量仮想キャッシュ２
または大容量物理キャッシュ７の登録制御等を行うため
の制御部である。制御部１２はまた、主記憶装置（の主
記憶制御部）へのブロックリードリクエスト発行制御も
行うようになっている。制御部１２は更に、他プロセッ
サによる主記憶更新時には、ＩＶＲ１０およびＩＶＡＲ
１１の内容をもとに、大容量物理キャッシュ７および小
容量仮想キャッシュ２に対する無効化処理をも行うよう
になっている。

【００４０】１３はＶＡＲ１の内容またはＩＶＡＲ１１
の内容のいずれか一方を小容量仮想キャッシュ２のアク
セスに用いられるアドレスとして選択するためのセレク
タである。セレクタ１３は、通常状態ではＶＡＲ１側を
選択し、小容量仮想キャッシュ２に対する無効化処理時
だけＩＶＡＲ１１側を選択する。１４はＰＡＲ６の内
容、他プロセッサからのライトアドレス、またはＩＶＡ
Ｒ１１の内容のいずれか１つを大容量物理キャッシュ７
のアクセスに用いられるアドレスとして選択するための
セレクタである。セレクタ１４は、通常状態ではＰＡＲ
６側を選択し、他プロセッサによる主記憶更新時には他
プロセッサからのライトアドレスを選択し、大容量物理
キャッシュ７に対する無効化処理時にはＩＶＡＲ１１側
を選択する。

【００４１】１５は小容量仮想キャッシュ２からの読出
しデータまたは大容量物理キャッシュ７からの読出しデ
ータのいずれか一方をロードデータとしてＨＣＲＲ９の
状態に応じて演算制御部に選択出力するためのセレクタ
である。セレクタ１５は、通常状態では小容量仮想キャ
ッシュ２側を選択し、ＨＣＲＲ９によりミスヒット状態
が示されている場合には大容量物理キャッシュ７側を選
択する。１６は大容量物理キャッシュ７からの読出しデ
ータまたは主記憶制御部を介して転送される主記憶装置
からのブロックリードデータ（ブロックデータ）のいず
れか一方を制御部１２からの制御により選択するための
セレクタである。セレクタ１６は通常状態では大容量物
理キャッシュ７側を選択し、ブロックリード時には主記
憶制御部側を選択する。

【００４２】なお本実施例では、小容量仮想キャッシュ
２および大容量物理キャッシュ７に保持されるデータ
は、命令（命令データ）およびオペランド（オペランド
データ）など種類によらないものとするが、仮想キャッ
シュと物理キャッシュのそれぞれについて、命令キャッ
シュとオペランドキャッシュのように、用途別に用意す
ることも可能である。次に、図１の構成の基本的な動作
を、演算制御部からの主記憶読出し要求（ロードリクエ
スト）の場合を例に説明する。

【００４３】（１）第１サイクル まず、演算制御部からロードリクエストが発行される
と、そのロードリクエストアドレス（仮想アドレス）が
ＶＡＲ１に保持される。

【００４４】（２）第２サイクル ＶＡＲ１にロードリクエストアドレスが保持されると、
同アドレスがセレクタ１３により選択され、同アドレス
（中の仮想ページアドレスの下位ｐビットとページ内オ
フセットの上位ｒビットからなるｐ＋ｒビット）で指定
される小容量仮想キャッシュ２のエントリがリードアク
セス（参照）される。

【００４５】また、これと並行して、ＶＡＲ１に保持さ
れたロードリクエストアドレスをもとにハッシュ回路５
によりＴＬＢアドレスが生成され、このＴＬＢアドレス
で指定されるＴＬＢ４内エントリがリードアクセス（参
照）される。このアクセスの結果、ＴＬＢ４にヒットし
た場合には、ＶＡＲ１の示すロードリクエストアドレス
（仮想アドレス）がそのヒットエントリに登録されてい
る物理アドレスに変換される。この物理アドレス（ここ
では物理ロードアドレス）はＰＡＲ６に保持される。こ
のＰＡＲ６に保持された物理ロードアドレスはセレクタ
１４により大容量物理キャッシュ７側に選択出力され
る。

【００４６】なお、ＴＬＢ４にミスヒットした場合に
は、周知のように主記憶に置かれているアドレス変換テ
ーブルを用いたアドレス変換が必要となるが、本発明に
直接関係しないので説明を省略する。

【００４７】一方、小容量仮想キャッシュ２に付加され
ているヒットチェック回路３は、セレクタ１３により選
択されたロードリクエストアドレス（の所定フィール
ド）と、上記リードアクセスされた小容量仮想キャッシ
ュ２内エントリのアドレスタグ（ディレクトリ部）とを
比較し、一致しているならばキャッシュヒットを示すヒ
ットチェック結果を出力する。このヒットチェック回路
３のチェック結果はＨＣＲＲ９に保持される。セレクタ
１５は、ＨＣＲＲ９によりミスヒットが示されていない
限り、小容量仮想キャッシュ２（のデータ部）からの読
出しデータを選択出力する。

【００４８】したがって、ヒットチェック回路３でキャ
ッシュヒットが検出された場合には、ＶＡＲ１に保持さ
れているロードリクエストアドレスの指定によってアク
セスされた小容量仮想キャッシュ２内エントリのデータ
部のデータが選択され、要求されたロードデータとして
ロードリクエスト元の演算制御部に渡される。

【００４９】この時点で、ロードリクエスト処理は完了
するので、次の第３サイクルでの大容量物理キャッシュ
７のアクセスは必要ない。また、本サイクル（第２サイ
クル）で演算制御部から次のロードリクエストが発行さ
れているならば、そのロードリクエストアドレスが本サ
イクルの終了時にＶＡＲ１に保持される。

【００５０】（３）第３サイクル もし、先の第２サイクルで小容量仮想キャッシュ２がミ
スヒットとなった場合には、セレクタ１４により選択出
力される物理ロードアドレス（即ちＰＡＲ６に保持され
た物理ロードアドレス）中の物理ページアドレスの下位
ｑビットとページ内オフセットの上位ｒビットからなる
ｑ＋ｒビットで指定される大容量物理キャッシュ７のエ
ントリがリードアクセス（参照）され、その内容が読出
される。大容量物理キャッシュ７に付加されているヒッ
トチェック回路８は、セレクタ１４により選択出力され
る物理ロードアドレス（の所定フィールド）と、大容量
物理キャッシュ７から読出されるエントリ内容中のアド
レスタグとを比較し、一致しているならばキャッシュヒ
ットを示すヒットチェック結果を出力する。セレクタ１
５は、ＨＣＲＲ９によりミスヒットが示されている場合
には大容量物理キャッシュ７（のデータ部）からの読出
しデータを選択出力する。

【００５１】したがって、先の第２サイクルにおいてヒ
ットチェック回路３でキャッシュミスが検出され、本サ
イクル（第３サイクル）においてヒットチェック回路８
でキャッシュヒットが検出された場合には、セレクタ１
４により選択出力される物理ロードアドレス（ＰＡＲ６
に保持されている物理ロードアドレス）の指定によって
リードアクセスされた大容量物理キャッシュ７内エント
リのデータ部のデータが選択され、要求されたロードデ
ータとしてロードリクエスト元の演算制御部に渡され
る。

【００５２】この場合、即ち大容量物理キャッシュ７か
ら演算制御部にロードデータの供給が行われる場合に
は、制御部１２の制御により後述するアップロード処理
が行われる。

【００５３】これに対し、小容量仮想キャッシュ２およ
び大容量物理キャッシュ７の両方がミスヒットとなった
場合には、制御部１２の制御により後述するブロックリ
ード処理が行われる。

【００５４】以上が演算制御部からのロードリクエスト
に対する図１のキャッシュメモリ装置の基本動作であ
る。したがって、演算制御部からロードリクエストＬＲ
Ｑ１，ＬＲＱ２，ＬＲＱ３が連続して発行される場合を
例にとると、図１のキャッシュメモリ装置のロードリク
エスト処理は、図３のタイミングチャートに示すように
なる。

【００５５】この図３では、ロードリクエストＬＲＱ１
については、同ＬＲＱ１がサイクルＴ0 で発行され、次
のサイクルＴ1 において小容量仮想キャッシュ２でミス
ヒットとなった様子が示されている。そして、更に後続
の２サイクルＴ2 において大容量物理キャッシュ７でヒ
ットしたので、そのサイクルＴ2 において、即ちロード
リクエストＬＲＱ１の発行サイクルより２サイクル後
に、（大容量物理キャッシュ７からの）ロードデータが
（演算制御部に）供給された様子が示されている。ま
た、このロードデータが、同じサイクルＴ2 において小
容量仮想キャッシュ２に登録（アップロード）された様
子も示されている。

【００５６】また図３では、ＬＲＱ１の次のロードリク
エストＬＲＱ２については、先行するＬＲＱ１がサイク
ルＴ1 で小容量仮想キャッシュ２にミスヒットしたため
に、このＬＲＱ１に対するロードデータが演算制御部に
返されるサイクルＴ2 の終了までの期間、演算制御部か
ら継続して発行されている様子が示されている。更に、
このサイクルＴ2 においては、上記したように小容量仮
想キャッシュ２へのアップロード中であるため、ＬＲＱ
２が小容量仮想キャッシュ２にヒットする可能性があっ
たとしても、そのＬＲＱ２に対する小容量仮想キャッシ
ュ２からのヒットデータの供給は行えないことも示され
ている。この場合、ＬＲＱ２に対しては、次のサイクル
Ｔ3 において大容量物理キャッシュ７がアクセスされ
る。このアクセスの結果、図３に示すようにヒットした
ならば、そのサイクルＴ3 において大容量物理キャッシ
ュ７からのロードデータ供給が行われる。

【００５７】更に図３では、ＬＲＱ２に続いてサイクル
Ｔ3 において発行されたロードリクエストＬＲＱ３につ
いては、次のサイクルＴ4 で小容量仮想キャッシュ２が
アクセスされた結果ヒットとなり、そのサイクルＴ4 に
おいて（小容量仮想キャッシュ２から）ロードデータが
供給された様子も示されている。

【００５８】次に、アップロード処理の詳細について説
明する。制御部１２は、（ヒットチェック回路３のヒッ
トチェック結果が保持された）ＨＣＲＲ９の状態とヒッ
トチェック回路８のヒットチェック結果とを監視してい
る。

【００５９】もし、演算制御部からのロードリクエスト
に対して大容量物理キャッシュ７がヒットしたことがヒ
ットチェック回路８のヒットチェック結果によって示さ
れ、且つ（同じロードリクエストに対して）小容量仮想
キャッシュ２で既にミスヒットとなっていることがＨＣ
ＲＲ９の状態により示されている場合（図３のサイクル
Ｔ2 の状態がこの場合に相当）には、制御部１２はその
サイクル（図３の例ではＴ2 ）において小容量仮想キャ
ッシュ２を書込みイネーブル状態とする。そして制御部
１２は、セレクタ１３によって選択出力されているＶＡ
Ｒ１からのロードリクエストアドレスの指定する小容量
仮想キャッシュ２内エントリ（ここではミスヒットエン
トリ）のデータ部に、セレクタ１６によって選択出力さ
れるデータを書込むアップロード処理を行う。

【００６０】さてセレクタ１６は、通常は（大容量物理
キャッシュ７がミスヒットとならない状態では）大容量
物理キャッシュ７から読出されるデータ（ヒットデー
タ）を選択するように制御部１２によって制御される。

【００６１】したがって、上記のアップロード処理で
は、大容量物理キャッシュ７からのヒットデータ（した
がって演算制御部へのロードデータ）が、ＶＡＲ１の指
定する小容量仮想キャッシュ２内エントリ（ミスヒット
エントリ）のデータ部に書込まれることになる。このと
き、同エントリのアドレスタグ部にはＶＡＲ１に保持さ
れているロードリクエストアドレス中のアドレスタグ相
当部分が書込まれ、同エントリのＶビット部には制御部
１２から出力されるアクティブなＶビットが書込まれ
る。

【００６２】以上のアップロード処理の結果、最も最近
に参照されたデータを含むブロックが、高速アクセス可
能な小容量仮想キャッシュ２に保持される。この結果、
次に同じブロックアドレス（ラインアドレス）のロード
リクエストが出された場合には、要求データを高速にア
クセスできる。しかも、このようなロードリクエストが
続けて出される確率は高いので、即ちアップロードされ
たブロック（最も最近に参照されたデータを含むブロッ
ク）中のデータが続けて参照される確率は高いので、ア
ップロードの効果は極めて大きい。

【００６３】なお本実施例では、説明を簡略化するため
に、小容量仮想キャッシュ２および大容量物理キャッシ
ュ７がダイレクトマッピング方式を適用しているものと
して説明しているが、セットアソシアティブ方式を適用
している場合には、ＶＡＲ１によって指定される各セッ
ト（ｗａｙ）の同一ラインのエントリのうちの１エント
リ、例えば最も以前に参照されたエントリを対象にアッ
プロード処理を行えばよい。

【００６４】また本実施例では、ロードリクエストに対
して（小容量仮想キャッシュ２および大容量物理キャッ
シュ７のうちの）大容量物理キャッシュ７だけがヒット
した場合に上記のアップロード処理が行われるものとし
て説明しているが、制御を簡略化するために、大容量物
理キャッシュ７がヒットしたならば、たとえ小容量仮想
キャッシュ２でヒットしていてもアップロード処理が行
われる構成とすることも可能である。

【００６５】次に、ブロックリード処理の詳細について
説明する。制御部１２は、演算制御部からのロードリク
エストに対して大容量物理キャッシュ７がミスヒットと
なったことがヒットチェック回路８のヒットチェック結
果によって示され、且つ（同じロードリクエストに対し
て）小容量仮想キャッシュ２で既にミスヒットとなって
いることがＨＣＲＲ９の状態により示されている場合に
は、ブロックリードリクエストを発行する。このブロッ
クリードリクエストは、（セレクタ１４によって選択出
力されている）ＰＡＲ６からの物理アドレス（物理ロー
ドアドレス）と共に、主記憶装置とキャッシュメモリ装
置との間のデータ授受を司る主記憶インタフェース回路
を介して主記憶制御部（いずれも図示せず）に転送され
る。

【００６６】主記憶制御部は、（キャッシュメモリ装置
の）制御部１２からのブロックリードリクエストに応じ
て主記憶装置をアクセスし、要求されたブロックデータ
を読出す。このブロックデータは、主記憶インタフェー
ス回路を介してキャッシュメモリ装置のセレクタ１６に
転送される。

【００６７】制御部１２は、主記憶制御部からブロック
データが転送されると、小容量仮想キャッシュ２および
大容量物理キャッシュ７をいずれも書込みイネーブル状
態とする。そして制御部１２は、ＶＡＲ１の指定する小
容量仮想キャッシュ２内エントリ（ミスヒットエント
リ）のデータ部と、ＰＡＲ６の指定する大容量物理キャ
ッシュ７内エントリ（ミスヒットエントリ）のデータ部
に、セレクタ１６によって選択出力されるデータを書込
む登録処理を行う。

【００６８】さてセレクタ１６は、ブロックリードリク
エスト時には、即ち演算制御部からのロードリクエスト
に対し小容量仮想キャッシュ２および大容量物理キャッ
シュ７がいずれもミスヒットとなった場合には、（大容
量物理キャッシュ７からの読出しデータではなく）主記
憶制御部から（主記憶インタフェース回路を介して）転
送されるブロックデータを選択するように制御部１２に
よって制御される。

【００６９】したがって、上記の登録処理では、主記憶
制御部からのブロックデータがＶＡＲ１の指定する小容
量仮想キャッシュ２内エントリのデータ部と、ＰＡＲ６
の指定する大容量物理キャッシュ７内エントリのデータ
部に書込まれることになる。このとき、同じ小容量仮想
キャッシュ２内エントリのアドレスタグ部にはＶＡＲ１
に保持されているロードリクエストアドレス中のアドレ
スタグ相当部分が書込まれ、同エントリのＶビット部に
は制御部１２から出力されるアクティブなＶビットが書
込まれる。同様に、同じ大容量物理キャッシュ７内エン
トリのアドレスタグ部にはＰＡＲ６に保持されている物
理アドレス中のアドレスタグ相当部分が書込まれ、同エ
ントリのＶビット部には制御部１２から出力されるアク
ティブなＶビットが書込まれる。

【００７０】以上は、小容量仮想キャッシュ２および大
容量物理キャッシュ７がダイレクトマッピング方式を適
用している場合であるが、セットアソシアティブ方式を
適用している場合には、大容量物理キャッシュ７につい
ては、ＰＡＲ６によって指定される各セット（ｗａｙ）
の同一ラインのエントリのうちの１エントリ、例えば最
も以前に参照されたエントリを対象にブロックデータの
登録処理を行えばよい。また、小容量仮想キャッシュ２
については、ＶＡＲ１によって指定される各セット（ｗ
ａｙ）の同一ラインのエントリを一旦全て無効化した
後、そのうちの１つ（例えば、予め定められたセットの
エントリ）を対象にブロックデータの登録処理を行えば
よい。

【００７１】次に、他プロセッサからの主記憶更新時に
おける主記憶とキャッシュとの一致化のためのエントリ
無効化処理について詳細に説明する。まず、図１のキャ
ッシュメモリ装置の制御部１２は、他プロセッサから主
記憶装置（の主記憶制御部）に出される主記憶更新要求
を監視している。もし、他プロセッサから主記憶更新要
求が出された場合には、制御部１２はセレクタ１４を制
御して、他プロセッサからの主記憶ライトアドレス（物
理アドレス）を選択させる。

【００７２】これにより、他プロセッサからのライトア
ドレス中の物理ページアドレスの下位ｑビットとページ
内オフセットの上位ｒビットからなるｑ＋ｒビット（以
下、所定のｑ＋ｒビットと称する）で指定される大容量
物理キャッシュ７のエントリがリードアクセス（参照）
され、その内容が読出される。

【００７３】大容量物理キャッシュ７に付加されている
ヒットチェック回路８は、他プロセッサからのライトア
ドレスの所定フィールドと、大容量物理キャッシュ７か
ら読出されるエントリ内容中のアドレスタグとを比較
し、一致しているならばキャッシュヒットを示すヒット
チェック結果を出力する。このヒットチェック結果はＩ
ＶＲ１０に保持される。このとき、（セレクタ１４によ
って選択出力されている）他プロセッサからのライトア
ドレスがＩＶＡＲ１１に保持される。

【００７４】制御部１２は、他プロセッサからの主記憶
更新要求時に、同要求に対して大容量物理キャッシュ７
がヒットしたことがＩＶＲ１０により示された場合に
は、セレクタ１４を制御してＩＶＡＲ１１に保持されて
いる物理アドレス、即ち他プロセッサからのライトアド
レスを選択させ、同アドレス中の所定のｑ＋ｒビットで
指定される大容量物理キャッシュ７内エントリ（即ち、
他プロセッサからの主記憶更新要求に対するヒットエン
トリ）を指定させる。同時に制御部１２は、セレクタ１
３を制御してＩＶＡＲ１１に保持されている物理アドレ
ス（他プロセッサからのライトアドレス）を選択させ、
同アドレス中のページ内オフセットの上位ｒビットによ
り、各ページ毎のＶビット部のエントリを指定させる。

【００７５】このとき制御部１２は、小容量仮想キャッ
シュ２および大容量物理キャッシュ７のＶビット部に、
インアクティブなＶビットを出力し、更に大容量物理キ
ャッシュ７を書込みイネーブル状態とすると共に、小容
量仮想キャッシュ２の各ページ毎のＶビット部を全て書
込みイネーブル状態とする。

【００７６】この結果、他プロセッサからの主記憶更新
要求に対してヒットした大容量物理キャッシュ７内エン
トリのＶビット部、および同エントリとページ内相対位
置が同一の小容量仮想キャッシュ２内の各ページ毎のＶ
ビット部に、インアクティブなＶビットが同時に書込ま
れ、これらエントリが無効化される。この小容量仮想キ
ャッシュ２内の複数の無効化エントリと大容量物理キャ
ッシュ７内無効化エントリの対応関係を図４に示す。図
中、無効化エントリには斜線を施してある。

【００７７】このように本実施例では、他プロセッサか
らの主記憶更新要求を検出すると、その要求に伴う他プ
ロセッサからのライトアドレス（物理アドレス）によっ
て大容量物理キャッシュ７のヒットチェックを行い、同
キャッシュ７がヒットしていた場合には、そのヒットエ
ントリを無効化するようにしている。また、他プロセッ
サからのライトアドレス（中のページ内オフセットの上
位ｒビット）をもとに、小容量仮想キャッシュ２内ヒッ
トエントリとはページ内相対位置が同一の、小容量仮想
キャッシュ２内の各ページ毎のエントリ、即ち他プロセ
ッサからのライトアドレスにマッピングされている可能
性のある仮想アドレスに対応する小容量仮想キャッシュ
２内全エントリを自動的に無効化するようにしている。

【００７８】以上の無効化方式によれば、他プロセッサ
からのライトアドレスをＩＴＢ等により仮想アドレスに
逆変換して小容量仮想キャッシュ２のヒットチェックを
行う必要がなく、極めて簡単に且つ高速に無効化処理が
行える。但し、小容量仮想キャッシュ２のヒットチェッ
クを行わないことから、不必要な小容量仮想キャッシュ
２内エントリをも無効化してしまう可能性がある。しか
し、小容量仮想キャッシュ２で無効化されても大容量物
理キャッシュ７に存在する限りは、１サイクルのオーバ
ヘッドが発生するのみである。

【００７９】なお、本実施例では、小容量仮想キャッシ
ュ２がダイレクトマッピング方式を適用しているものと
して説明しているが、もしセットアソシアティブ方式を
適用している場合には、上記の無効化を全てのセットに
対して行えばよい。

【００８０】最後に、演算制御部からの書込み要求（ス
トアリクエスト）時の動作を簡単に説明する。まず、小
容量仮想キャッシュ２および大容量物理キャッシュ７が
いずれもミスヒットとなった場合には、主記憶更新だけ
が行われる。

【００８１】次に、大容量物理キャッシュ７がヒットし
た場合には、そのヒットエントリのデータ部が更新され
る。もし、主記憶更新方式としてライトスルー方式を適
用しているならば、主記憶も更新される。これに対して
ライトバック方式を適用しているならば、主記憶更新に
代えて、ヒットエントリの所定フィールドに主記憶更新
未完了フラグが立てられる。

【００８２】このとき、小容量仮想キャッシュ２につい
ては、ヒット／ミスヒットに無関係に、大容量物理キャ
ッシュ７のヒットエントリに対応する全エントリ（即
ち、ページ内相対位置がヒットエントリと同一の小容量
仮想キャッシュ２内の全エントリ）を無効化する（Ｖビ
ットを偽値にする）無効化処理が行われる。もし、小容
量仮想キャッシュ２がセットアソシアティブ方式を適用
しているならば、上記の無効化処理を全てのセットに対
して行えばよい。

【００８３】なお、前記実施例では、小容量仮想キャッ
シュ２のＶビット部を、２^r ワードの１ビットＲＡＭを
２^p 個用いて構成したものとして説明したが、２^r ワー
ドの２^p ビットＲＡＭを１個用いて構成することも可能
である。この場合、ページ内オフセットの上位ｒビット
でワード位置を指定し、仮想ページアドレスの下位ｐビ
ットでワード内ビット位置を指定することになる。この
構成における無効化処理は、大容量物理キャッシュ７に
ヒットしたライトアドレスのページ内オフセットの上位
ｒビットで指定されるワード位置の全ビットを全て偽値
とすることで実現される。

【００８４】

【発明の効果】以上詳述したようにこの発明によれば、
小容量仮想キャッシュと大容量物理キャッシュとを設け
て並行動作させると共に、小容量仮想キャッシュには大
容量物理キャッシュに保持されているデータの一部だけ
が保持される構成としたので、小容量仮想キャッシュ中
に目的データが保持されていれば（小容量仮想キャッシ
ュでヒットすれば）、大容量物理キャッシュ中にもその
データは必ず存在することになり、小容量仮想キャッシ
ュで決まる高速アクセス性能を持ちながら、実質的なキ
ャッシュ容量を大容量物理キャッシュの容量と等しくす
ることができ、高速アクセスが行えて、ヒット率も高い
キャッシュメモリ装置が実現できる。

【００８５】また、この発明によれば、小容量仮想キャ
ッシュのエントリのデータは必ず大容量物理キャッシュ
中に存在することから、他プロセッサによる主記憶更新
時には、他プロセッサからのライトアドレス（物理アド
レス）をそのまま用いて物理キャッシュをアクセスして
ヒットチェックを行い、ヒットが検出されたならば、そ
のヒットエントリを無効化すると共に、同エントリに対
応する全ての仮想キャッシュ内エントリを無効化すれば
よく、高速化のために仮想キャッシュだけの構成とする
従来方式と異なり、他プロセッサからのライトアドレス
を仮想アドレスに逆変換して仮想キャッシュでのヒット
チェックを行う必要がないため、無効化処理（キャッシ
ュ一致化処理）が高速に行え、しかも逆変換バッファ
（ＩＴＢ）等のハードウェアが不要となる。

【図面の簡単な説明】

【図１】この発明の一実施例に係るキャッシュメモリ装
置の構成を示すブロック図。

【図２】図１に示す小容量仮想キャッシュ２および大容
量物理キャッシュ７のエントリ構成を示す図。

【図３】同実施例における動作を説明するためのタイミ
ングチャート。

【図４】同実施例における無効化処理で無効化される小
容量仮想キャッシュ２内エントリと大容量物理キャッシ
ュ７内エントリとの対応関係を示す図。

【符号の説明】

１…ＶＡＲ（仮想アドレスレジスタ）、２…小容量仮想
キャッシュ、３，８…ヒットチェック回路、４…ＴＬ
Ｂ、６…ＰＡＲ（物理アドレスレジスタ）、７…大容量
物理キャッシュ、９…ＨＣＲＲ（ヒットチェック結果レ
ジスタ）、１０…ＩＶＲ（無効化レジスタ）、１１…Ｉ
ＶＡＲ（無効化アドレスレジスタ）、１２…制御部、１
３，１４，１５，１６…セレクタ。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 仮想記憶方式を適用するマルチプロセッ
   サ構成の情報処理装置の各プロセッサに備えられるキャ
   ッシュメモリ装置において、 仮想アドレスによりアクセス可能な小容量の仮想キャッ
   シュと、 この仮想キャッシュと並行して動作し、仮想アドレスを
   アドレス変換して得られた物理アドレスによりアクセス
   可能な大容量の物理キャッシュと、 この物理キャッシュに保持されているデータの一部だけ
   が、上記仮想キャッシュに保持されるように制御する制
   御手段であって、上記物理キャッシュ内エントリの無効
   化時には、同エントリに対応する全ての上記仮想キャッ
   シュ内エントリが無効化されるように制御する制御手段
   と、 上記仮想キャッシュから読出されるデータまたは上記物
   理キャッシュから読出されるデータのいずれか一方を選
   択してアクセス要求元に出力するための選択回路と、 を具備することを特徴とするキャッシュメモリ装置。
2. 【請求項２】 上記制御手段は、読出しアクセス要求に
   対し、少なくとも、上記物理キャッシュだけがヒットし
   た場合には、そのヒットエントリからの読出しデータを
   上記仮想キャッシュに登録するようにしたことを特徴と
   する請求項１記載のキャッシュメモリ装置。
3. 【請求項３】 上記制御手段は、上記物理キャッシュが
   ミスヒットしたためにブロックリードを行ってそのブロ
   ックデータ同キャッシュに登録する場合には、このデー
   タを上記仮想キャッシュにも登録するようにしたことを
   特徴とする請求項２記載のキャッシュメモリ装置。
4. 【請求項４】 上記制御手段は、書込みアクセス要求に
   対して上記物理キャッシュがヒットした場合には、その
   ヒットエントリに対応する全ての上記仮想キャッシュ内
   エントリを無効化するようにしたことを特徴とする請求
   項３記載のキャッシュメモリ装置。
5. 【請求項５】 上記制御手段は、他プロセッサからの主
   記憶更新要求に対して上記物理キャッシュがヒットした
   場合には、そのヒットエントリ、および同エントリに対
   応する全ての上記仮想キャッシュ内エントリを無効化す
   るようにしたことを特徴とする請求項４記載のキャッシ
   ュメモリ装置。
6. 【請求項６】 上記選択回路は、通常は上記仮想キャッ
   シュ側を選択し、上記仮想キャッシュがミスヒットした
   場合には上記物理キャッシュ側を選択することを特徴と
   する請求項５記載のキャッシュメモリ装置。