JPH0536268A - 時分割スイツチ - Google Patents
時分割スイツチInfo
- Publication number
- JPH0536268A JPH0536268A JP3192855A JP19285591A JPH0536268A JP H0536268 A JPH0536268 A JP H0536268A JP 3192855 A JP3192855 A JP 3192855A JP 19285591 A JP19285591 A JP 19285591A JP H0536268 A JPH0536268 A JP H0536268A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- serial
- time
- switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Memories (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【構成】 回線交換用の時分割スイッチを構成する通話
路メモリをダイナミックＲＡＭのメモリセルにより構成
するようにした。 【効果】 通話路メモリがスタティックＲＡＭのメモリ
セルにより構成された従来の時分割スイッチに比べて素
子数が極めて少なて済むため、時分割スイッチのチップ
面積を低減させることができるとともに、消費電力も減
少させることができる。
路メモリをダイナミックＲＡＭのメモリセルにより構成
するようにした。 【効果】 通話路メモリがスタティックＲＡＭのメモリ
セルにより構成された従来の時分割スイッチに比べて素
子数が極めて少なて済むため、時分割スイッチのチップ
面積を低減させることができるとともに、消費電力も減
少させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路技術さ
らにはデータ保持回路に適用して特に有効な技術に関
し、例えばＧａＡｓ集積回路からなる時分割スイッチの
通話路メモリに利用して有効な技術に関する。
らにはデータ保持回路に適用して特に有効な技術に関
し、例えばＧａＡｓ集積回路からなる時分割スイッチの
通話路メモリに利用して有効な技術に関する。
【０００２】
【従来の技術】高速高帯域通信網においては、電話に加
えて動画像、高品位画像などの高速度ベアラサービスを
提供する必要があり、これらを交換接続するために回線
交換用の高速スイッチが開発されている。従来、回線交
換用の高速スイッチとしては、空間分割方式と時分割方
式とが考えられているが、このうち、時分割方式の高速
スイッチとこれを使用した交換システムとしては、例え
ば図３および図４に示すようなものが提案されている
（ＮＴＴ発行「研究実用化報告」第３７巻第１２号（１
９８８）Ｐ８２１−Ｐ８３０，“ＧａＡｓ素子を用いた
超高速時分割スイッチ構成技術”）。
えて動画像、高品位画像などの高速度ベアラサービスを
提供する必要があり、これらを交換接続するために回線
交換用の高速スイッチが開発されている。従来、回線交
換用の高速スイッチとしては、空間分割方式と時分割方
式とが考えられているが、このうち、時分割方式の高速
スイッチとこれを使用した交換システムとしては、例え
ば図３および図４に示すようなものが提案されている
（ＮＴＴ発行「研究実用化報告」第３７巻第１２号（１
９８８）Ｐ８２１−Ｐ８３０，“ＧａＡｓ素子を用いた
超高速時分割スイッチ構成技術”）。
【０００３】すなわち、図３のシステムは高品位ＴＶ交
換システムに応用した例で、高品位ＴＶ信号はＴＣＭエ
ンコーダＴ−ＥＮＣにより２０ＭＨｚに帯域圧縮され、
Ａ／Ｄ変換回路ＡＤＣで４００Ｍｂ／ｓのディジタル信
号に変換され、マルチプレクサＭＵＸに送られる。マル
チプレクサＭＵＸは、４チャネルのディジタル信号をビ
ット多重化して時分割スイッチＴＳＷへ送る。時分割ス
イッチＴＳＷは、入出力ハイウェイを各々１本持ち、多
重化信号４チャネルの時分割交換を行なう。時分割スイ
ッチＴＳＷで交換された信号は、デマルチプレクサＤＭ
ＵＸで分離されＤ／Ａ変換器ＤＡＣ、ＴＣＭデコーダＴ
−ＤＥＣを経て、再び高品位ＴＶ端末信号に再現され
る。
換システムに応用した例で、高品位ＴＶ信号はＴＣＭエ
ンコーダＴ−ＥＮＣにより２０ＭＨｚに帯域圧縮され、
Ａ／Ｄ変換回路ＡＤＣで４００Ｍｂ／ｓのディジタル信
号に変換され、マルチプレクサＭＵＸに送られる。マル
チプレクサＭＵＸは、４チャネルのディジタル信号をビ
ット多重化して時分割スイッチＴＳＷへ送る。時分割ス
イッチＴＳＷは、入出力ハイウェイを各々１本持ち、多
重化信号４チャネルの時分割交換を行なう。時分割スイ
ッチＴＳＷで交換された信号は、デマルチプレクサＤＭ
ＵＸで分離されＤ／Ａ変換器ＤＡＣ、ＴＣＭデコーダＴ
−ＤＥＣを経て、再び高品位ＴＶ端末信号に再現され
る。
【０００４】上記時分割スイッチＴＳＷは、図４に示さ
れているように直−並列変換回路としての入力シフトレ
ジスタＩＳＲと、通話路メモリとしてのデータレジスタ
ＩＤＲと、並−直列変換回路としての出力シフトレジス
タＯＳＲと、出力シフトレジスタＯＳＲに保持されてい
るデータの出力の順序を指定するための制御用メモリと
してのアドレスシフトレジスタＡＣＳおよびＮＯＲゲー
トからなりアドレスシフトレジスタＡＣＳに保持された
アドレスをデコードするアドレスデコーダＡ−ＤＥＣと
により構成されている。
れているように直−並列変換回路としての入力シフトレ
ジスタＩＳＲと、通話路メモリとしてのデータレジスタ
ＩＤＲと、並−直列変換回路としての出力シフトレジス
タＯＳＲと、出力シフトレジスタＯＳＲに保持されてい
るデータの出力の順序を指定するための制御用メモリと
してのアドレスシフトレジスタＡＣＳおよびＮＯＲゲー
トからなりアドレスシフトレジスタＡＣＳに保持された
アドレスをデコードするアドレスデコーダＡ−ＤＥＣと
により構成されている。
【０００５】入力シフトレジスタＩＳＲに取り込まれた
入力データＡ，Ｂ，Ｃ，Ｄは、一括してデータレジスタ
ＩＤＲにラッチされるとともに、アドレスシフトレジス
タＡＣＳが出力シフトレジスタＯＳＲの出力チャネルと
同期してシフト動作され、出力シフトレジスタＯＳＲの
いずれか一つのフリップフロップにデータレジスタＩＤ
Ｒの１ビットのデータをラッチさせる。上記アドレスシ
フトレジスタＡＣＳの内容は最上段のフリップフロップ
を通して書き換えることができるようにされており、こ
れによって、データの出力順序を変更することができ
る。
入力データＡ，Ｂ，Ｃ，Ｄは、一括してデータレジスタ
ＩＤＲにラッチされるとともに、アドレスシフトレジス
タＡＣＳが出力シフトレジスタＯＳＲの出力チャネルと
同期してシフト動作され、出力シフトレジスタＯＳＲの
いずれか一つのフリップフロップにデータレジスタＩＤ
Ｒの１ビットのデータをラッチさせる。上記アドレスシ
フトレジスタＡＣＳの内容は最上段のフリップフロップ
を通して書き換えることができるようにされており、こ
れによって、データの出力順序を変更することができ
る。
【０００６】
【発明が解決しようとする課題】従来の時分割スイッチ
ＴＳＷは、通話路メモリが、選択用スイッチＭＯＳＦＥ
Ｔ Ｑｓ１，Ｑｓ２とラッチ回路ＬＴとからなる図５に
示すような６素子のスタティック型メモリセルからなる
ＲＡＭもしくはレジスタによって構成されていたため、
素子数が多く回路の占有面積が大きいとともに、消費電
力も多いという問題点がある。
ＴＳＷは、通話路メモリが、選択用スイッチＭＯＳＦＥ
Ｔ Ｑｓ１，Ｑｓ２とラッチ回路ＬＴとからなる図５に
示すような６素子のスタティック型メモリセルからなる
ＲＡＭもしくはレジスタによって構成されていたため、
素子数が多く回路の占有面積が大きいとともに、消費電
力も多いという問題点がある。
【０００７】本発明の目的は、素子数が少なくチップ面
積が小さいとともに、消費電力も少ない時分割スイッチ
を提供することにある。この発明の前記ならびにそのほ
かの目的と新規な特徴については、本明細書の記述およ
び添附図面から明らかになるであろう。
積が小さいとともに、消費電力も少ない時分割スイッチ
を提供することにある。この発明の前記ならびにそのほ
かの目的と新規な特徴については、本明細書の記述およ
び添附図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、回線交換用の時分割スイッチを
構成する通話路メモリをダイナミックＲＡＭのメモリセ
ルにより構成するようにしたものである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、回線交換用の時分割スイッチを
構成する通話路メモリをダイナミックＲＡＭのメモリセ
ルにより構成するようにしたものである。
【０００９】
【作用】上記した手段によれば、ダイナミックＲＡＭを
構成するメモリセルは図２に示すようにスタティックＲ
ＡＭを構成するメモリセルに比べて素子数が極めて少な
い。しかも、時分割スイッチＴＳＷにおける通話路メモ
リは、極めて短い時間だけデータを保持できればよいた
め、ダイナミックＲＡＭのリフレッシュが不要となるた
め周辺回路が不要である。そのため、時分割スイッチの
チップ面積を低減させることができるとともに、消費電
力も減少させることができる。
構成するメモリセルは図２に示すようにスタティックＲ
ＡＭを構成するメモリセルに比べて素子数が極めて少な
い。しかも、時分割スイッチＴＳＷにおける通話路メモ
リは、極めて短い時間だけデータを保持できればよいた
め、ダイナミックＲＡＭのリフレッシュが不要となるた
め周辺回路が不要である。そのため、時分割スイッチの
チップ面積を低減させることができるとともに、消費電
力も減少させることができる。
【００１０】
【実施例】図１には、本発明を時分割スイッチに適用し
た場合の一実施例が示されている。特に制限されるもの
でないが、この実施例の時分割スイッチは１個のＧａＡ
ｓ基板上において形成される。図１において、３は８本
のレジスタもしくは８枚のメモリフレームからなる通話
路メモり、４はこの通話路メモリ３に保持されているデ
ータの出力の順序を指定するためのアドレスを保持する
制御用メモリ、５は制御用メモリ４に保持されたアドレ
スをデコードするアドレスデコーダ、６は同期信号等の
制御信号を発生する制御回路である。
た場合の一実施例が示されている。特に制限されるもの
でないが、この実施例の時分割スイッチは１個のＧａＡ
ｓ基板上において形成される。図１において、３は８本
のレジスタもしくは８枚のメモリフレームからなる通話
路メモり、４はこの通話路メモリ３に保持されているデ
ータの出力の順序を指定するためのアドレスを保持する
制御用メモリ、５は制御用メモリ４に保持されたアドレ
スをデコードするアドレスデコーダ、６は同期信号等の
制御信号を発生する制御回路である。
【００１１】この実施例の時分割スイッチは、ビット多
重化された８本の入力ライン１を備え、シリアルデータ
として入力された信号を直−並列変換回路７よってバイ
ト（８ビット）単位でパラレルデータに変換して上記通
話路メモリ３へ入力順に書き込む。書込みが終了する
と、読出しサイクルに移行し、制御用メモリ４が指定す
る順序に従って通話路メモリ３の内容が８ビット単位で
並−直列変換回路８に送られて、シリアルデータに変換
され、８本の出力ライン２いずれかに出力される。これ
によって、８本の入力ライン１より入力された信号は、
制御用メモリ４の情報に従って時間的順番の入替えおよ
び／または出力線の入替え（交換機能）が実施される。
重化された８本の入力ライン１を備え、シリアルデータ
として入力された信号を直−並列変換回路７よってバイ
ト（８ビット）単位でパラレルデータに変換して上記通
話路メモリ３へ入力順に書き込む。書込みが終了する
と、読出しサイクルに移行し、制御用メモリ４が指定す
る順序に従って通話路メモリ３の内容が８ビット単位で
並−直列変換回路８に送られて、シリアルデータに変換
され、８本の出力ライン２いずれかに出力される。これ
によって、８本の入力ライン１より入力された信号は、
制御用メモリ４の情報に従って時間的順番の入替えおよ
び／または出力線の入替え（交換機能）が実施される。
【００１２】この実施例では、上記通話路メモリ３が、
図２に示すように、選択用のスイッチＭＯＳＦＥＴ Ｑ
ｓと情報電荷蓄積用容量Ｃｍとからなる１トランジスタ
１キャパシタ型のメモリセルＭＣにより構成されてい
る。通話路メモリ３は書込みから読出しまでの平均所要
時間が３００ｎ秒と、非常に短いためリフレッシュを必
要としない。従って、図２に示すようなメモリセルを使
用しても一般のダイナミックＲＡＭのようなリフレッシ
ュ制御回路が不要である。ただし、制御用メモリ４は、
書込みから読出しまでの時間が分または時間のオーダー
であるため、図５に示すようなスタティックＲＡＭ用の
メモリセルにより構成されている。
図２に示すように、選択用のスイッチＭＯＳＦＥＴ Ｑ
ｓと情報電荷蓄積用容量Ｃｍとからなる１トランジスタ
１キャパシタ型のメモリセルＭＣにより構成されてい
る。通話路メモリ３は書込みから読出しまでの平均所要
時間が３００ｎ秒と、非常に短いためリフレッシュを必
要としない。従って、図２に示すようなメモリセルを使
用しても一般のダイナミックＲＡＭのようなリフレッシ
ュ制御回路が不要である。ただし、制御用メモリ４は、
書込みから読出しまでの時間が分または時間のオーダー
であるため、図５に示すようなスタティックＲＡＭ用の
メモリセルにより構成されている。
【００１３】なお、この実施例の時分割スイッチは、通
話路メモリ３に取り込まれた転送先アドレスのようなデ
ータに従って出力ラインの切換えを行なえるようにする
ため、通話路メモリ３の内容が制御用メモリ４へ転送可
能に構成されている。上記実施例では８本の入力ライン
を備えているとしたが、入力ラインの本数はこれに限定
されず任意の本数とすることができる。
話路メモリ３に取り込まれた転送先アドレスのようなデ
ータに従って出力ラインの切換えを行なえるようにする
ため、通話路メモリ３の内容が制御用メモリ４へ転送可
能に構成されている。上記実施例では８本の入力ライン
を備えているとしたが、入力ラインの本数はこれに限定
されず任意の本数とすることができる。
【００１４】以上説明したように、上記実施例は、時分
割スイッチを構成する通話路メモリをダイナミックＲＡ
Ｍのメモリセルにより構成するようにしたので、通話路
メモリがスタティックＲＡＭのメモリセルにより構成さ
れた従来の時分割スイッチに比べて素子数が極めて少な
て済むため、時分割スイッチのチップ面積を低減させる
ことができるとともに、消費電力も減少させることがで
きるという効果がある。ちなみに、図２に示すようなダ
イナミックＲＡＭのメモリセルの占有面積は約１０００
μｍ2であり、スタティック型メモリセルの占有面積は
約５００μｍ2であるので、通話路メモリの占有面積は
およそ２分の１になる。
割スイッチを構成する通話路メモリをダイナミックＲＡ
Ｍのメモリセルにより構成するようにしたので、通話路
メモリがスタティックＲＡＭのメモリセルにより構成さ
れた従来の時分割スイッチに比べて素子数が極めて少な
て済むため、時分割スイッチのチップ面積を低減させる
ことができるとともに、消費電力も減少させることがで
きるという効果がある。ちなみに、図２に示すようなダ
イナミックＲＡＭのメモリセルの占有面積は約１０００
μｍ2であり、スタティック型メモリセルの占有面積は
約５００μｍ2であるので、通話路メモリの占有面積は
およそ２分の１になる。
【００１５】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では時分割スイッチがＧａＡｓＬＳＩで構成さ
れていると説明したが、シリコン基板上に形成された時
分割スイッチに適用することも可能である。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では時分割スイッチがＧａＡｓＬＳＩで構成さ
れていると説明したが、シリコン基板上に形成された時
分割スイッチに適用することも可能である。
【００１６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である回線交
換用の時分割スイッチに適用した場合について説明した
が、この発明はそれに限定されるものでなく、リフレッ
シュ時間よりも短いデータ保持を行なうラッチ回路、レ
ジスタもしくはメモリを備えた半導体集積回路一般に利
用することができる。
なされた発明をその背景となった利用分野である回線交
換用の時分割スイッチに適用した場合について説明した
が、この発明はそれに限定されるものでなく、リフレッ
シュ時間よりも短いデータ保持を行なうラッチ回路、レ
ジスタもしくはメモリを備えた半導体集積回路一般に利
用することができる。
【００１７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、素子数が少なくチップ面積
が小さいとともに、消費電力も少ない高速時分割スイッ
チを実現することができる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、素子数が少なくチップ面積
が小さいとともに、消費電力も少ない高速時分割スイッ
チを実現することができる。
【図１】本発明に係る時分割スイッチの一実施例を示す
ブロック図である。
ブロック図である。
【図２】図１の時分割スイッチを構成する通話路メモリ
のセルの具体例を示す回路図である。
のセルの具体例を示す回路図である。
【図３】従来の時分割方式の高速スイッチを使用した交
換システムの構成例を示すブロック図である。
換システムの構成例を示すブロック図である。
【図４】図３の交換システムを構成する時分割スイッチ
の構成例を回路構成図である。
の構成例を回路構成図である。
【図５】図４の時分割スイッチを構成する通話路メモリ
のセルの具体例を示す回路図である。
のセルの具体例を示す回路図である。
１ 入力ライン
２ 出力ライン
３ 通話路メモリ
７ 直−並列変換回路
８ 並−直列変換回路
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｈ０４Ｑ 11/04
Claims (2)
- 【請求項１】 シリアル入力信号をパラレルデータに変
換する直−並列変換回路と、変換された入力データを一
時的に保持する通話路メモリと、この通話路メモリに保
持されているデータをシリアルデータに変換して出力す
る並−直列変換回路と、この並−直列変換回路によるデ
ータの出力の順序を指定するための制御用メモリと、こ
の制御用メモリに保持されたアドレスをデコードしてデ
ータの出力の順序を制御するデコーダとにより構成され
た時分割スイッチにおいて、上記通話路メモリを１トラ
ンジスタ１キャパシタ型のメモリセルにより構成するよ
うにしたことを特徴とする時分割スイッチ。 - 【請求項２】 上記制御用メモリには、直−並列変換回
路に取り込まれた入力データが転送され、該データに基
づいてデータの出力の順序が制御されるように構成され
てなることを特徴とする請求項１記載の時分割スイッ
チ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3192855A JPH0536268A (ja) | 1991-08-01 | 1991-08-01 | 時分割スイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3192855A JPH0536268A (ja) | 1991-08-01 | 1991-08-01 | 時分割スイツチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536268A true JPH0536268A (ja) | 1993-02-12 |
Family
ID=16298096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3192855A Pending JPH0536268A (ja) | 1991-08-01 | 1991-08-01 | 時分割スイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536268A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7085252B1 (en) | 1999-04-28 | 2006-08-01 | Fujitsu Limited | Cell search method, communication synchronization apparatus, portable terminal apparatus, and recording medium |
-
1991
- 1991-08-01 JP JP3192855A patent/JPH0536268A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7085252B1 (en) | 1999-04-28 | 2006-08-01 | Fujitsu Limited | Cell search method, communication synchronization apparatus, portable terminal apparatus, and recording medium |
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