JPH0536288A

JPH0536288A - 不揮発性半導体記憶装置

Info

Publication number: JPH0536288A
Application number: JP3192987A
Authority: JP
Inventors: Tetsuji Takeguchi; 哲治竹口
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-08-01
Filing date: 1991-08-01
Publication date: 1993-02-12

Abstract

(57)【要約】【目的】ＥＰＲＯＭ等のフローティング・ゲートを有
するメモリ・セル・トランジスタで構成されたプログラ
ム可能な不揮発性半導体記憶装置に関し、リファレンス
・ビット線を減少して、チップ面積の増大を抑えるよう
にすることを目的とする。【構成】メモリ・セル・トランジスタTC (TC00〜TC2
2) の出力とリファレンス・トランジスタTRの出力をセ
ンスアンプB6で比較してデータを読み出すプログラム可
能な不揮発性半導体記憶装置であって、前記リファレン
ス・トランジスタTRのゲート電圧を前記メモリ・セル・
トランジスタTC (TC00〜TC22) のゲート電圧とは独立に
制御し、通常の読み出し時とプログラム・ベリファイ時
で該リファレンス・トランジスタTRのゲート電圧を変化
するように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は不揮発性半導体記憶装置
に関し、特に、ＥＰＲＯＭ(Erasable Programmable Rea
d OnlyMemory)等のフローティング・ゲートを有するメ
モリ・セル・トランジスタで構成されたプログラム可能
な不揮発性半導体記憶装置に関する。近年、ＥＰＲＯＭ
およびＥＥＰＲＯＭやフラッシュＥＥＰＲＯＭ等のフロ
ーティング・ゲートを有するメモリ・セル・トランジス
タで構成されたプログラム可能な不揮発性半導体記憶装
置が広く使用されるようになっており、さらに、最近で
は、高速読み出しを実現するためにメモリ・セル・トラ
ンジスタの出力とリファレンス・トランジスタの出力を
センスアンプで比較してデータを読み出すプログラム可
能な不揮発性半導体記憶装置が提案されている。また、
不揮発性半導体記憶装置として、プログラム・ベリファ
イ時において、書き込まれたメモリ・セル・トランジス
タのベリファイを厳しい読み出し条件で行うために、リ
ファレンス・トランジスタを接続したビット線を２本設
けるようにした不揮発性半導体記憶装置も提案されてい
るが、回路構成を簡略にして高集積化を進めることも要
望されている。

【０００２】

【従来の技術】図４は不揮発性半導体記憶装置の一例と
してのＥＰＲＯＭのメモリ・セル・トランジスタ（ＦＡ
ＭＯＳトランジスタ）を示す図であり、図５は図４に示
すＥＰＲＯＭのメモリ・セル・トランジスタの電気的模
式図である。最初に、図４(a)〜(c) および図５を参照
して、ＥＰＲＯＭのメモリ・セル・トランジスタを説明
する。

【０００３】図４(a) 〜(c) および図５において、参照
符号１はＰ型シリコン(Si)基板、２はポリシリコンより
なるフローティング・ゲートと呼ばれる電気的にどこに
も接続されていないゲート、３はポリシリコンよりなる
コントロール・ゲート、４はＮ型拡散領域よりなるドレ
イン、５はＮ型拡散領域よりなるソースであり、また、
６は酸化膜（SiO₂) 等よりなる絶縁膜である。ここで、
本明細書においては、フローティング・ゲート２に電子
が注入されてゲート電圧が印加されてもオフとなる状態
“０”を書込状態とし、また、フローティング・ゲート
２から電子が放出され所定電位のゲート電圧が印加され
た場合にトランジスタがオンとなる状態“１”を消去状
態と定義する。

【０００４】図５に示されるように、ＥＰＲＯＭのメモ
リ・セル・トランジスタは、電気的には、基板１および
ソース５の電位は０Ｖとされており、コントロール・ゲ
ート３とフローティング・ゲート２との間の容量を
Ｃ_CF, フローティング・ゲート２と基板１との間の容量
をＣ_FS, フローティング・ゲート２中の電荷量をＱ_FG,
コントロール・ゲート３の電位をＶ_CG, フローティング
・ゲート２の電位をＶ_FGとすると、コントロール・ゲー
ト３とフローティング・ゲート２は容量結合しているの
で、フローティング・ゲート２の電位Ｖ_FGは該フローテ
ィング・ゲート中の電荷量Ｑ_FGとコントロール・ゲート
３の電位Ｖ_CGにより決定され、その値Ｖ_FGは、次の式
（１）により得られる。

【０００５】

【数１】

【０００６】ここで、フローティング・ゲート２の中に
電荷がなければ（Ｑ_FG＝０）、フローティング・ゲート
の電位Ｖ_FGは次の式（２）のようになる。

【０００７】

【数２】

【０００８】このメモリ・セル・トランジスタに紫外線
を照射すると、フローティング・ゲート２の中から電子
が逃げ、電荷量Ｑ_FGは０になり、これを上述したよう
に、消去と称する。ここで、Ｃ_CF／（Ｃ_FS＋Ｃ_CF）は、
通常、0.6 程度の値をとるので、式（２）から、消去後
に、例えば、５Ｖ程度の電圧をコントロール・ゲート３
に印加すると、容量結合によりフローティング・ゲート
２の電位は３Ｖ程度になる。

【０００９】従って、このＭＯＳ（ＦＡＭＯＳ）トラン
ジスタは導通状態になり、電流を流すことになる（デー
タ“１”）。ここで、５Ｖという電圧は、ＥＰＲＯＭが
通常使用されるＶccと呼ばれる電源電圧の値であり、コ
ントロール・ゲート３には、通常、Ｖccが印加されるよ
うに設計されている。次に、コントロール・ゲート３に
対して、例えば、12.5Ｖ程度の高電圧を印加すると共
に、ドレイン４にも７Ｖ程度の電圧を印加して、ソース
５を０Ｖにすると、アバランシェ・ブレーク・ダウン現
象により高エネルギーの電子（ホットエレクトロン）が
多量に発生し、その一部の電子がフローティング・ゲー
ト２に注入されて、該フローティング・ゲート２が負に
帯電する。すなわち、フローティング・ゲート２の中の
電荷量であるＱ_FGがマイナスの値となる。これをプログ
ラム（書込状態）と称する。該プログラムの後は、コン
トロール・ゲート３に５ＶのＶccの電圧を印加しても、
式（１）より、フローティング・ゲート２は負の電位と
なるので、このＭＯＳ（ＦＡＭＯＳ）トランジスタは非
導通状態になり、電流を流さないことになる（データ
“０”）。

【００１０】以上のようにして各メモリ・セル・トラン
ジスタ (EEPROMセル) に与えられて保持されたデータ
は、以下に詳述するセンス・アンプによって検出され
る。すなわち、センス・アンプに接続されたメモリ・セ
ル・トランジスタが電流を流せば、センス・アンプの出
力は“Ｈ”となり、流さなければ“Ｌ”となる。実際に
は、センス・アンプにはセンス電流と呼ばれるものが設
定されており、メモリ・セル・トランジスタの流す電流
がそれより多ければ出力は“Ｈ”、少なければ“Ｌ”と
なる。ここで“Ｈ”とは信号がＶccとほぼ同じ電位、
“Ｌ”とは信号がＶssとほぼ同じ電位であることを意味
する。ここで、ＥＰＲＯＭの高速化に伴って、センス・
アンプには高速動作が要求され、該高速動作が可能なセ
ンス・アンプは、多くの場合、メモリ・セル・トランジ
スタの電流をリファレンス・トランジスタと呼ばれる”
１”の状態と”０”の状態を判別する基準となるトラン
ジスタの電流と比較して動作する差動増幅回路を採用し
ている（例えば、ISCC 87 DIGESTOF TECHNICAL PAPERS,
P74 〜75, 344, FIG. 2; ISCC 89 DIGEST OF TECHNICA
LPAPERS, P40〜41, FIG. 5) 。

【００１１】これらのセンス・アンプは、セル・アレイ
中にリファレンス・セル（別名ダミー・セル）を設け、
該ダミー・セルの電流をダミー・ロード・トランジスタ
により電圧に変換し、選択されたメモリ・セルトランジ
スタの電流をロード・トランジスタにより電圧に変換
し、それぞれの電圧を比較することで、選択されたメモ
リ・セル・トランジスタのデータ“１”或いは“０”を
判定するようになっている。

【００１２】一般的に、差動増幅器は、回路的に対称な
のが理想とされ、できれば寄生容量等も対称であるのが
望ましい。しかし、通常、ダミー・セルはセル・アレイ
中に設けられるため、メモリ・セル・トランジスタとダ
ミー・セルの電気的特性は同一となっており、そのた
め、ロード・トランジスタとダミー・ロード・トランジ
スタを同じ特性にする訳にはいかない。多くの場合は、
ダミー・ロード・トランジスタは、ロード・トランジス
タの２倍の電流を流すように設定される。これは、ダミ
ー・ロード・トランジスタ側の出力電圧は、ロード・ト
ランジスタ側の出力電圧が“１”を読み出している場合
と“０”を読み出している場合の電圧の中間になるから
である。

【００１３】また、ＥＰＲＯＭでは、コントロール・ゲ
ートにＶccの電圧を印加して読み出しを行うため、読み
出し上限となるＶcc電圧は、フローティング・ゲート中
の電荷量に依存する。そのため、短い書き込みパルスに
よるプログラムとそれに続くプログラム・ベリファイの
繰り返しにより最短の書き込み時間で済ませる高速アル
ゴリズムによる書き込みでは、フローティング・ゲート
中の電荷量はプログラム・ベリファイ時のＶccに依存す
ることになる。

【００１４】そのため、プログラム後の経時による電荷
量の自然消失等に対する信頼性の確保と、高速のアクセ
ス・タイムを可能とするために必要なＶcc読み出し上限
電圧とを得るには、フローティング・ゲート中に十分な
電荷量を注入することが必要とされる。図６は従来の不
揮発性半導体記憶装置の一例を示す回路図であり、上述
したフローティング・ゲート中に十分な電荷量を注入す
るための従来の不揮発性半導体記憶装置の一例を示すも
のである。

【００１５】図６において、参照符号TC00,TC01,TC02;
TC10,TC11,TC12; TC20,TC21,TC22はメモリ・セル・トラ
ンジスタ(EPROMセル) を示し、また、ブロックB0は該複
数のメモリ・セル・トランジスタで構成されたメモリ・
セル・アレイ部を示している。さらに、TR00,TR01; TR1
0,TR11; TR20,TR21 はリファレンス・トランジスタを示
し、また、ブロックB100は該複数のリファレンス・トラ
ンジスタで構成されたリファレンス・トランジスタ部を
示している。

【００１６】参照符号 BL0〜BL2 および BR0,BR1は、列
方向に各メモリ・セル・トランジスタおよびリファレン
ス・トランジスタのドレインが接続されているビット線
である。X0〜X2は行方向に各メモリ・セル・トランジス
タおよびリファレンス・トランジスタのコントロール・
ゲートに接続されているワード線であり、選択時"H",非
選択時"L" となる。さらに、 TY0〜TY2 は、セル・ビッ
ト線をロード・トランジスタ部へ接続するＹゲート・ト
ランジスタであり、該Ｙゲート・トランジスタで構成さ
れたブロックB2は、Ｙゲート・トランジスタ部を示して
いる。また、Y0〜Y2は各Ｙゲート・トランジスタのゲー
トに接続されているＹゲート選択線であり、選択時"H",
非選択時"L" となる。

【００１７】参照符号 TS0,TS1は、リファレンス・ビッ
ト線をダミー・ロード・トランジスタ部へ接続するトラ
ンジスタであり、該トランジスタTS0,TS1 で構成された
ブロックB300は、リード時とプログラム・ベリファイ時
とで接続状態を切り換える切換回路部を示している。ま
た、Ｒはリード信号線であり、リード時"H",プログラム
時およびプログラム・ベリファイ時"L" となる。そし
て、 TL0はロード・トランジスタを示し、該トランジス
タTL0 とバイアス・トランジスタTB0 で構成されたブロ
ックB4はロード・トランジスタ部を示している。

【００１８】参照符号 TL1〜TL4 はダミー・ロード・ト
ランジスタであり、併せてロード・トランジスタの４倍
の電流供給能力がある。該ダミー・ロード・トランジス
タ TL1〜TL4 とバイアス・トランジスタTB1 で構成され
たブロックB500は、ダミー・ロード・トランジスタ部を
示している。ここで、バイアス・トランジスタTB1(TB0)
のゲートに印加されるBIASは、例えば、２Ｖ程度の定電
圧であり、長時間のリードによる誤書き込みを防ぐた
め、メモリ・セル・トランジスタのドレインに所定のレ
ベル以上の電圧を与えないようクランプするものであ
る。そして、トランジスタ TD0〜TD4 で構成されたブロ
ックB6は、ロード・トランジスタ部B4の出力とダミー・
ロード・トランジスタ部B500の出力を比較する差動増幅
器（センスアンプ）を示している。尚、差動増幅器B6に
おいて、トランジスタTD0 のゲートに印加されるPDは、
パワー・ダウン信号線を示し、動作時"L",待機時"H" と
なる。

【００１９】具体的に、例えば、メモリ・セル・トラン
ジスタTC00(EPROMセル: TC) を読み出す場合、ワード線
XOを"H",ワード線X1,X2 を"L",Ｙゲート選択線Y0を"H",
Ｙゲート選択線Y1,Y2 を"L" としてTC00をロード・トラ
ンジスタ部B4へ接続する。まず、リード時では、リード
信号線Ｒが"H" となっているため、リファレンス・トラ
ンジスタTR00,TR01 がダミー・ロード・トランジスタ部
B500へ接続される。リファレンス・トランジスタ部B100
は、メモリ・セル・トランジスタ１個に対してリファレ
ンス・トランジスタ２個と２倍の電流駆動力であり、ロ
ード・トランジスタTL0 に対してダミー・ロード・トラ
ンジスタ TL1〜TL4 は４倍の電流供給能力である。これ
により、ダミー・ロード・トランジスタ部B500は、前述
の“１”を読み出している場合と“０”を読み出してい
る場合との中間の電圧を出力することになる。

【００２０】次に、プログラム・ベリファイ時では、リ
ード信号線Ｒが"L"のため、リファレンス・トランジス
タTR00だけがダミー・ロード・トランジスタ部B500へ接
続される。リファレンス・トランジスタ部B100は、メモ
リ・セル・トランジスタ１個に対してリファレンス・ト
ランジスタ１個と同じ（１倍の）電流駆動力であり、ロ
ード・トランジスタTL0 に対してダミー・ロード・トラ
ンジスタ TL1〜TL4 は４倍の電流供給能力である。これ
により、ダミー・ロード・トランジスタ部B500は、前述
の“１”を読み出している場合と“０”を読み出してい
る場合の中間よりも“０”を読み出している電圧に近い
電圧を出力する。すなわち、プログラム・ベリファイ時
では、リード時よりもメモリ・セル・トランジスタの電
流駆動力が２分の１になるまで電荷量が注入されること
が必要になり、これにより、十分な電荷量の注入を達成
するようになっている。

【００２１】

【発明が解決しようとする課題】上述したように、図６
に示す従来の不揮発性半導体記憶装置は、十分な電荷量
を注入するために、リード時とプログラム・ベリファイ
時でダミー・ロード・トランジスタ部B500の出力を変え
るためには、各ワード線に対して２個のリファレンス・
トランジスタ(TR00,TR01; TR10,TR11; TR20,TR21) を設
ける必要があり、センス・アンプ１個に対して２本のリ
ファレンス・ビット線(BR0,BR1) が設けられることにな
っている。

【００２２】ところで、メモリ・セル・アレイ部B0は、
例えば、1024本のワード線と 128本のビット線との交差
個所にマトリクス状にメモリ・セル・トランジスタを配
列して構成され、そして、該メモリ・セル・アレイ部B0
を複数接続して１つの半導体装置（ＥＰＲＯＭ）が構成
される。従って、ビット線（リファレンス・ビット線）
が２本増加することは、 128本のビット線に対する２本
の増加であり、チップ面積の増大等の面で問題となって
いる。さらに、最近のＥＰＲＯＭでは、上記メモリ・セ
ル・アレイ部B0を1024本のワード線と32本（または、16
本) のビット線で構成するものもあり、このように、よ
り少ない数のビット線に対する２本のリファレンス・ビ
ット線の増加によるチップ面積の増大は、より一層大き
な問題となる。

【００２３】本発明は、上述した従来の不揮発性半導体
記憶装置が有する課題に鑑み、リファレンス・ビット線
を減少して、チップ面積の増大を抑えるようにすること
を目的とする。さらに、本発明は、リード時に比べてプ
ログラム・ベリファイ時のリファレンス・トランジスタ
の電流駆動力を低くして、メモリ・セル・トランジスタ
に書き込まれたデータ“０”と判定する基準を厳しくし
て、フローティング・ゲートへの十分な電荷量の注入を
確実にすることを目的とする。

【００２４】

【課題を解決するための手段】本発明によれば、メモリ
・セル・トランジスタTCの出力とリファレンス・トラン
ジスタTRの出力をセンスアンプB6で比較してデータを読
み出すプログラム可能な不揮発性半導体記憶装置であっ
て、前記リファレンス・トランジスタTRのゲート電圧を
前記メモリ・セル・トランジスタTCのゲート電圧とは独
立に制御し、通常の読み出し時とプログラム・ベリファ
イ時で該リファレンス・トランジスタTRのゲート電圧を
変化するようにしたことを特徴とする不揮発性半導体記
憶装置が提供される。

【００２５】

【作用】本発明の不揮発性半導体記憶装置によれば、リ
ファレンス・トランジスタTRのゲート電圧は、メモリ・
セル・トランジスタTCのゲート電圧とは独立に制御さ
れ、通常の読み出し時とプログラム・ベリファイ時で該
リファレンス・トランジスタTRのゲート電圧を変化する
ようになっている。

【００２６】すなわち、本発明の不揮発性半導体記憶装
置によれば、リファレンス・トランジスタTRのゲート電
圧（コントロール・ゲート電圧）を、通常の読み出し時
（リード時）に対してプログラム・ベリファイ時には低
くなるようにする。これにより、通常の読み出し時に比
べてプログラム・ベリファイ時のリファレンス・トラン
ジスタTRの電流駆動力が低くなり、メモリ・セル・トラ
ンジスタTCに“０”として書き込まれたデータを判定す
る基準が厳しくなる。これにより、プログラム・ベリフ
ァイにおいて、データ“０”と判定された書き込みは、
フローティング・ゲートへの十分な電荷量の注入が行え
たもので、通常の読み出し時におけるデータを十分に補
償することができることになる。

【００２７】

【実施例】以下、図面を参照して本発明に係る不揮発性
半導体記憶装置の実施例を説明する。図１は本発明に係
る不揮発性半導体記憶装置の一実施例を示す回路図であ
る。同図に示されるように、参照符号TC00,TC01,TC02;
TC10,TC11,TC12; TC20,TC21,TC22はメモリ・セル・トラ
ンジスタ(EPROMセル) を示し、また、ブロックB0は該複
数のメモリ・セル・トランジスタで構成されたメモリ・
セル・アレイ部を示している。ここで、メモリ・セル・
トランジスタは、行方向および列方向に複数個マトリク
ス状に配列されているのはいうまでもない。

【００２８】参照符号TRは、リファレンス・トランジス
タを示し、また、TRD0〜TRD2はリファレンス・ビット線
BRの寄生容量をメモリ・セル・トランジスタのビット線
(BL0〜BL2)と等しくし、且つ、パターン形状の周期性を
保つための電気的には電流を流すことのない形だけのダ
ミー・トランジスタである。そして、リファレンス・ト
ランジスタTRおよびダミー・トランジスタTRD0〜TRD2で
構成されたブロックB1は、リファレンス・トランジスタ
部を示している。また、 BL0〜BL2 およびBRは、列方向
に各メモリ・セル・トランジスタおよびリファレンス・
トランジスタのドレインが接続されているビット線を示
している。さらに、X0〜X2は行方向に各メモリ・セル・
トランジスタおよび形だけのリファレンス・トランジス
タ（ダミー・トランジスタ）のコントロール・ゲートに
接続されているワード線を示し、選択時"H",非選択時
"L" となる。ここで、XRは行方向に形だけのメモリ・セ
ル・トランジスタおよびリファレンス・トランジスタの
コントロール・ゲートに接続されているリファレンス・
トランジスタ・ゲート線であり、リード時にはＶcc,プ
ログラム・ベリファイ時にはＶccからトランジスタTG0
の閾値電圧Ｖth分より幾分か低い電圧となる。

【００２９】参照符号 TY0 〜TY2 は、セル・ビット線
をロード・トランジスタ部へ接続するＹゲート・トラン
ジスタであり、該Ｙゲート・トランジスタで構成された
ブロックB2は、Ｙゲート・トランジスタ部を示してい
る。また、Y0〜Y2は各Ｙゲート・トランジスタのゲート
に接続されているＹゲート選択線であり、選択時"H",非
選択時"L" となる。また、TSはリファレンス・ビット線
をダミー・ロード・トランジスタ部へ接続するトランジ
スタであり、該トランジスタTSからなるブロックB3は接
続部を示している。

【００３０】参照符号 TL0はロード・トランジスタを示
し、該トランジスタTL0 とバイアス・トランジスタTB0
で構成されたブロックB4はロード・トランジスタ部を示
している。さらに、 TL1,TL2はダミー・ロード・トラン
ジスタであり、併せてロード・トランジスタの２倍の電
流供給能力がある。該ダミー・ロード・トランジスタTL
1,TL2とバイアス・トランジスタTB1 で構成されたブロ
ックB5は、ダミー・ロード・トランジスタ部を示してい
る。ここで、バイアス・トランジスタTB1(TB0)のゲート
に印加されるBIASは、例えば、２Ｖ程度の定電圧であ
り、長時間のリードによる誤書き込みを防ぐため、メモ
リ・セル・トランジスタのドレインに所定のレベル以上
の電圧を与えないようクランプするものである。そし
て、トランジスタ TD0〜TD4 で構成されたブロックB6
は、ロード・トランジスタ部B4の出力とダミー・ロード
・トランジスタ部B5の出力を比較する差動増幅器（セン
スアンプ）を示している。尚、差動増幅器B6において、
トランジスタTD0 のゲートに印加されるPDは、パワー・
ダウン信号線を示し、動作時"L",待機時"H" となる。

【００３１】参照符号 TG0〜TG4 で構成されたブロック
B7は、リファレンス・トランジスタTRのゲート電圧を制
御するゲート電圧制御回路を示している。このゲート電
圧制御回路B7において、#Rはリード・バー信号線であ
り、リード時"L",プログラム時およびプログラム・ベリ
ファイ時"H" となり、また、 #PDはパワー・ダウン・バ
ー信号線であり、動作時"H",待機時"L" となる。

【００３２】具体的に、例えば、メモリ・セル・トラン
ジスタTC00(EPROMセル: TC) を読み出す場合、ワード線
XOを"H",ワード線X1,X2 を"L",Ｙゲート選択線Y0を"H",
Ｙゲート選択線Y1,Y2 を"L" としてTC00をロード・トラ
ンジスタ部B4へ接続する。まず、リード時では、リード
・バー信号線#Rが"L" となっているため、リファレンス
・トランジスタ・ゲート線XRはＶccレベルとなる。その
ため、リファレンス・トランジスタTRは、メモリ・セル
・トランジスタTC00と同一の電流駆動力となる。すなわ
ち、リファレンス・トランジスタ部B1は、メモリ・セル
・トランジスタ１個に対してリファレンス・トランジス
タ１個と同じ（１倍の）電流駆動力であり、ロード・ト
ランジスタTL0 に対してダミー・ロード・トランジスタ
TL1,TL2 は２倍の電流供給能力である。これにより、ダ
ミー・ロード・トランジスタ部B5は、前述の“１”を読
み出している場合と“０”を読み出している場合との中
間の電圧を出力することになる。

【００３３】次に、プログラム・ベリファイ時では、リ
ード・バー信号線#Rが"H" のため、リファレンス・トラ
ンジスタ・ゲート線XRはＶccからトランジスタTG0 の基
板バイアス効果を含めた閾値電圧Ｖth分低い電圧となる
か、それに加えてプルダウン側のTG1,TG2,TG4 のレシオ
により規定される低い電圧となる。そのため、リファレ
ンス・トランジスタTRは、メモリ・セル・トランジスタ
TC00に比べてゲート電圧が低い分、低い電流駆動力とな
る。リファレンス・トランジスタ部B1は、メモリ・セル
・トランジスタTC00に対してリファレンス・トランジス
タTRのゲートがリファレンス・トランジスタ・ゲート線
XRのＶccより低い分、低い電流駆動力であり、ロード・
トランジスタTL0 に対するダミー・ロード・トランジス
タTL1,TL2 はリード時のままである。これにより、ダミ
ー・ロード・トランジスタ部B5は、前述の“１”を読み
出している場合と“０”を読み出している場合の中間よ
りも“０”を読み出している電圧に近い電圧を出力す
る。すなわち、プログラム・ベリファイ時では、リード
線よりもより多くの電荷量が注入されることが必要にな
り、これにより、十分な電荷量の注入を達成するように
なっている。

【００３４】図２は本発明に係る不揮発性半導体記憶装
置の動作を説明するための図であり、データが“１およ
び“０”の時におけるメモリ・セル・トランジスタの電
流と、リード時およびプログラム・ベリファイ時におけ
るリファレンス・トランジスタの電流の 1/2対Ｖccを示
している。リファレンス・トランジスタの電流の 1/2を
記したのは、ダミー・ロード・トランジスタがロード・
トランジスタの２倍の電流供給能力があるためで、同一
のロード・トランジスタに換算して、メモリ・セル・ト
ランジスタの電流とリファレンス・トランジスタの電流
の関係を見やすくするためである。

【００３５】図２に示されるように、リファレンス・ト
ランジスタの電流に比べてメモリ・セル・トランジスタ
の電流が大きいと“１”データと判定し、少ないと
“０”データと判定する。ここで、リファレンス・トラ
ンジスタの電流は、リード時に比べてプログラム・ベリ
ファイ時では少なくなっており、リファレンス・トラン
ジスタ・ゲート線XRがＶccから低くなっている分だけＶ
ccの高い方に電流曲線がずれている。また、Ｖccが高い
方では基板バイアス効果が強くなるため、電流曲線の傾
きも寝て来ることになる。このリード時およびプログラ
ム・ベリファイ時のリファレンス・トランジスタの電流
曲線のシフトにより、Ｖccの読み出し上限電圧がリード
時のＶcc MAXR に対してプログラム・ベリファイ時のＶ
cc MAXP となる。すなわち、プログラム・ベリファイ
で、フローティング・ゲートへ十分な電荷量を注入する
ことが達成されることが判る。

【００３６】図３は本発明に係る不揮発性半導体記憶装
置の他の実施例を示す回路図である。図３において、ブ
ロックB0,B2,B4,B5,および,B6 は、図１の不揮発性半導
体記憶装置と同様のものである。参照符号TRR0〜TRR2は
リード時用のリファレンス・トランジスタを示し、該リ
ファレンス・トランジスタTRR0〜TRR2で構成されたブロ
ックB1R はリード時用のリファレンス・トランジスタ部
を示している。また、TRPはプログラム・ベリファイ時
用のリファレンス・トランジスタを示し、該リファレン
ス・トランジスタTRP で構成されたブロックB1P はプロ
グラム・ベリファイ時用のリファレンス・トランジスタ
部を示している。

【００３７】参照符号 BL0〜BL2 およびBRR は、列方向
に各メモリ・セル・トランジスタおよびリファレンス・
トランジスタのドレインが接続されているビット線を示
している。また、X0〜X2は行方向に各メモリ・セル・ト
ランジスタおよびリード時用のリファレンス・トランジ
スタのコントロール・ゲートに接続されているワード線
であり、選択時"H",非選択時"L" となる。 XRPはプログ
ラム・ベリファイ時用のリファレンス・トランジスタの
コントロール・ゲートに接続されているプログラム・ベ
リファイ時用のリファレンス・トランジスタ・ゲート線
であり、ＶccからトランジスタTG0 の閾値電圧Ｖth分よ
り幾分か低い電圧となる。

【００３８】参照符号TS0,TS1 はリファレンス・ビット
線をダミー・ロード・トランジスタ部へ接続するトラン
ジスタを示し、該トランジスタTS0,TS1 で構成されたブ
ロックB30 はリード時とプログラム・ベリファイ時とで
接続状態を切り換える切換回路部を示している。また、
Ｒはリード信号線であり、リード時"H",プログラム時お
よびプログラム・ベリファイ時"L" となる。さらに、こ
の切換回路部B30 において、#Rはリード・バー信号線で
あり、リード時"L",プログラム時およびプログラム・ベ
リファイ時"H" となる。また、 #PDはパワー・ダウン・
バー信号線であり、動作時"H",待機時"L" となる。

【００３９】参照符号TL0 はロード・トランジスタを示
し、該ロード・トランジスタTL0 およびバイアス・トラ
ンジスタTB0 で構成されるブロックB4は、ロード・トラ
ンジスタ部を示している。また、TL1,TL2はダミー・ロ
ード・トランジスタであり、併せてロード・トランジス
タTL0 の２倍の電流供給能力があり、該ダミー・ロード
・トランジスタTL1,TL2 およびバイアス・トランジスタ
TB1 で構成されたブロックB5はダミー・ロード・トラン
ジスタ部を示している。ここで、バイアス・トランジス
タTB1(TB0)のゲートに印加されるBIASは、例えば、２Ｖ
程度の定電圧であり、長時間のリードによる誤書き込み
を防ぐため、メモリ・セル・トランジスタのドレインに
所定のレベル以上の電圧を与えないようクランプするも
のである。そして、トランジスタ TD0〜TD4 で構成され
たブロックB6は、ロード・トランジスタ部B4の出力とダ
ミー・ロード・トランジスタ部B5の出力を比較する差動
増幅器（センスアンプ）を示している。尚、差動増幅器
B6において、トランジスタTD0 のゲートに印加されるPD
は、パワー・ダウン信号線を示し、動作時"L",待機時
"H" となる。

【００４０】参照符号 TG0〜TG2 で構成されたブロック
B70 は、プログラム・ベリファイ時用のリファレンス・
トランジスタのゲート電圧を制御するゲート電圧制御回
路を示し、 #PDはパワー・ダウン・バー信号線であり、
動作時"H",待機時"L" となる。具体的に、例えば、メモ
リ・セル・トランジスタTC00(EPROMセル:TC) を読み出
す場合、ワード線XOを"H",ワード線X1,X2 を"L",Ｙゲー
ト選択線Y0を"H",Ｙゲート選択線Y1,Y2 を"L" としてTC
00をロード・トランジスタ部B4へ接続する。

【００４１】まず、リード時では、リード信号線Ｒが
"H",リード・バー信号線#Rが"L" となっているため、ダ
ミー・ロード・トランジスタ部B5へはリード時用のリフ
ァレンス・トランジスタTRR0が接続され、プログラム・
ベリファイ時用のリファレンス・トランジスタTRP は接
続されない。リード時用のリファレンス・トランジスタ
TRR0はメモリ・セル・トランジスタTC00と同一の電流駆
動力である。リード時用のリファレンス・トランジスタ
部B1R は、メモリ・セル・トランジスタ１個に対してリ
ファレンス・トランジスタ１個と同じ（１倍の）電流駆
動力であり、ロード・トランジスタTL0 に対してダミー
・ロード・トランジスタTL1,TL2 は２倍の電流供給能力
である。これにより、ダミー・ロード・トランジスタ部
B5は、前述の“１”を読み出している場合と“０”を読
み出している場合との中間の電圧を出力することにな
る。次に、プログラム・ベリファイ時では、リード信号
線Ｒが"L",リード・バー信号線#Rが"H" となっているた
め、ダミー・ロード・トランジスタ部B5へはリード時用
のリファレンス・トランジスタTRP0が接続されず、プロ
グラム・ベリファイ時用のリファレンス・トランジスタ
TRP が接続される。ここで、プログラム・ベリファイ時
用のリファレンス・トランジスタ・ゲート線XRP はＶcc
からトランジスタTG0 の基板バイアス効果を含めた閾値
電圧Ｖth分低い電圧となるか、それに加えてプルダウン
側のTG1,TG2,TG4 のレシオにより規定される低い電圧と
なる。そのため、プログラム・ベリファイ時用のリファ
レンス・トランジスタTRP は、メモリ・セル・トランジ
スタTC00に比べてゲート電圧が低い分、低い電流駆動力
となる。プログラム・ベリファイ時用のリファレンス・
トランジスタ部B1P は、メモリ・セル・トランジスタTC
00に対してリファレンス・トランジスタTRP のゲートが
プログラム・ベリファイ時用のリファレンス・トランジ
スタ・ゲート線XRP のＶccより低い分、低い電流駆動力
であり、ロード・トランジスタTL0 に対するダミー・ロ
ード・トランジスタTL1,TL2 はリード時のままである。
これにより、ダミー・ロード・トランジスタ部B5は、前
述の“１”を読みだしている場合と“０”を読み出して
いる場合の中間よりも“０”を読み出している電圧に近
い電圧を出力する。すなわち、プログラム・ベリファイ
時では、リード線よりもより多くの電荷量が注入される
ことが必要になり、これにより、十分な電荷量の注入を
達成するようになっている。

【００４２】図３に示す実施例においては、リード時で
はメモリ・セル・トランジスタとリード時用リファレン
ス・トランジスタが同一のタイミングで選択されるた
め、高速な読み出し動作が要求される場合に適したもの
であり、プログラム・ベリファイ時では、メモリ・セル
・トランジスタとプログラム・ベリファイ時用のリファ
レンス・トランジスタがコントロール・ゲート電圧を独
立して印加できるようになっているので、十分な電荷量
の注入を可能としている。尚、プログラム・ベリファイ
時では、高速な読み出しは必要とされないため、メモリ
・セル・トランジスタのビット線とプログラム・ベリフ
ァイ時用のリファレンス・トランジスタのビット線が容
量的に等しくなくても構わず、さらに、メモリ・セル・
トランジスタとプログラム・ベリファイ時用のリファレ
ンス・トランジスタが異なるタイミングで選択されても
構わない。

【００４３】さらに、以上の説明は、“０”データの読
み出しを厳しくセンスする実施例について述べたが、リ
ファレンス・トランジスタのゲート電圧を高くすること
により、ＥＰＲＯＭおよびＥＥＰＲＯＭやフラッシュＥ
ＥＰＲＯＭ等における消去後の“１”データの読み出し
を厳しくセンスすることも同様に可能である。具体的に
は、例えば、図３の実施例におけるゲート電圧制御回路
B70 のトランジスタTG0 のゲートおよびソースに対し
て、プログラム用の高い電圧Ｖppにより発生させるか、
または昇圧回路により発生させる等により通常の電圧Ｖ
ccよりも高い電圧を印加することにより、ダミー・ロー
ド・トランジスタ部B5から“１”を読みだしている場合
と“０”を読み出している場合の中間よりも“１”を読
み出している電圧に近い電圧を出力させ、“１”データ
の読み出しを厳しくセンスするように構成してもよい。

【００４４】以上のように、本実施例の不揮発性半導体
記憶装置によれば、リファレンス・ビット線を２本備え
ることなしに、すなわち、チップ面積の増大を伴うこと
なしに、リード時とプログラム・ベリファイ時でダミー
・ロード・トランジスタ部の出力を変えることにより、
フローティング・ゲートへの十分な電荷量を注入するこ
とができる。また、高速動作のリード時においてノイズ
対策として必要とされるビット線の寄生容量の対称性に
ついても十分に配慮して構成することができる。ここ
で、本実施例の不揮発性半導体記憶装置では、図６に示
した従来の不揮発性半導体記憶装置よりもワード線（リ
ファレンス・トランジスタ・ゲート線XRおよびXRP)が１
本増加することになるが、このワード線の増加は、前述
したように、例えば、メモリ・セル・アレイ部B0を構成
する1024本のワード線に対する１本の増加でありチップ
面積に与える影響も少ない。そして、本実施例では、従
来例よりも各メモリ・セル・アレイ部B0を構成する 128
本 (または、32, 16本) のビット線に対して１本のビッ
ト線を削減することができ、チップ面積の大幅な削減が
可能となる。

【００４５】

【発明の効果】以上、詳述したように、本発明の不揮発
性半導体記憶装置によれば、リファレンス・ビット線を
２本備えることなしに、すなわち、チップ面積の増大を
伴なうことなしに、リード時とプログラム・ベリファイ
時でダミー・ロード・トランジスタ部の出力を変えるこ
とによりフローティング・ゲートへの十分な電荷量を注
入することができる。また、高速動作のリード時におい
てノイズ対策として必要とされるビット線の寄生容量の
対称性についても実現できる。これによりＥＰＲＯＭの
性能と信頼性を著しく向上させることができる。

【図面の簡単な説明】

【図１】本発明に係る不揮発性半導体記憶装置の一実施
例を示す回路図である。

【図２】本発明に係る不揮発性半導体記憶装置の動作を
説明するための図である。

【図３】本発明に係る不揮発性半導体記憶装置の他の実
施例を示す回路図である。

【図４】不揮発性半導体記憶装置の一例としてのＥＰＲ
ＯＭのメモリ・セル・トランジスタを示す図である。

【図５】図４に示すＥＰＲＯＭのメモリ・セル・トラン
ジスタの電気的模式図である。

【図６】従来の不揮発性半導体記憶装置の一例を示す回
路図である。

【符号の説明】

１…Ｐ型シリコン基板２…フローティング・ゲート３…コントロール・ゲート４…ドレイン５…ソース６…絶縁膜 B0…メモリ・セル・アレイ部 B1…リファレンス・トランジスタ部 B1P …プログラム・ベリファイ時用のリファレンス・ト
ランジスタ部 B1R …リード時用のリファレンス・トランジスタ部 B2…Ｙゲート・トランジスタ部 B3…接続部 B4…ロード・トランジスタ部 B5…ダミー・ロード・トランジスタ部 B6…差動増幅器 B7…ゲート電圧制御回路 B30 …切換回路 B70 …プログラム・ベリファイ時用のゲート電圧制御回
路

Claims

【特許請求の範囲】

【請求項１】メモリ・セル・トランジスタ(TC)の出力
とリファレンス・トランジスタ(TR)の出力をセンスアン
プ(B6)で比較してデータを読み出すプログラム可能な不
揮発性半導体記憶装置であって、前記リファレンス・トランジスタのゲート電圧を前記メ
モリ・セル・トランジスタのゲート電圧とは独立に制御
し、通常の読み出し時とプログラム・ベリファイ時で該
リファレンス・トランジスタのゲート電圧を変化するよ
うにしたことを特徴とする不揮発性半導体記憶装置。
【請求項２】前記センスアンプの一方の入力(IN1) を
複数のビット線(BL0〜BL2)およびワード線 (X0〜X2) の
交差個所にマトリクス状に設けられた複数のメモリ・セ
ル・トランジスタ (TC00〜TC22) の選択された任意の１
つに接続し、該センスアンプの他方の入力(IN2) をリフ
ァレンス用ワード線(XR)およびリファレンス用ビット線
(BR)の交差個所に設けられた前記リファレンス・トラン
ジスタ(TR)に接続し、該センスアンプの他方の入力(IN
2) の電圧を通常の読み出し時とプログラム・ベリファ
イ時で変化するようにしたことを特徴とする請求項１の
不揮発性半導体記憶装置。
【請求項３】前記プログラム・ベリファイ時における
リファレンス・トランジスタのゲート電圧を、前記通常
の読み出し時におけるリファレンス・トランジスタのゲ
ート電圧よりも高く設定し、該プログラム・ベリファイ
時において、書き込まれたメモリ・セル・トランジスタ
のベリファイを厳しい読み出し条件で行うようにしたこ
とを特徴とする請求項２の不揮発性半導体記憶装置。
【請求項４】前記リファレンス用ワード線(XR)と前記
複数のメモリ・セル・トランジスタが接続された複数の
ビット線(BL0〜BL2)との交差個所、および、前記リファ
レンス用ビット線(BR)と前記複数のメモリ・セル・トラ
ンジスタが接続された複数のワード線 (X0〜X2)との交
差個所に対して、それぞれフローティング状態とされた
ダミー・トランジスタ (TCD0〜TCD2; TRD0〜TRD2) を設
け、前記センスアンプに対する回路の対称性を確保する
ようにしたことを特徴とする請求項１の不揮発性半導体
記憶装置。
【請求項５】メモリ・セル・トランジスタ(TC)の出力
とリファレンス・トランジスタ(TRP, TRR0〜TRR2) の出
力をセンスアンプ(B6)で比較してデータを読み出すプロ
グラム可能な不揮発性半導体記憶装置であって、前記リファレンス・トランジスタを、前記メモリ・セル
・トランジスタのゲート電圧と独立してゲート電圧を制
御する第１のリファレンス・トランジスタ(TRP) と、該
メモリ・セル・トランジスタのゲート電圧と共通にゲー
ト電圧を制御する複数の第２のリファレンス・トランジ
スタ (TRR0〜TRR2) とで構成し、通常の読み出し時とプ
ログラム・ベリファイ時で該第１および第２のリファレ
ンス・トランジスタの接続を制御するようにしたことを
特徴とする不揮発性半導体記憶装置。
【請求項６】前記センスアンプの一方の入力(IN1) を
複数のビット線(BL0〜BL2)およびワード線 (X0〜X2) の
交差個所にマトリクス状に設けられた複数のメモリ・セ
ル・トランジスタ (TC00〜TC22) の選択された任意の１
つに接続し、該センスアンプの他方の入力(IN2) をリフ
ァレンス用ワード線(XRP) により制御される前記第１の
リファレンス・トランジスタ(TRP),または, 前記ワード
線 (X0〜X2) およびリファレンス用ビット線(BRR) の交
差個所に設けられた前記複数の第２のリファレンス・ト
ランジスタ (TRR0〜TRR2) の選択された任意の１つに接
続し、該センスアンプの他方の入力(IN2) の電圧を通常
の読み出し時とプログラム・ベリファイ時で変化するよ
うにしたことを特徴とする請求項５の不揮発性半導体記
憶装置。
【請求項７】前記第１のリファレンス・トランジスタ
(TRP),および，前記第２のリファレンス・トランジスタ
(TRR0〜TRR2) をリファレンス・トランジスタ選択回路
(B30) により選択し、通常の読み出し時には前記第２の
リファレンス・トランジスタ (TRR0〜TRR2) を選択し、
且つ、プログラム・ベリファイ時には前記第１のリファ
レンス・トランジスタ(TRP) を選択するようにしたこと
を特徴とする請求項５の不揮発性半導体記憶装置。
【請求項８】プログラム・ベリファイ時におけるセン
スアンプの他方の入力電圧(IN2) を、通常の読み出し時
におけるセンスアンプの他方の入力電圧よりも高く設定
し、該プログラム・ベリファイ時において、書き込まれ
たメモリ・セル・トランジスタのベリファイを厳しい読
み出し条件で行うようにしたことを特徴とする請求項７
の不揮発性半導体記憶装置。